JPS59123242A - テスト・デバイスを有する半導体基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層集積回路構造体のテストに関するもので
ある。特に、本発明は、製造中に生じる装置の欠陥の原
因および密度を決定するための、別個の製造処理ステッ
プによって形成さ扛、実際の回路と同時に製造さ汎たデ
バイスに対応するテスト回路、捷たけこのデバイスのモ
デルに関する　　　−ものである。

〔従来技術〕

集積回路を製造する際には、最終的なデバイスを作成す
るために、多数のマスキング、エツチングおよび加熱の
ステップが必要である。これらのステップの各々は、そ
ｎ自体の特徴的な欠陥を生じ、これはついで全体的なプ
ロセスの歩どまり率に影響をおよぼす。ＩＣ回路に関す
る信頼性データを提供するのに役立つテスト構造体を、
製造工程中に作成するのが一般的になっている。これら
のテスト回路は、完全なデバイスを画定する部分に別個
に作成さｎ、ついでテストされる。しかしながら、形成
されているデバイスにおける不純物領域の内部結線に電
気的にアクセスできないので、集積回路自体を調べろこ
とはできない。さらに、こｎらの領域を互いに分離して
、特定の欠陥発生機構の正確なデータを提供することは
できない。

そｎゆえ、処理順序の最後に、欠陥をタイプごとに分け
るか、あるいは機構（すなわち、処理ステップ）を区別
して、テストさｎｆｃＩＣ製品因を決定することはでき
ない。

公知のように、現在のモノリシック集積回路は不純物領
域と相互接続金属部（メタラージイ）の高密度パターン
を用いているので、構成部品自体をテストのために分離
するのは容易なことではない。したがって、たとえば米
国特許第３５０−７．０３６号明細書に示される様に、
生産回路からは物理的に分離さ扛ているが、同じ処理が
行なわ扛、しかも独立してテストできるテスト構造体を
設計することが必要になってきている。上記米国特許の
技術によ扛ば、処理中に製造されろ実際の製品を綿密に
ンミュレートするようになさｆ′Ｌだ、代表的な構造体
であるテスト位置が説明されている。

しかしながら、このタイプの構造体は、多数の出力接点
を必要とし、テストを多重回行う必要があり、複雑なも
のとなる。また、十分な半導体面積をカバーできない。

したがってその方法は現在のＩＣ製品の品質を証明する
ものである、低レベルの製造時の欠陥を検出したり、検
査を行なうためには非能率な方法である。テストおよび
分析を広範囲にわたって実施したり、費用のががるこ汎
らの反復を行なうことを必要とせずに、タイプごとのす
へての欠陥密度を決定できろ単一の検査用のテスト構造
体は、現在存在しない。

公知技術には、実際のＩＣ回路の正確なモデルとなり、
かつさまざ丑なレベルに対する不良モニターを提供しよ
うとするテスト構造を定めるその他さまざまな提案があ
る。こ牡らのテスト装置は、欠陥を生じる処理ステップ
を示すデータを提供しようというものである。米国特許
第４１４４４９６号明細書は、細長く、蛇行状のトラン
ジスタ部分ヲ有するテスト構造体を記載している。こわ
らの長く延びたトランジスタは、理論的には欠陥密度に
対するデータを提供するものではあるが、こｎらは製品
には存在していない。それゆえ、これらの欠陥のタイプ
および密度は、必ずしも製品のものとは同じではない。

さらに、これらの構造体は接点における欠陥のデータを
、提供するものではない。

他のテスト位置の方式は、光学的欠陥デテクタ分析を利
用するものである。提案さ扛ているこの方法によ扛ば、
製品ウェハが処理のさまざまな段階で、マスクから除去
される。ウェハはついで、そ扛そ汎の接点および金属パ
ターンを有する、限定さｎた特定のテスト構造体となる
様に配線（パーンナライズ）さ扛、さ丑ざまなマスター
スライスのレベルにおける欠陥密度についてテストさ扛
、分析される。かかる方式は、大幅な追加処理、および
幾つの異なるマスク・テスト・プログラムならびにデー
タ分析を使用することを必要とするものであるぞ、大量
の製品に実施することは、したがって困難′見なる。

さらに他のテスト構造体の考えは、いわゆる万能製造テ
スト位置と製品テスト位置の方式を利用ブることである
。これらの製造テスト位置は、金属接続まで製品と同じ
ものである。それゆえ、シリコンに作成さｎた構造、た
とえばトランジスタ、抵抗、ショットキ・ダイオードは
製品のものと同一になる。しかしながら、テスト位置の
金属接続は、トランジスタおよびソヨットキのあるもの
を、テスト位置部分の形動チェインとなる様に接続する
ために、カスタム化される。テスト位置の他の部分は、
蛇行部分やバイア孔チェインのような金属テスト構造体
用に予約される９製造テスト位置には、下記の欠点があ
る。

（１）抵抗、横方向ＰＮＰランジスタ、接点ブロック、
分離損失などのシリコン構造体（マスタースライス）に
関する光学的欠陥を検査できない。

（２＋　　’トランジスタ・チェイン・ショットキ・ダ
イオード・チェインなどの構造体を検査する重要な部分
が、少なくなる。

（３）他のマスク・レベルに起因する欠陥が検査と干渉
する。

（４）金属テスト構造体のトポロジーが、製品のものと
異なる。

提案さ扛ているこれらのテスト位置に関する主な欠点を
、つぎのように要約することができろ。

提案さ汎ているものの多くは、生産される実際の製品に
対して必要な感度に欠いている。すなわち、これらは実
際のデバイス自体の適切なモデルではない。さらに、必
要な製品の感度を定めようとする他の提案においては、
パターンが非常に複雑疋なり、パターン自体内で干渉不
良が起る可能性が高くなる。すなわち、テスト・パター
ンが非常に複雑になり、そｎ自体が、テストを受ける実
際の欠陥機構に関連しない理由により、不具合を起す可
能団が生じろ。他の提案は、単一レベルのメタラージイ
を利用しておらず、したがって各テスト位置へ、の接続
を、単一回数の電気的テストを容易とする非干渉配線で
行なうことができない。多重回数のテストは多量のデー
タをもたらすが、そのほとんどは冗長なものである。

特に、公知の提案は、実際の製品を作るのに使用さ扛ろ
のと同じ環境サイクルを、各テスト位置領域が経験する
ことを可能にし得ないものである。

たとえば、光学的欠陥検出装置の概念においては、希望
する処理ステップが行なわ扛たのちに、製品ウェハが処
理から取り出される。したがって、そわ以後の処理ステ
ップによって強められろ欠陥機構を、つきとめろことは
できない。したかって、この技術によっては、製品デバ
イスに対する整合性を保持して、異なる欠陥機構をつき
とめることは不可能である。

〔発明の目的及び概要〕

したがって、本発明の目的は、特定のタイプの欠陥をも
たらすもの以外の選択さ汎たマスキング・レベルを覆っ
てブロックする改善された一体化テスト位置を画定する
ことである。本発明のこの目的は、極めて複雑な半導体
デバイスの製造のさまざまな処理段階において生じる欠
陥を、テスト位置に対してすべての熱処理ステップを行
なうことにより、テストする半導体欠陥モニタを可能と
するものである。

本発明の他の目的は、顕著な欠陥の発止に寄与する構造
体を確認するために製品構造体を編集し、ついでテスト
位置としてこの構造体を複製する極めて密度の高い構造
体を画定する技術を提供することである。

本発明の他の目的は、重要な処理ステップにおけろ製品
チップの欠陥を、他の処理ステップと干渉を起すことな
く示す、テスト位置を提供することである。そｎゆえ、
特定の処理ステップに於いて生じた欠陥の状態を保持し
たものが得ら肚ろ。

本発明のさらに他の目的は、単一回数の電気テストを容
易にするために、各テスト位置のための接続が共通レベ
ルにおいて行なわｆ′Ｌろ、欠陥モニタ技術を提供する
ことである。

本発明のさらに他の目的は、テスト時間を短縮し、かつ
テストされろデバイスの直列捷たは並列接続を可能にす
るために開路もしくは短絡によってテストを行なう、欠
陥モニター技術を提供することである。

本発明のこれら、およびその他の目的は、チップの部分
を別個のテスト位置領域（各々重要な処理ステップをモ
ニタする）に細分することによって達成さｎる。テスト
位置は、製品セルと同一の重要構造体を有する編集した
、したがって極めて高密度なテスト構造体を呈するよう
に構成さｎろ。

このことは、高密度化さｔ′したアレイにおけろ同一構
造体のテストを可能にする。各テスト位置は、指定レベ
ル捷で処理され、それ以後の構造処理ステップはブロッ
クされる。したがって、電気的な不具合（たとえば電気
的な短絡または開路９ごとの個々の層の検査を、他の層
に存在する歩ど筐り阻害因子の干渉なしに行なうことが
できろ。しかしながら、テスト位置は製品と同一のそれ
以後の環境処理を受けろ。

〔実施例〕

バイポーラ集積回路の製造には、多数のマスキング、エ
ツチング、沈積、および熱処理のステップが必要である
。こｎらｂステップの各々は、そｎ自体に特有な欠陥を
もたらし、この欠陥はついで完成製品の最終的な試験歩
どまりに寄与するものである。集積回路の製造は、極め
て複雑な工程のものであって、長時間にわたる数百の操
作を含むものである。基本的工程の説明は、米国特許第
３５８０２０９号明細書に記載されている。どの工程は
本質的に、正確に定めらｆ′した微量の不純物、たとえ
ばリン、ヒ素またはホウ素を、シリコン・ウェハの正確
に定められた部分に拡散させることを含んでいろ。フォ
トマスクおよびフォトレジストの技術を利用することに
より、拡散が行なわ扛る部分のパターンが、シリコン・
ウェハ上に形成す扛た二酸化ケイ素のマスクに描か扛ろ
。ついで、開口が二酸化ケイ素にエツチングさ扛て微小
部分のパターンを画定し、その後、この部分への拡散が
行なわれる。このような多数のマスキング、拡散、酸化
、再酸化という操作ののち、希望するバイポーラ・デバ
イス、トランジスタ、ダイオード等、ならびに抵抗のよ
うな受動デバイスが作成される。内部の接続線も、真空
蒸着等の技術により、またフォトレジストおよびフォト
マスキング工程を利用して画定される。

公知のごとく（米国特許第６７５１６４７号参照）、欠
陥が一度識別されると、製造工程におけるかかる欠陥製
品の数を減らし、これによって仕様に合歓するデバイス
の歩どまりを上げることが、極めて望まし２い。歩どま
りが僅かに上昇しても、経済的に大幅な成果が得られる
う　しがしながら、特定の欠陥を生じろ多数の処理操作
を行なった場合、これに応じて、正確な重要な歩どまり
を低下させる処理操作を画定しようとすることが、極め
て困難になる。本明細書記載のごとく、目視検査、テス
ト位置の使用等の公知技術が、フォトマスクおよびフォ
トレジストに存在し、かつ拡散操作中に存在する欠陥密
度のごとき要因に基づいて、集積回路の歩どまりを予測
するために提案されている。

適切なテスト構造体を画定することは、重要な歩どまり
を低下させる処理操作の識別および変更に対して十分に
正確な予測を行なうのを可能とする、正確な集積回路歩
どまりのモデルをもたらすので重要である。しかしなが
ら、多くのテストはテスト構造体を破壊するものであり
、したがって高密度化を可能にするものではない。さら
に、製品に機械的な下層がある場合、処理が完了すると
、サブレベルでの欠陥の識別は極めて困難で、時間のか
かるものとなる。重要なのは、公ケＤ技術が中間テスト
位置を除去してから、すべての環境処理を完了するもの
であり、したがって完全なデバイスの環境上のモデルを
作るものではない、ということである。

本発明はテストを何回も行なったり、テストの分析を繰
り返すことを必要とせずに、レベルごとにマスタースラ
イスおよびパーソナリティの欠陥密度を決定できる単一
モニタ・テスト手段を提供するものである。本明細書に
おいて、「マスタースライス」なる語はシリコン・ウェ
ハに埋設す扛た構成部品を指すものであり、また「パー
ソナリティ」なる語は上記のシリコン構成部品を接続す
る金属化（メタライゼーション）構造体を指すものであ
る。

第１Ａ図に、高密度化さｆ′ｌ−たテスト位置を得るた
めに製品構造体を編集する例を示す。第１Ｂ図は、オリ
ジナル・セル１０内に・／ヨットキ・バリア・ダイオー
ド、トランジスタおよび抵抗を有するセル・チェインの
一部の平面図である。トランジスタ構造体は、コレクタ
接点１５及びベース接点１６の間に配置さ扛たエミッタ
１４を包含している。ショットキ・ダイオードを１７．
１８で示す。オリジナル・セル内のＰ型抵抗１９は、オ
リジナル・セルの能動部分を分離するように延びている
絶縁領域２０によって、トランジスタおよびショットキ
・ダイオードから分離されている。サブコレクタ域が、
隣接するセルに於いて識別するために示さ扛ている線２
１の内側に、画定さｎている。サブコレクタ内にはＲＯ
Ｉ　（ｒｅｃｅｓｓｅｄｏｘｉｄｅ　　１ｓｏｌａｔｉ
ｏｎ、陥没酸化物絶縁体）ウィンドウがあり、一方のウ
ィンドウ２２はエミッターベース接点に対するものであ
り、第二のウィンドウ２６はコレクタおよびショットキ
・ダイオードに対するものである。第１Ａ図は隣接する
抵抗及び分離領域を伴なう能動部分の群を有するチェイ
ンの一部のみを示すものであることを理解さｎたい。

顕著な欠陥モードに関して、このセル構造体を分析して
みろと、もしも特定の構造体がテスト中の特定のタイプ
の欠陥に寄与するならば、こｎは保持されるが、必ずし
も検査されるものではない。

したがって、テスト位置は製品の欠陥に寄与する構造体
のモデルとなるように構成さｎるが、位置全体を複製し
、検査する必要はない。それゆえ、テスト位置に発生す
る欠陥は、製品のものと同じになるであろう。

第１Ｂ図に示すように、トランジスタ構造体の形成工程
中に、結晶欠陥に蓄積する汚染物によって生ずる欠陥は
、ＲＯＩを形成する熱処理の結果として、エミッタとコ
レクタの短絡を引き起すパイプ部を生じろ。そｎゆえ、
エミッターベース構造（１４１１１６１）はＲＯＩ部分
２２１内に保持さｎ、製品と同じエミッタとＲＯＩの分
離を維持する。同様にして、コレクタ接点１５１　はＲ
ＯＩウィンドウ２６′内に保持さ汎、製品との同一性を
維持する。サブコレクタ２１゛は、包囲分離領域２０１
を有する、隣接するエミッターベース領域の下に形成さ
ね８゜テスト位置を形成する編集さ扛たセル１０１は、
顕著なトランジスタの構造体（分離領域及びザブコレク
ター）の並びにエミッタのＲＯＩからの分離を編集した
形で、しかも４倍の密度で複製するものである。こねは
４：１の高密度化の結果である。分離領域とサブコレク
タの間の欠陥は更に、パイプ形成の観点から重要なもの
である。マスクのミスアラインメントによって分離が悪
くなった場合、高濃度のＮおよびＰ領域がシリコンの同
゛じ部分に拡散されるので、結晶学的な欠陥が生じろこ
とがある。ＲＯＩによって生ずるパイプ欠陥を分離する
ために、編集したテスｌ［遺体のひとつに於いて、ＲＯ
Ｉのマスキングをブロックす）ろ。同一の構造を作り出
すため、製品と同じ環境処理ステップをテスト位置に受
けさせる結果としてテスト位置に生ずる欠陥は、したが
って保持さ、ｆｌ、ろ。重要なのは、高密度化自体が不
具合モード自体に寄与したり、それを画定したりはしな
い、ということである。すなわち、処理中に、テスト位
置でのその後のマスキング、・ステップはブロックさ汎
ろが（つ寸つ、新しいウィンドウは開けらｎない）ミす
べでの熱処理は行なわｎる。結果として得られるテスト
位置は、デバイスの形成におけろ特定の段階の状態を保
持したもの（スナップ・ンヨソト）となる。ついで、単
一回数のテストのために、最上層にメタライゼーシヨン
が行なわ汎ろ。

第２図に、６つのテスト位置を画定するテスト構造体の
「マツプ」を示す。テスト位置は個々のテスト構造体を
表わしており、この個々の構造体にマスタースライス処
理が分割され、その結果重要なレベルの個々の電気的テ
ストを行なうことができる。第２図に示すよう（（，４
つのレベルが形成される。本発明はかかる４つのレベル
に限定さ扛ろものではなく、任意の数のレベルを使用し
て、デバイスの処理の重要点を画定することができる。

さらに、テスト位置自体もこねに限定されるものではな
い。重要なの（は、各テスト位置が　ひとつまたはふ４
Ｈ’）のマスキングに関連した操作の間に生ずる欠陥を
有する構造を、表わしていることである。電気的テスト
のデータはしたがって、重要な各マスキング操作による
欠陥を表わすことができる。さも（て、特定のレベル（
４−１同じ処理ステップ；で関連した幾つかのテスト位
置を設けることもできろ。棲数のレベルがある場合、各
製品レベルの径寸たは前のいず肚かにおけるマスキング
処理は、製品設計レイアウトの接点およびバーソナライ
ゼ〜ンヨンのレベル以外の、テスト構造体の領域におい
てブロックさｆ′Ｌろ。したがって、マスタースライス
の領域における特定のレベルと関連しないマスク操作に
よるすへての歩とまり阻害因子が、この特定の・領域に
関連した欠陥密度の測定を阻害するのを防止する。適切
なデバイス歩どまりモデルを使用することにより、たと
えば米国特許第３７５１６４７号明細書に記載のごとく
、パーソナリティ・レベルの結果として生じるささいな
原因を、適宜選別することができる。

重要な処理ステップ、甘たは関連したステップを検査す
る４つのテスト・レベルを使用する本発明の好ましい実
施例を説明ずろ。電気的テストを１回で行なうことを可
能とするために、各々の領域からのメタライゼーション
を適切な金属レベルに対して行なう。図示さｎていない
が、メタライゼーションはテスト用のコンタクト・バン
ド・二行なわｎることが、理解さ扛よう。

第２図に示すように、領域Ｃおよび］］でおける２つの
レベルのメタライゼーションが利用さｆ’Ｌ／ｐ。

実際の製品デバイスの金属トポロジーは、パーノナリゼ
ーノヨンの不連続性の故（（、開路のテストのために保
持さ扛ろ。このトポロジーは主として、ＲＯＩの作用に
よるものであり、また適切なトポロジーを使用すること
により、メタライゼーションにおけろ短絡を、１回（単
一パス）でテストすることができろ。こ汎によって、冗
長なデータが多重パスに於いて蓄積する、テスト・モー
トにおける重要なデータの処理の問題を回避しうる。す
なわち、複数のパスが必要な場合、生成さｎろデータは
　欠陥が生じるまで同−接点上の各パスに対し同じもの
となる。それゆえ、欠陥のない領域：Ｃおいては、同一
のデータか各・くスにもたらさねる。データをもたらす
接点の数が多くなる事は云うまでもないっ 第２図（Ｃ示すテスト構造体は、ウェハの切断領域：・
で、あるいは通常は製品チップのために予約さハた位置
に置かれろ。新しい工程の評価が必要な場合には、すべ
てのチップ位置を用゛いる全ウェハ・テストが適当とな
る。

第６Ａ図および第６Ｂ図には、サブコレクタおよび分離
領域を達成するためのマスク操作１１こ関する欠陥を検
出する第一テスト位置が、斜視図で示さｎている。この
位置は、第２図のベース・レベルＡに対応している。第
３Ａ図（第２図（（於ける同じパターンを有する部分参
照）は、幾つかのタイプの欠陥を示している。５ｉ（Ｐ
）基板６０上にＳ　ｉｏ　２層６２を熱成長さくる。つ
いで、サブコレクタ部分がサブコレクタ・マスクを用い
て開ケられ、またサブコレクタ領域３８がＮ　拡散によ
って形成さ扛ろ。ついで、シリコン基板が再酸化さ扛、
分離部分３６が分離マスクを用いで開けらｎる。分離領
域４０がＰ　拡散によって形成さハろ。つぎの処理ステ
ップは、シリコンのエピタキシャル層の付着であり、こ
わはブロックすることができないものである。エピタキ
シャル層によって埋設されたサブコレクタおよび分離の
内領域を接触させろために、つぎの２つの処理ステップ
、スナワチコレクタ・リーチ・スルー（Ｒ，Ｔ、）およ
び分離接点拡散も行なわｎる。しかしながら、ベースお
よびエミッタの拡散はブロックさｎろ。

メタライゼーションを含む構造体を第３Ｂ図に示す。

第３Ａ図は、存在する可能性のある数種類の欠陥を示す
。こｔらの欠陥には分離領域に於いてシリコンが突出す
る個所（２４）およびサブコレクタ領域ニ於イてシリコ
ンが突出する個所（２５）が合−Ｉｎでいろ。他の重要
な欠陥は、分離領域に伸ひた二酸化シリコンの部分（２
６）であり、こ相は分離パターンを破壊する。テスト位
置に、テスト用のメタライゼーション線を画定するテス
ト金属（図示せず）が付着される。

第６Ａ図：（示す第一　タイプの欠陥（２４）は、分離
領域４０（（於いてシリコンが突出する個所である。こ
のこと（は、コレクター分離領域の短絡をもたらす。テ
スト構造体の構成は、コレクタを並列チェイン・：・τ
接続し　分離をテストするというものである。第二の欠
陥（２５）が、第６Ａ図に示すように、サブコレクター
領域３８にある。テスト構造体の構成は、前と同じであ
ろう 分離領域４０（で関する重大な欠陥が、突出したＳ　］
　０２　（２６）によって生じろ。第３Ａ図から理解し
うる様（で、分離領域欠落すると、短絡部が隣接するコ
レクタの間に生じろ。対応するテスト構遺体は、互いに
かみ合った２つのコレクタ・チェインであり、この場合
隣接する各コレクタは異々ろチェインに接続さｎている
。すなわち、コレクタの接続は、他のチェインに対し交
互になっている。

第６Ａ図および第３Ｂ図に示すように、サブコレクタ６
８上のＳｉＯ層と分離領域上の３１０２層との間にレベ
ル６３に示す差が存在している。こ′ｒｌ−（ｒ：Ａ、
、前ステップでの再酸化によって生じるものである。

第４図に、Ｐ型低抗の形成処理中の、異なるマスク層に
関するテスト位置を示すつ前Ｏ処理ステップにおいて、
サブコレクタ領域３８はＰ″分ＲＬ領域４０．４２によ
って境界が定めらｆている。

以後の処理ステップは、シリコン・エピタキシャル層４
７の付着、およびＲＯＩの形成をもたらす。

ついで、第１図に示すＰ型抵抗が、イオン注入を使用し
て形成さ扛る。抵抗の構造体を、素子４８として示す。

対応するテスト構造体において、抵抗は開路および短絡
を調べるために、直列に接続さｎろ。

第４図に示すものと同様なテスト構造が、パＰ′”接点
の一体性のモニタに使用さ汎ろ。しかしながら、この場
合、開路のような干渉しうろ抵抗欠陥をなくすために、
”　Ｐ”′接点抵抗は幅が広く、短いものとなる（図示
の長くて、幅か狭いものとは逆である）。

示５図は、第４図のものと同じ層にある第三のテスト位
置を示す（第４図、第５図については第２図に於ける複
数の接点５０等を有する部分も併亡て参照さｎｆ？ｃい
）。図示のごとくＰ　拡散領域４０および４２（ハ、基
板３０内のＮサブコレクタ領域６８の境界を定めている
。このテスト位置は、能動素子、ショットキー・ダイオ
ード、トランジスタおよびエソター接点のモニターを形
成する。・／ヨツトキーは、適切な接点５８．６０のあ
／ｐＮ−エピタキシャル領域５６を有スる、ＲＯＩ３３
およヒＳ　ｌ　５Ｎ４５４の開口によって形成さねろ。

トランジスタ構造体は、Ｎ　コレクタ領域６４およびＮ
　工ζツタ領域６６を画定するために、Ｐベース拡散６
２を行ない、ついで選択的なＮ＋拡散を行なうための部
分を、ＲＯＩ３３および５１６Ｎ４５４に開けろことに
よって、形成される。

ついで、適切なメタライゼーションによって、トランジ
スタの接点、すなわちベース接点６８、エミッタ接点７
０およびコレクタ接点７２が画定される。テスト位置は
、分離されたＮ−エピタキシャル領域７４内のＮ−拡散
領域７６によって形成さｎろ、エミッタ接点モニターも
含んでいる。ついで、適切な接点７ＢがＮｅｐｉ抵抗構
造体を画定する。

トランジスタが並列チェインに接続されている、第１図
に示すような高密度化トランジスタ・テスト位置を得る
ために、トランジスタが処理されろ。

漏汎電流および破壊をテストすることにより、接合欠陥
およびパイプをモニターできろ。同様（（シて、並列接
続を有する高密度化さ扛だショットキー・ダイオード・
チェインを得ろために、複数の７ヨツトキー・ダイオー
ドが編集される。漏れ電流および破壊をテストすること
によって、ショットキー接合欠陥を検査することができ
ろ。密度を上げるために、第５図のショットキー・ダイ
オード・テスト構造体を、第６図に示すようにＲＯＩウ
ィンドウ内１て例えばショットキー接点５８を形成する
ことによって、第ろ８図に示すテスト構造体と組み合せ
ろこともできろ。こ扛ら２つの構造体は互いに干渉し合
うものではない。他のタイプの欠陥には、接点領域への
Ｓ　ｒ　０２の突出がある。

こ扛らの欠陥、結果、デバイスの構成およびテストを要
約すると、つぎのようになる。

／ヨツトキー　　短絡　　　　並列　　　破壊、電流接
合の欠陥　　　　　　　　　　　　　凋れ接点での突出
　高接点　エミッタ接点電圧降下・ＳｉＯ抵　抗　　　
　　　　　捷たは開路トランジスタ　　短絡　　並列ト
ランジスタ、電流接合部の欠陥　　　　　　スタ　　　
　　漏れさらに第２図において、テスト位置ＣおよびＤ
のそれぞｎは、製品のための第一および第二〇メタライ
ゼーション・レベルを表わしている。蛇行状の第一金属
層（一部のみを示す）を設けたのち、５１０２のレベル
が金属線上に、スパッタリングによって設けられる。つ
いで、第ニレベルか設けもｎろ。そ扛ゆえ、レベルＣと
Ｄの間にレベルの違いかもたらさする。

第一および第二金属の詳細なレイアウトを、第７図に示
す。図示のごとく、製品の金属即ち第１金属レベル８Ｄ
および第２金属レベル８２が、蛇行部分に第１金属接続
部（ｈｏｏｋ−ｕｐ）８４及び第２金属接続部８６によ
−って接続されるので、開路、レベル内短絡およびレベ
ル間短絡を、検査することができろ。シリコン下方構造
体（は、干渉をなくすためにンリコン接点部が開けられ
ていないということを除けば、製品と同じである。テス
ト・パッド８８はメタライゼーションの周縁部に配置さ
ｒている。バイア開孔を参照番号９０で示す。

上記の接続部、およびこのメタライゼーションを最上層
に置く技術を用いる事は、当該技術分野で公知である。

短絡および開路を、各層についてテストできる。パター
ンも含めて、メタライゼーションを製品と同じに維持す
ることにより、層間の短絡および開路もテストできる。

単一の受動素子（Ｐ−型抵抗）を有するテスト位置、お
裏び／ヨツトキーとトランジスタを有する第二位置（で
ついて本発明を説明したが、本発明がこ才″Ｌ！ｆｒｃ
限定さねないことは明らかである。テスト・デバイスを
させざ丑な方法で構成することができるが、この方法は
実際の製品に対して欠陥の同一性を維持すること・：で
よってのみ決まるものである。テスト位置はしたかつて
、すへての処理ステノブトでよって生じろ製品チップの
欠陥の、他の処理ステップ（で干渉しない状態を保持し
たもの（スナップ・ショット）となる。このことは、欠
陥のタイプと関係するもの以外のマスク・レベルをブロ
ックし、捷た各テスト位置に製品と同じ加熱サイクルを
行なうことによって達成さｆ′Ｌろ。

さらに、図示したものは多層デバイスであるが、単一パ
スの電気テストを容易とするため、各テスト位置領域が
最上層に設けら牡ろので、層の数は重要ではない。多層
構造体を構成する能力を利用することにより、製品のそ
ｎぞｎの最上層に処理されろ、製品チップの欠陥の個々
のスナップ・ショットを個々のテスト位置領域として水
平方向（、テひろげろことができろ。

【図面の簡単な説明】

第１Ａ図は、セル・チェインの平面図である。 第１Ｂ図は高密度化さ肚たテスト構造体を有ず　−ろ編
集さｎだセルである。 第２図は、本発明にしたがって作製さ扛たテスト構造体
を包含するさまざまなテスト位置を示す、マツプの斜視
図である。 第６Ａ図は、分離領域およびサブコレクタ領域−におけ
ろ欠陥を決定するための、２つのマスク・レベルに対す
るテスト位置を示す斜視図である。 第３Ｂ図は追加処理後の第６Ａ図のテスト位置の斜視図
である。 第４図は、Ｐ型抵抗構造体の形成時の欠陥を検出するた
めの、テスト構造体の第二テスト位置の斜視図である。 第５図（は、トランジスタ接合およびショットキー・バ
リア・ダイオードに関連した欠陥を決定するための、第
三テスト位置の斜視図である。 第６図は、ＲＯＩウィンドウにショットキー接点を形成
するための、第３Ｂ図を変更したテスト位置の図である
。 第７図は、第２図の第一および第二金属のレイアウトを
示す図である。 １０　　オリジナル・セル、１４・　・エミッタ、１５
　−コレクタ接点、１６・・　ベース接点、１７．１８
　・ンヨットキ・バリア・ダイオード、１９　　　Ｐ型
抵抗、２０　・分離領域、２１・・・サブコレクタ、２
２．２３　・・ＲＯＩ窓部。 出ａ　人　インターナノ旦六ル・ビク仲すマン〜ンズ・
コーポレーションＦＩＧ、１Ａ ＦＩＧ　ＩＢ ＼＼。＋０’

Claims (1)

1. 【特許請求の範囲】 半導体デバイスを形成するプロセスに於いて生じる欠陥
   を検出するための下記構成を含むテスト・デバイスを有
   する半導体基板。 （イ）上記半導体基板に於いて形成されろ所定の半導体
   デバイスの形成プロセスに於ける中間構造体に対応する
   少くとも１個のテスト構造体を含む上記半導体基板内の
   少くとも１個のテスト領域。 （ロ）少くとも１個の上記テスト構造体を選択的に電気
   的に相互結線するための導電体と、上記テスト構造体を
   電気的にテストするためのテスト装置に接続される様上
   記半導体基板に設けた、上記導電体に電気的に接続され
   た接点パッドとを有する上記各テスト領域のためのメタ
   ライゼ＝ンヨン・パターン。