JPH0758727B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0758727B2 JPH0758727B2 JP63174870A JP17487088A JPH0758727B2 JP H0758727 B2 JPH0758727 B2 JP H0758727B2 JP 63174870 A JP63174870 A JP 63174870A JP 17487088 A JP17487088 A JP 17487088A JP H0758727 B2 JPH0758727 B2 JP H0758727B2
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- JP
- Japan
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- bump
- barrier layer
- measuring
- probe
- contact pad
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、バンプ電極がプローブ接触パットのバリア
上に成長しないようにし、かつバンプ構造の電流路をバ
リア層の近接により接触させて抵抗を測定するようにし
た半導体素子の製造方法に関するものである。
上に成長しないようにし、かつバンプ構造の電流路をバ
リア層の近接により接触させて抵抗を測定するようにし
た半導体素子の製造方法に関するものである。
（従来の技術） 一般に、ウエハプロセスを管理、制御するため、第３図
に示すようにウエハ内にデバイス１とは別に数チップの
TEG（Test Element Group）２とよばれるパターンが挿
入されている。
に示すようにウエハ内にデバイス１とは別に数チップの
TEG（Test Element Group）２とよばれるパターンが挿
入されている。
第４図はこのTEG2の部分を示す拡大平面図であり、１は
上記デバイス、２は挿入されたTEGである。このTEG2の
中には単体のトランジスタや拡散抵抗等を測定するとと
もに、バンプ法による実装を行うプロセスにおいては、
バンプ電極をメッキ法で作製するため、バンプ抵抗を測
定する素子が形成されている。
上記デバイス、２は挿入されたTEGである。このTEG2の
中には単体のトランジスタや拡散抵抗等を測定するとと
もに、バンプ法による実装を行うプロセスにおいては、
バンプ電極をメッキ法で作製するため、バンプ抵抗を測
定する素子が形成されている。
この簡単な測定方法の一つの素子を示したものが、第５
図の断面図であり、第４図の平面図のａ−a1間に対応し
ている。この第４図および第５図の両図において、３は
半導体ウエハ、４は配線用Alパット、５は半導体ウエハ
３と配線用Alパット４を分離する絶縁膜、６はパッシベ
ーション膜であり、こまパッシベーション膜６に形成し
た開孔部７を通して配線用Alパット４が外部に接続され
る。８は半田バンプ電極で電解メッキにより作製されて
いる。
図の断面図であり、第４図の平面図のａ−a1間に対応し
ている。この第４図および第５図の両図において、３は
半導体ウエハ、４は配線用Alパット、５は半導体ウエハ
３と配線用Alパット４を分離する絶縁膜、６はパッシベ
ーション膜であり、こまパッシベーション膜６に形成し
た開孔部７を通して配線用Alパット４が外部に接続され
る。８は半田バンプ電極で電解メッキにより作製されて
いる。
また、この半田バンプ８と配線用Alパット４とのバリア
層でTi,Pt,Cu等から成るバリア層９を有している。
層でTi,Pt,Cu等から成るバリア層９を有している。
このような構造で半田バンプ電極８と配線用Alパット４
とのバンプ抵抗を簡単に測定する方法の一つとして、４
端子法があり、電流プローブ10a,10b間に定電流を流
し、電圧測定プローブ11a,11b間の電圧降下を測定する
方法がある。
とのバンプ抵抗を簡単に測定する方法の一つとして、４
端子法があり、電流プローブ10a,10b間に定電流を流
し、電圧測定プローブ11a,11b間の電圧降下を測定する
方法がある。
（発明が解決しようとする課題） しかし、このようなバンプ構造を有するTEG2では、半田
バンプ８がメッキ時、横方向にも成長するため、第４図
に示すバンプピッチ12が広くなってしまうという欠点が
あった。
バンプ８がメッキ時、横方向にも成長するため、第４図
に示すバンプピッチ12が広くなってしまうという欠点が
あった。
この欠点を解決するために、TEG2はウエハプロセスの電
気測定が終了すれば不要であり、半田バンプ電極８によ
る実装を必要としないことから、半田バンプ電極８を形
成しない方法が提案されている。これを示したのが第６
図であり、１は半田バンプ電極８が形成されたデバイス
の部分、２は半田バンプ電極８の無いTEGの部分であ
る。
気測定が終了すれば不要であり、半田バンプ電極８によ
る実装を必要としないことから、半田バンプ電極８を形
成しない方法が提案されている。これを示したのが第６
図であり、１は半田バンプ電極８が形成されたデバイス
の部分、２は半田バンプ電極８の無いTEGの部分であ
る。
しかし、このように形成すると、半田バンプ電極８の高
さ13とTEG2との差が大きく発生し、TEG2の部分の電気測
定で他の素子と同時に測定するように設定されたプロー
ブカードで接触できなくなるという欠点があった。
さ13とTEG2との差が大きく発生し、TEG2の部分の電気測
定で他の素子と同時に測定するように設定されたプロー
ブカードで接触できなくなるという欠点があった。
以上述べたいずれの方法でも、TEG2内のパットピッチを
小さくするとともに、半田バンプ電極８のバンプ抵抗を
測定できる方法はなかった。
小さくするとともに、半田バンプ電極８のバンプ抵抗を
測定できる方法はなかった。
この発明は前記従来技術がもっている問題点のうち、バ
ンプピッチが広くなるという点と、プローブカードでTE
G2の部分の接触ができないという点について解決した半
導体素子の製造方法を提供するものである。
ンプピッチが広くなるという点と、プローブカードでTE
G2の部分の接触ができないという点について解決した半
導体素子の製造方法を提供するものである。
（課題を解決するための手段） この発明は半導体素子の製造方法において、バンプ抵抗
測定部のバリア層とプローブ接触パットのバリア層の形
成後このプローブ接触パットのバリア層をレジストで被
覆する工程と、バンプ抵抗測定部のバリア層上のみにバ
ンプ電極を形成する工程と、プローブ接触パットのバリ
ア層に電流用プローブにより定電流を流し、かつ電圧降
下測定用プローブにより電圧降下を測定してバンプ抵抗
測定を行う工程とを導入したものである。
測定部のバリア層とプローブ接触パットのバリア層の形
成後このプローブ接触パットのバリア層をレジストで被
覆する工程と、バンプ抵抗測定部のバリア層上のみにバ
ンプ電極を形成する工程と、プローブ接触パットのバリ
ア層に電流用プローブにより定電流を流し、かつ電圧降
下測定用プローブにより電圧降下を測定してバンプ抵抗
測定を行う工程とを導入したものである。
（作用） この発明によれば、半導体素子の製造方法において以上
のような工程を導入したので、バンプ電極形成時にレジ
ストによりプローブ接触パットのバリア層にバンプ電極
が形成され、バンプ抵抗測定部のバリア層とプローブ接
触パットのバリア層間がショートしなくなり、かつバン
プ抵抗測定においては、プローブ接触パットのバリア層
に電流用プローブ間に定電流を流して、そのときの電圧
降下を電圧降下測定用プローブで測定することにより、
バンプ抵抗の測定を行う。
のような工程を導入したので、バンプ電極形成時にレジ
ストによりプローブ接触パットのバリア層にバンプ電極
が形成され、バンプ抵抗測定部のバリア層とプローブ接
触パットのバリア層間がショートしなくなり、かつバン
プ抵抗測定においては、プローブ接触パットのバリア層
に電流用プローブ間に定電流を流して、そのときの電圧
降下を電圧降下測定用プローブで測定することにより、
バンプ抵抗の測定を行う。
（実施例） 以下、この発明の実施例を図について説明する。第１図
（ａ）はその一実施例を説明するためのバンプ抵抗測定
素子のバンプ電極形成後の断面図である。
（ａ）はその一実施例を説明するためのバンプ抵抗測定
素子のバンプ電極形成後の断面図である。
この第１図（ａ）において、21は半導体ウエハであり、
この半導体ウエハ21の上面に絶縁膜23を形成後、この絶
縁膜23上にAl配線と同時に電流路となるAl層22を形成す
る。
この半導体ウエハ21の上面に絶縁膜23を形成後、この絶
縁膜23上にAl配線と同時に電流路となるAl層22を形成す
る。
次いで、パッシベーション膜24を形成し、このパッシベ
ーション膜24の所定個所に開口してTi,Pt,Cuなどからな
るバンプ抵抗測定部のバリア層25a,25b、電流および電
圧測定用のプローブ接触パットのバリア層25c,25dを形
成する。
ーション膜24の所定個所に開口してTi,Pt,Cuなどからな
るバンプ抵抗測定部のバリア層25a,25b、電流および電
圧測定用のプローブ接触パットのバリア層25c,25dを形
成する。
次いで、これらのバンプ抵抗測定部のバリア層25a,25
b、電流および電圧測定用のプローブ接触パットのバリ
ア層25c,25d上にレジスト27を塗布する。
b、電流および電圧測定用のプローブ接触パットのバリ
ア層25c,25d上にレジスト27を塗布する。
このレジスト27の被覆形成後、バンプ抵抗測定部のバリ
ア層25a,25bの部分を開孔28して、このレジスト27をマ
スクとして、バンプ抵抗測定部のバリア層25a,25b上に
電解メッキ法でPb・Sn層によるバンプ電極26を50〜200
μｍの高さで形成する。
ア層25a,25bの部分を開孔28して、このレジスト27をマ
スクとして、バンプ抵抗測定部のバリア層25a,25b上に
電解メッキ法でPb・Sn層によるバンプ電極26を50〜200
μｍの高さで形成する。
このレジスト27のマスクはデバイス部と上述のごとく、
バンプ抵抗測定部のバリア層25a,25bを開孔28しておき
電流および電圧測定用のプローブ接触パットのバリア層
25c,25dを被っておく。これにより、バンプ電極26はプ
ローブ接触パットのバリア層25c,25dには形成されな
い。
バンプ抵抗測定部のバリア層25a,25bを開孔28しておき
電流および電圧測定用のプローブ接触パットのバリア層
25c,25dを被っておく。これにより、バンプ電極26はプ
ローブ接触パットのバリア層25c,25dには形成されな
い。
これらの形成工程において、バンプ抵抗測定部のバリア
層25aと25bとの間隔29はPb・Snのメッキ時に横方向に広
がり接触、結合するような寸法以内、たとえば、バンプ
電極26の高さ100μｍの場合10〜100μｍ位とする。
層25aと25bとの間隔29はPb・Snのメッキ時に横方向に広
がり接触、結合するような寸法以内、たとえば、バンプ
電極26の高さ100μｍの場合10〜100μｍ位とする。
さらに、通常のPb・Snのバンプ材を使用する方法におい
ては、メッキ後に共晶化を行うため、200〜300℃の液中
に浸されるが、この処理によりバンプ抵抗測定部のバリ
ア層25a,25b上のPb・Snのバンプ電極26は完全に共晶結
合となる。これを示したのが第１図（ｂ）である。
ては、メッキ後に共晶化を行うため、200〜300℃の液中
に浸されるが、この処理によりバンプ抵抗測定部のバリ
ア層25a,25b上のPb・Snのバンプ電極26は完全に共晶結
合となる。これを示したのが第１図（ｂ）である。
一方、プローブ接触パットのバリア層25cとバンプ抵抗
測定部のバリア層25aの間隔30およびプローブ接触バッ
トのバリア層25dとバンプ抵抗測定部のバリア層25bとの
間隔はバンプ電極26の横方向広がり31（第１図（ｂ））
より以上、たとえばバンプ電極26の高さ100μｍのとき1
00μｍ以上に設定する。
測定部のバリア層25aの間隔30およびプローブ接触バッ
トのバリア層25dとバンプ抵抗測定部のバリア層25bとの
間隔はバンプ電極26の横方向広がり31（第１図（ｂ））
より以上、たとえばバンプ電極26の高さ100μｍのとき1
00μｍ以上に設定する。
これにより、共晶化処理においてもプローブ接触パット
のバリア層25c,25dとバンプ抵抗測定部のバリア層25a,2
5bとがショートすることはない。
のバリア層25c,25dとバンプ抵抗測定部のバリア層25a,2
5bとがショートすることはない。
バンプ抵抗測定においては、このプローブ接触パットの
バリア層25c,25dにそれぞれ第１図（ｂ）に示すよう
に、電流用プローブ32a,32bにより定電流を流し、電圧
降下測定用プローブ33a,33bで電圧を測定することによ
り行う。
バリア層25c,25dにそれぞれ第１図（ｂ）に示すよう
に、電流用プローブ32a,32bにより定電流を流し、電圧
降下測定用プローブ33a,33bで電圧を測定することによ
り行う。
第２図はこの発明によって製造された半導体素子の平面
図であり、第１図（ａ），第１図（ｂ）の断面図は第２
図のｃ−c1間に対応しており、TEG部においてはバンプ
電極26が形成されないため、TEGパットピッチ34はデバ
イスのバンプピッチ35に比較して大巾に狭くすることが
できる。
図であり、第１図（ａ），第１図（ｂ）の断面図は第２
図のｃ−c1間に対応しており、TEG部においてはバンプ
電極26が形成されないため、TEGパットピッチ34はデバ
イスのバンプピッチ35に比較して大巾に狭くすることが
できる。
（発明の効果） 以上詳細に説明したように、この発明によれば、プロー
ブ接触パットのバリア層をレジストで被膜して、プロー
ブ接触パットのバリア層上にバンプ電極を形成して、バ
ンプ電極がプローブ接触パット上に成長しないようにす
るとともに、バンプ抵抗測定に際し、プローブ接触パッ
トのバリア層をバンプ抵抗測定部のバリア層に近接させ
て接触させて行うようにしたので、TEGの測定パットピ
ッチを狭くできるとともに、バンプ構造で最も不安定で
あるメッキ抵抗を測定できる効果が期待できる。
ブ接触パットのバリア層をレジストで被膜して、プロー
ブ接触パットのバリア層上にバンプ電極を形成して、バ
ンプ電極がプローブ接触パット上に成長しないようにす
るとともに、バンプ抵抗測定に際し、プローブ接触パッ
トのバリア層をバンプ抵抗測定部のバリア層に近接させ
て接触させて行うようにしたので、TEGの測定パットピ
ッチを狭くできるとともに、バンプ構造で最も不安定で
あるメッキ抵抗を測定できる効果が期待できる。
第１図（ａ）はこの発明の半導体素子の製造方法の一実
施例の工程を説明するためのバンプ抵抗測定素子のバン
プ電極形成後の断面図、第１図（ｂ）は同上実施例の工
程を説明するためのバンプ電極共晶後の断面図、第２図
は同上実施例により製造された半導体素子のTEG部分の
平面図、第３図は従来の半導体デバイスの平面図、第４
図は第３図の半導体デバイスにおけるTEG部分の拡大平
面図、第５図は第４図のａ−a1線の拡大断面図、第６図
は従来の半田バンプ電極を形成しない半導体素子の製造
方法を説明するための断面図である。 21…半導体ウエハ、22…Al層、23…絶縁膜、24…パッシ
ベーション膜、25a,25b…バンプ抵抗測定部のバリア
層、25c,25d…プローブ接触パット、26…バンプ電極、2
7…レジスト。
施例の工程を説明するためのバンプ抵抗測定素子のバン
プ電極形成後の断面図、第１図（ｂ）は同上実施例の工
程を説明するためのバンプ電極共晶後の断面図、第２図
は同上実施例により製造された半導体素子のTEG部分の
平面図、第３図は従来の半導体デバイスの平面図、第４
図は第３図の半導体デバイスにおけるTEG部分の拡大平
面図、第５図は第４図のａ−a1線の拡大断面図、第６図
は従来の半田バンプ電極を形成しない半導体素子の製造
方法を説明するための断面図である。 21…半導体ウエハ、22…Al層、23…絶縁膜、24…パッシ
ベーション膜、25a,25b…バンプ抵抗測定部のバリア
層、25c,25d…プローブ接触パット、26…バンプ電極、2
7…レジスト。
Claims (1)
- 【請求項１】（ａ）半導体ウエハの表面に形成された絶
縁膜を介してAl層を形成後、パッシベーション膜を形成
してパターン化する工程と、 （ｂ）上記パターン化されたパッシベーション膜を通し
て上記Al層と導通するようにバンプ抵抗測定部のバリア
層と電流および電圧測定用のプローブ接触パットのバリ
ア層を形成する工程と、 （ｃ）上記バンプ抵抗測定部のバリア層の部分を開孔し
て上記プローブ接触パットのバリア層をレジストで被覆
する工程と、 （ｄ）上記バンプ抵抗測定部のバリア層上にバンプ電極
を形成する工程と、 （ｅ）上記二つのプローブ接触パットのバリア層に電流
用プローブにより定電流を流して電圧降下測定用プロー
ブで電圧を測定してバンプ抵抗測定を行う工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174870A JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174870A JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226043A JPH0226043A (ja) | 1990-01-29 |
| JPH0758727B2 true JPH0758727B2 (ja) | 1995-06-21 |
Family
ID=15986099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174870A Expired - Lifetime JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758727B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| JP4498182B2 (ja) * | 1996-03-13 | 2010-07-07 | セイコーインスツル株式会社 | 半導体集積回路とその製造方法 |
| JP5954365B2 (ja) * | 2014-07-11 | 2016-07-20 | セイコーエプソン株式会社 | 半導体装置、回路基板及び電子機器 |
-
1988
- 1988-07-15 JP JP63174870A patent/JPH0758727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226043A (ja) | 1990-01-29 |
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