JPH0226043A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0226043A JPH0226043A JP63174870A JP17487088A JPH0226043A JP H0226043 A JPH0226043 A JP H0226043A JP 63174870 A JP63174870 A JP 63174870A JP 17487088 A JP17487088 A JP 17487088A JP H0226043 A JPH0226043 A JP H0226043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、バンプ電極がプローブ接触パットのバリア
上に成長しないようにし、かつバンプ構造の電流路をバ
リア層の近接により接触させて抵抗を測定するようにし
た半導体素子の製造方法に関するものである。
上に成長しないようにし、かつバンプ構造の電流路をバ
リア層の近接により接触させて抵抗を測定するようにし
た半導体素子の製造方法に関するものである。
（従来の技術）
一般に、ウェハプロセスを管理、制御するため、第３図
に示すようにウェハ内にデバイス１とは別に敗チップの
Ｔ Ｅ Ｇ （Ｔｅｓｔ ＥＩｅｓｅｎＬ Ｇｒｏｕｐ
） ２とよばれるパターンが挿入されている。
に示すようにウェハ内にデバイス１とは別に敗チップの
Ｔ Ｅ Ｇ （Ｔｅｓｔ ＥＩｅｓｅｎＬ Ｇｒｏｕｐ
） ２とよばれるパターンが挿入されている。
第４図はこのＴＥＧ２の部分を示す拡大平面図であり、
１は上記デバイス、２は挿入されたＴＥＧである。この
ＴＥＧ ２の中には単体のトランジスタや拡散抵抗等を
測定するとともに、・バンプ法による実装を行うプロセ
スにおいては、バンプ電極をメツキ法で作製するため、
バンプ抵抗を測定する素子が形成されている。
１は上記デバイス、２は挿入されたＴＥＧである。この
ＴＥＧ ２の中には単体のトランジスタや拡散抵抗等を
測定するとともに、・バンプ法による実装を行うプロセ
スにおいては、バンプ電極をメツキ法で作製するため、
バンプ抵抗を測定する素子が形成されている。
この簡単な測定方法の一つの素子を示したものが、第５
図の断面図であり、第４図の平面図のａ−ａｌ間に対応
している。この第４図および第５図の両図において、３
は半導体ウェハ、４は配線用ＡＩパット、５は半導体ウ
ェハ３と配線用ＡＩパット４を分離する絶縁膜、６はパ
フシベーシクン膜であり、このバンシベーション膜６に
形成した開孔部７を通して配線用ＡＩパット４が外部に
接続される。８は半田バンプ電極で電解メツキにより作
製されている。
図の断面図であり、第４図の平面図のａ−ａｌ間に対応
している。この第４図および第５図の両図において、３
は半導体ウェハ、４は配線用ＡＩパット、５は半導体ウ
ェハ３と配線用ＡＩパット４を分離する絶縁膜、６はパ
フシベーシクン膜であり、このバンシベーション膜６に
形成した開孔部７を通して配線用ＡＩパット４が外部に
接続される。８は半田バンプ電極で電解メツキにより作
製されている。
また、この半田バンプ８と配線用ＡＩパット４とのバリ
ア層でＴｉ、Ｐｔ＋Ｃｕ等から成るバリア層９を有して
いる。
ア層でＴｉ、Ｐｔ＋Ｃｕ等から成るバリア層９を有して
いる。
このような構造で半田バンプ電極８と配線用ＡＩパット
４とのバンプ抵抗を簡単に測定する方法の一つとして、
４端子法があり、電流プローブ１０ａ。
４とのバンプ抵抗を簡単に測定する方法の一つとして、
４端子法があり、電流プローブ１０ａ。
１０ｂ間に定電流を流し、電圧測定プローブ１１ａ。
ｆｉｂ間の電圧降下を測定する方法がある。
（発明が解決しようとする課題）
しかし、このようなバンプ構造を有するＴＥＧ２では、
半田バンプ８がメツキ時、横方向にも成長するため、第
４図に示すバンプピッチ１２が広くなってしまうという
欠点があった。
半田バンプ８がメツキ時、横方向にも成長するため、第
４図に示すバンプピッチ１２が広くなってしまうという
欠点があった。
この欠点を解決するために、ＴＥＧ２はウェハプロセス
の電気測定が終了すれば不要であり、半田バンプ電極８
による実装を必要としないことから、半田バンプ電極８
を形成しない方法が提案されている。これを示したのが
第６図であり、■は半田バンプ電極８が形成されたデバ
イスの部分、２は半田バンプ電極８の無いＴＥＧの部分
である。
の電気測定が終了すれば不要であり、半田バンプ電極８
による実装を必要としないことから、半田バンプ電極８
を形成しない方法が提案されている。これを示したのが
第６図であり、■は半田バンプ電極８が形成されたデバ
イスの部分、２は半田バンプ電極８の無いＴＥＧの部分
である。
しかし、このように形成すると、半田バンプ電極８の高
さ１３とＴＥＧ２との差が大きく発生し、ＴＥＧ ２の
部分の電気測定で他の素子と同時に測定するように設定
されたプローブカードで接触できなくなるという欠点が
あった。
さ１３とＴＥＧ２との差が大きく発生し、ＴＥＧ ２の
部分の電気測定で他の素子と同時に測定するように設定
されたプローブカードで接触できなくなるという欠点が
あった。
以上述べたいずれの方法でも、ＴＥＧＺ内のパットピッ
チを小さくするとともに、半田バンプ電極８のバンプ抵
抗を測定できる方法はなかった。
チを小さくするとともに、半田バンプ電極８のバンプ抵
抗を測定できる方法はなかった。
この発明は前記従来技術がもっている問題点のうち、バ
ンプピッチが広くなるという点と、プローブカードでＴ
ＥＧ２の部分の接触ができないという点について解決し
た半導体素子の製造方法を提供するものである。
ンプピッチが広くなるという点と、プローブカードでＴ
ＥＧ２の部分の接触ができないという点について解決し
た半導体素子の製造方法を提供するものである。
（課題を解決するための手段）
この発明は半導体素子の製造方法において、バンプ抵抗
測定部のバリア層とプローブ接触パットのバリア層の形
成後このプローブ接触パットのバリア層をレジストで被
覆する工程と、バンプ抵抗測定部のバリア層上のみにバ
ンプ電極を形成する工程と、プローブ接触パットのバリ
ア層に電流用プローブにより定電流を流し、かつ電圧降
下測定用プローブにより電圧降下を測定してバンプ抵抗
測定を行う工程とを導入したものである。
測定部のバリア層とプローブ接触パットのバリア層の形
成後このプローブ接触パットのバリア層をレジストで被
覆する工程と、バンプ抵抗測定部のバリア層上のみにバ
ンプ電極を形成する工程と、プローブ接触パットのバリ
ア層に電流用プローブにより定電流を流し、かつ電圧降
下測定用プローブにより電圧降下を測定してバンプ抵抗
測定を行う工程とを導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において以上
のような工程を導入したので、バンプ電極形成時にレジ
ストによりプローブ接触パットのバリア層にバンプ電極
が形成され、バンプ抵抗測定部のバリア層とプローブ接
触パットのバリア層間がショートしなくなり、かつバン
プ抵抗測定においては、プローブ接触パットのバリア層
に電流用プローブ間に定電流を流して、そのときの電圧
降下を電圧降下測定用プローブで測定することにより、
バンプ抵抗の測定を行う。
のような工程を導入したので、バンプ電極形成時にレジ
ストによりプローブ接触パットのバリア層にバンプ電極
が形成され、バンプ抵抗測定部のバリア層とプローブ接
触パットのバリア層間がショートしなくなり、かつバン
プ抵抗測定においては、プローブ接触パットのバリア層
に電流用プローブ間に定電流を流して、そのときの電圧
降下を電圧降下測定用プローブで測定することにより、
バンプ抵抗の測定を行う。
（実施例）
以下、この発明の実施例を図について説明する。
第１図＋ａｌはその一実施例を説明するためのバンプ抵
抗測定素子のバンプを極形成後の断面図である。
抗測定素子のバンプを極形成後の断面図である。
この第１図（ａｌにおいて、２１は半導体ウェハであり
、この半導体ウェハ２１の上面に絶縁膜２３を形成後、
この絶縁膜２３上に＾ｌ配線と同時に電流路となるＡＩ
層２２を形成する。
、この半導体ウェハ２１の上面に絶縁膜２３を形成後、
この絶縁膜２３上に＾ｌ配線と同時に電流路となるＡＩ
層２２を形成する。
次いで、パンシベーション膜２４を形成し、このパフシ
ベーシッン膜２４の所定個所に開口してＴｉ、ＰＬ、Ｃ
ｕなどからなるバンプ抵抗測定部のバリア層２５ａ、２
５ｂ、電流および電圧測定用のプローブ接触パットのバ
リア層２５ｃ、２５ｄを形成する。
ベーシッン膜２４の所定個所に開口してＴｉ、ＰＬ、Ｃ
ｕなどからなるバンプ抵抗測定部のバリア層２５ａ、２
５ｂ、電流および電圧測定用のプローブ接触パットのバ
リア層２５ｃ、２５ｄを形成する。
次いで、これらのバンプ抵抗測定部のバリア層２５ａ、
２５ｂ、電流および電圧測定用のプローブ接触パットの
バリア層２５Ｃ，２５ｄ上にレジスト２７を塗布する。
２５ｂ、電流および電圧測定用のプローブ接触パットの
バリア層２５Ｃ，２５ｄ上にレジスト２７を塗布する。
このレジスト２７の被膜形成後、２バンプ抵抗測定部の
バリア層２５ａ、２５ｂの部分を開孔２８して、このレ
ジスト２７をマスクとして、バンプ抵抗測定部のバリア
層２５ａ、２５ｂ上に電解メツキ法でＰｂ −Ｓｎ層に
よるバンプ電極２６を５０〜２００ｐ−の高さで形成す
る。
バリア層２５ａ、２５ｂの部分を開孔２８して、このレ
ジスト２７をマスクとして、バンプ抵抗測定部のバリア
層２５ａ、２５ｂ上に電解メツキ法でＰｂ −Ｓｎ層に
よるバンプ電極２６を５０〜２００ｐ−の高さで形成す
る。
このレジスト２７のマスクはデバイス部と上述のごとく
、バンプ抵抗測定部のバリア層２５ａ。
、バンプ抵抗測定部のバリア層２５ａ。
２５ｂを開孔２８しておき電流および電圧測定用のプロ
ーブ接触パットのバリア［２５ｃ、２５ｄを被っ°ζお
く、これにより、バンプ電極２６はプローブ接触パット
のバリア層２５Ｃ，２５ｄには形成されない。
ーブ接触パットのバリア［２５ｃ、２５ｄを被っ°ζお
く、これにより、バンプ電極２６はプローブ接触パット
のバリア層２５Ｃ，２５ｄには形成されない。
これらの形成工程において、バンプ抵抗測定部のバリア
層２５ａと２５ｂとの間隔２９はＰｂ−３ｎのメツキ時
に横方向に広がり接触、結合するような寸法以内、たと
えば、バンプ電極２６の高さ１００Ｉｆｉの場合ｌＯ〜
１０〇−位とする。
層２５ａと２５ｂとの間隔２９はＰｂ−３ｎのメツキ時
に横方向に広がり接触、結合するような寸法以内、たと
えば、バンプ電極２６の高さ１００Ｉｆｉの場合ｌＯ〜
１０〇−位とする。
さらに、通常のＰｂ−５ｎのバンプ材を使用する方法に
おいては、メツキ後に共晶化を行うため、２００〜３０
０℃の液中に浸されるが、この処理によりバンプ抵抗測
定部のバリア層２５ａ、２５ｂ上のＰｂ−３ｎのバンプ
電極２６は完全に共晶結合となる。
おいては、メツキ後に共晶化を行うため、２００〜３０
０℃の液中に浸されるが、この処理によりバンプ抵抗測
定部のバリア層２５ａ、２５ｂ上のＰｂ−３ｎのバンプ
電極２６は完全に共晶結合となる。
これを示したのが第１図中）である。
一方、プローブ接触パットのバリア層２５Ｃとバンプ抵
抗測定部のバリア層２５ａの間隔３０およびプローブ接
触パットのバリア層２５ｄとバンプ抵抗測定部のバリア
層２５ｂとの間隔はバンプ電極２６の横方開広がり３１
（第１図世））より以上、たとえばバンプ電極２６の
高さ１００μのとき１００μ以上に設定する。
抗測定部のバリア層２５ａの間隔３０およびプローブ接
触パットのバリア層２５ｄとバンプ抵抗測定部のバリア
層２５ｂとの間隔はバンプ電極２６の横方開広がり３１
（第１図世））より以上、たとえばバンプ電極２６の
高さ１００μのとき１００μ以上に設定する。
これにより、共晶化処理においてもプローブ接触パット
のバリア層２５ｃ、２５ｄとバンプ抵抗測定部のバリア
層２５ａ、２５ｂとがショートすることはない。
のバリア層２５ｃ、２５ｄとバンプ抵抗測定部のバリア
層２５ａ、２５ｂとがショートすることはない。
バンプ抵抗測定においては、このプローブ接触パットの
バリア層２５ｃ、２５ｄにそれぞれ第１図世）に示すよ
うに、電流用プローブ３２ａ、３２ｂにより定電流を流
し、電圧降下測定用プローブ３３ａ。
バリア層２５ｃ、２５ｄにそれぞれ第１図世）に示すよ
うに、電流用プローブ３２ａ、３２ｂにより定電流を流
し、電圧降下測定用プローブ３３ａ。
３３ｂで電圧を測定することにより行う。
第２図はこの発明によって製造された半導体素子の平面
図であり、第１図（ａ）、第１図（ｂｌの断面図は第２
図のｃ−ｃ１間に対応しており、ＴＥＧ部においてはバ
ンプ電極２６が形成されないため、ＴＥＧパットピッチ
３４はデバイスのバンプピッチ３５に比較して大巾に狭
くすることができる。
図であり、第１図（ａ）、第１図（ｂｌの断面図は第２
図のｃ−ｃ１間に対応しており、ＴＥＧ部においてはバ
ンプ電極２６が形成されないため、ＴＥＧパットピッチ
３４はデバイスのバンプピッチ３５に比較して大巾に狭
くすることができる。
（発明の効果）
以上詳細に説明したように、この発明によれば、プロー
ブ接触パットのバリア層をレジストで被膜して、プロー
ブ接触パットのバリア層上にバンプ電極を形成して、バ
ンプ電極がプローブ接触パット上に成長しないようにす
るとともに、バンプ抵抗測定に際し、プローブ接触パッ
トのパリ１層をバンプ抵抗測定部のバリア層に近接させ
て接触させて行うようにしたので、ＴＥＧの測定パット
ピッチを狭くできるとともに、バンプ構造で最も不安定
であるメツキ抵抗を測定できる効果が期待できる。
ブ接触パットのバリア層をレジストで被膜して、プロー
ブ接触パットのバリア層上にバンプ電極を形成して、バ
ンプ電極がプローブ接触パット上に成長しないようにす
るとともに、バンプ抵抗測定に際し、プローブ接触パッ
トのパリ１層をバンプ抵抗測定部のバリア層に近接させ
て接触させて行うようにしたので、ＴＥＧの測定パット
ピッチを狭くできるとともに、バンプ構造で最も不安定
であるメツキ抵抗を測定できる効果が期待できる。
第１図ｆａ）はこの発明の半導体素子の製造方法の一実
施例の工程を説明するためのバンプ抵抗測定素子のバン
プ電極形成後の断面図、第１図世）は同上実施例の工程
を説明するためのバンプ電極共晶後の断面図、第２図は
同上実施例により製造された半導体素子の７８０部分の
平面図、５３図は従来の半導体デバイスの平面図、第４
図は第３図の半導体デバイスにおける７８０部分の拡大
平面図、第５図は第４図のａ−ａｌ線の拡大断面図、第
６図は従来の半田バンプ電極を形成しない半導体素子の
製造方法を説明するための断面図である。 ２１・・・半導体ウェハ、２２・・・Ａｌ層、２３・・
・絶縁膜、２４・・・パフシベーシッン膜、２５ａ、２
５ｂ・・・バンプ抵抗測定部のバリア層、２５ｃ、２５
ｄ・・・プローブ接触パット、２Ｇ・・・バンプ電極、
２７・・・レジスト。 ＴＥＧ部分の平面図 第２ 区 ＴＥＧパットピッチ 従来のデバイスの平面図 第３ 図
施例の工程を説明するためのバンプ抵抗測定素子のバン
プ電極形成後の断面図、第１図世）は同上実施例の工程
を説明するためのバンプ電極共晶後の断面図、第２図は
同上実施例により製造された半導体素子の７８０部分の
平面図、５３図は従来の半導体デバイスの平面図、第４
図は第３図の半導体デバイスにおける７８０部分の拡大
平面図、第５図は第４図のａ−ａｌ線の拡大断面図、第
６図は従来の半田バンプ電極を形成しない半導体素子の
製造方法を説明するための断面図である。 ２１・・・半導体ウェハ、２２・・・Ａｌ層、２３・・
・絶縁膜、２４・・・パフシベーシッン膜、２５ａ、２
５ｂ・・・バンプ抵抗測定部のバリア層、２５ｃ、２５
ｄ・・・プローブ接触パット、２Ｇ・・・バンプ電極、
２７・・・レジスト。 ＴＥＧ部分の平面図 第２ 区 ＴＥＧパットピッチ 従来のデバイスの平面図 第３ 図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体ウェハの表面に形成された絶縁膜を介して
Ａｌ層を形成後、パッシベーション膜を形成してパター
ン化する工程と、 （ｂ）上記パターン化されたパッシベーション膜を通し
て上記Ａｌ層と導通するようにバンプ抵抗測定部のバリ
ア層と電流および電圧測定用のプローブ接触パットのバ
リア層を形成する工程と、 （ｃ）上記バンプ抵抗測定部のバリア層の部分を開孔し
て上記プローブ接触パットのバリア層をレジストで被覆
する工程と、 （ｄ）上記バンプ抵抗測定部のバリア層上にバンプ電極
を形成する工程と、 （ｅ）上記二つのプローブ接触パットのバリア層に電流
用プローブにより定電流を流して電圧降下測定用プロー
ブで電圧を測定してバンプ抵抗測定を行う工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174870A JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174870A JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226043A true JPH0226043A (ja) | 1990-01-29 |
| JPH0758727B2 JPH0758727B2 (ja) | 1995-06-21 |
Family
ID=15986099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174870A Expired - Lifetime JPH0758727B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758727B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| JP2005252275A (ja) * | 1996-03-13 | 2005-09-15 | Seiko Instruments Inc | 半導体集積回路とその製造方法 |
| JP2014197710A (ja) * | 2014-07-11 | 2014-10-16 | セイコーエプソン株式会社 | 半導体装置、回路基板及び電子機器 |
-
1988
- 1988-07-15 JP JP63174870A patent/JPH0758727B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| JP2005252275A (ja) * | 1996-03-13 | 2005-09-15 | Seiko Instruments Inc | 半導体集積回路とその製造方法 |
| JP4498182B2 (ja) * | 1996-03-13 | 2010-07-07 | セイコーインスツル株式会社 | 半導体集積回路とその製造方法 |
| JP2014197710A (ja) * | 2014-07-11 | 2014-10-16 | セイコーエプソン株式会社 | 半導体装置、回路基板及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758727B2 (ja) | 1995-06-21 |
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