JPH01208844A - 半導体装置 - Google Patents
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- JPH01208844A JPH01208844A JP63032737A JP3273788A JPH01208844A JP H01208844 A JPH01208844 A JP H01208844A JP 63032737 A JP63032737 A JP 63032737A JP 3273788 A JP3273788 A JP 3273788A JP H01208844 A JPH01208844 A JP H01208844A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
バンプ電極を備えた高集債形の半導体装置に適用して特
に有効な技術に関するものである。
に有効な技術に関するものである。
半導体装置のプローブ検査に用いられるプローブ針につ
いて記載されている例としては、特願昭52−5428
0号がある。
いて記載されている例としては、特願昭52−5428
0号がある。
本発明者は、前記プローブ検査の際に有用な半導体装置
のバンプ電極構造について検討した。以下は、本発明者
によって検討された技術であり、その概要は次の通りで
ある。
のバンプ電極構造について検討した。以下は、本発明者
によって検討された技術であり、その概要は次の通りで
ある。
半導体装置の製造過程においては、ウェハに所定の回路
を形成し、分割を行う前にプローブ検査と呼ばれる回路
の作動検査が行われる。ウェハ状態において、電極とし
てバンプ電極が形成されたウェハにおいては、各ペレッ
ト毎に、バンプ電極に対してテスタと接続されたプロー
ブ針の先端を接触させ、このプローブ針を介して電源電
圧の供給及び信号の人出力を行い、素子の作動状態を検
査している。
を形成し、分割を行う前にプローブ検査と呼ばれる回路
の作動検査が行われる。ウェハ状態において、電極とし
てバンプ電極が形成されたウェハにおいては、各ペレッ
ト毎に、バンプ電極に対してテスタと接続されたプロー
ブ針の先端を接触させ、このプローブ針を介して電源電
圧の供給及び信号の人出力を行い、素子の作動状態を検
査している。
ところで、一般にバンプ電極は半田、すなわち鉛(pb
)と1(Sn)との合金で構成されているが、その比率
は鉛が全体の90パーセント以上を占めている。鉛は大
気と接触することにより接触面が酸化されやすい特性を
有するため、鉛を主成分としたバンプ電極の表面には酸
化膜が形成され、これによりプローブ検査時の接触抵抗
が上昇し、精度の高い検査を行うことが妨げられていた
。
)と1(Sn)との合金で構成されているが、その比率
は鉛が全体の90パーセント以上を占めている。鉛は大
気と接触することにより接触面が酸化されやすい特性を
有するため、鉛を主成分としたバンプ電極の表面には酸
化膜が形成され、これによりプローブ検査時の接触抵抗
が上昇し、精度の高い検査を行うことが妨げられていた
。
また、このような接触抵抗を減少させるために、バンプ
電極の表面に生成された酸化膜を除去してバンプ電極の
突出表面を清浄な状態にした後にプローブ針を当接させ
て検査を行う必要があった。
電極の表面に生成された酸化膜を除去してバンプ電極の
突出表面を清浄な状態にした後にプローブ針を当接させ
て検査を行う必要があった。
本発明は、上記問題点に着目してなされたものであり、
その目的はバンプ電極を備えた半導体装置のプローブ検
査における検査精度を高めることのできる技術を提供す
ることにある。
その目的はバンプ電極を備えた半導体装置のプローブ検
査における検査精度を高めることのできる技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半導体装置の回路形成面におけるバンプ電極
を形成する際に、バンプ電極の突出先端層をあらかじめ
難酸化性の導電性金属で形成するものである。
を形成する際に、バンプ電極の突出先端層をあらかじめ
難酸化性の導電性金属で形成するものである。
上記した手段によれば、プローブ針の先端と接触状態と
なるバンプ電極の突出先端層が難酸化性の導電性金属で
構成されているため、酸化膜による接触抵抗を抑止でき
、検査信頼性の高いプローブ検査を実現できる。
なるバンプ電極の突出先端層が難酸化性の導電性金属で
構成されているため、酸化膜による接触抵抗を抑止でき
、検査信頼性の高いプローブ検査を実現できる。
第1図(a)、(b)は本発明の一実施例である半導体
装置のバンプ電極の形成方法およびプローブ検査の状態
を示す断面図、第2図はこの半導体装置をパッケージに
組込んだ状態を示す断面図である。
装置のバンプ電極の形成方法およびプローブ検査の状態
を示す断面図、第2図はこの半導体装置をパッケージに
組込んだ状態を示す断面図である。
本実施例の半導体装置lは、ウェハ状態あるいは分割さ
れたベレット状態で得られるものであり、シリコン(S
i)からなる基板の表面に所定の回路層が形成されたも
のである。
れたベレット状態で得られるものであり、シリコン(S
i)からなる基板の表面に所定の回路層が形成されたも
のである。
該半導体装置1は、まずシリコン(Si)の単結晶から
なるインゴットを結晶方向にスライスして得られるウェ
ハ上に酸化・拡散工程を経て所定の素子層2を形成し、
この上層にSin、からなる絶縁膜3を形成する。さら
にその上層にアルミニウム(Al)からなる配線4をホ
トリソグラフィ技術によりパターニングして所定の回路
を形成した後、最上層にファイナルパッシベーション膜
5を形成して得られるものである。
なるインゴットを結晶方向にスライスして得られるウェ
ハ上に酸化・拡散工程を経て所定の素子層2を形成し、
この上層にSin、からなる絶縁膜3を形成する。さら
にその上層にアルミニウム(Al)からなる配線4をホ
トリソグラフィ技術によりパターニングして所定の回路
を形成した後、最上層にファイナルパッシベーション膜
5を形成して得られるものである。
ところで、本実施例の半導体装置1は、いわゆる面付実
装形のものであり、前記回路をパッケージ基板17等と
対面させた状態で実装されるものであり、該回路面には
複数のバンプ電極が形成されている。
装形のものであり、前記回路をパッケージ基板17等と
対面させた状態で実装されるものであり、該回路面には
複数のバンプ電極が形成されている。
このバンプ電極は、前記ファイナルパッシベーション膜
5の所定部分にホトエツチングによりスルーホール6を
形成し、このスルーホール6上に金属性のマスクを介し
て真空蒸着法によって3層の下地金属層7を形成する。
5の所定部分にホトエツチングによりスルーホール6を
形成し、このスルーホール6上に金属性のマスクを介し
て真空蒸着法によって3層の下地金属層7を形成する。
この下地金属層7は第1図において下層よりクロム(C
r)、銅(Cu)、金(Δ11)の順で形成されており
、配線4の材料であるアルミニウムからの親和性を考慮
して材料が選択されている。
r)、銅(Cu)、金(Δ11)の順で形成されており
、配線4の材料であるアルミニウムからの親和性を考慮
して材料が選択されている。
次いで、前記下地金属層7の最上層であるクロム層7a
の上面に、同じく真空蒸着法によって半田8を蒸着する
。このような半田8の蒸着に際しては、マスクを用いて
直接合金状態の半田8をクロム層7aの上面に蒸着して
もよいし、半田8の主成分である鉛と錫を所定比率、た
とえば10:lずつ交互に繰り返し蒸着してもよい。
の上面に、同じく真空蒸着法によって半田8を蒸着する
。このような半田8の蒸着に際しては、マスクを用いて
直接合金状態の半田8をクロム層7aの上面に蒸着して
もよいし、半田8の主成分である鉛と錫を所定比率、た
とえば10:lずつ交互に繰り返し蒸着してもよい。
このようにして、第1図(a)に示されるような断面台
形のバンプブロック10が形成された後、この全面にフ
ラックスを塗布して半導体装置1を約350℃程度に加
熱する。このような加熱は、バンプブロック10の形成
面を上面にした該半導体装置1を、加熱手段を備えたり
フロー槽を通過させることによって実現される。
形のバンプブロック10が形成された後、この全面にフ
ラックスを塗布して半導体装置1を約350℃程度に加
熱する。このような加熱は、バンプブロック10の形成
面を上面にした該半導体装置1を、加熱手段を備えたり
フロー槽を通過させることによって実現される。
該加熱により、バンプブロックlOは溶融されて、その
表面張力によって、第1図に示される半球状のバンプ電
極12となり、冷却硬化される。
表面張力によって、第1図に示される半球状のバンプ電
極12となり、冷却硬化される。
本実施例ではさらに該バンプ電極12の突出先端に錫層
13を形成する工程が付加される。すなわち、このよう
な錫層13は、マスクを用いてバンプ電極12の突出先
端に所定の範囲で錫を真空蒸着法により形成することに
より容易に実現される。
13を形成する工程が付加される。すなわち、このよう
な錫層13は、マスクを用いてバンプ電極12の突出先
端に所定の範囲で錫を真空蒸着法により形成することに
より容易に実現される。
このように、本実施例の半導体装置1にふいては、バン
プ電極12の突出先端が無酸化時性を有する錫層13で
構成されているため、半導体装置1が大気中に曝された
状態となっていてもバンプ電極12の表面に酸化膜が形
成されるのが抑止される。そのため、第1図(b)に示
されるように、バンプ電極12の突出先端にプローブ針
14が接触された状態となった場合の接触抵抗を低減で
き、高精度なプローブ検査が実現される。プローブ検査
においては、前記プローブ針14はテスタ15に接続さ
れており、該テスタ15からの電源電圧又は検査信号が
該プローブ針14を介して半導体装置1の回路に送出さ
れる。これが例えばメモリ素子であれば、所定のテスト
データがプローブ針14を介してバンプ電極12から回
路へ人力され、回路の各メモリセルに記憶される。そし
てこの記憶内容は、再度バンプ電極12およびプローブ
針14を介してテスタ15に読み取られる。テスタ15
においてはこの読み取りデータと前記書き込みデータと
の比較によって、該半導体装置1が一定の基準に達して
いるか否かが判断され、メモリとしての半導体装置1の
良否が決定される。
プ電極12の突出先端が無酸化時性を有する錫層13で
構成されているため、半導体装置1が大気中に曝された
状態となっていてもバンプ電極12の表面に酸化膜が形
成されるのが抑止される。そのため、第1図(b)に示
されるように、バンプ電極12の突出先端にプローブ針
14が接触された状態となった場合の接触抵抗を低減で
き、高精度なプローブ検査が実現される。プローブ検査
においては、前記プローブ針14はテスタ15に接続さ
れており、該テスタ15からの電源電圧又は検査信号が
該プローブ針14を介して半導体装置1の回路に送出さ
れる。これが例えばメモリ素子であれば、所定のテスト
データがプローブ針14を介してバンプ電極12から回
路へ人力され、回路の各メモリセルに記憶される。そし
てこの記憶内容は、再度バンプ電極12およびプローブ
針14を介してテスタ15に読み取られる。テスタ15
においてはこの読み取りデータと前記書き込みデータと
の比較によって、該半導体装置1が一定の基準に達して
いるか否かが判断され、メモリとしての半導体装置1の
良否が決定される。
このような半導体装置lは、第2図に示されるようにパ
ッケージングした状態で提供されるものであってもよい
。
ッケージングした状態で提供されるものであってもよい
。
すなわち、第2図は、ピングリッドアレイ形のパフケー
ジングがなされた例であり、前記に説明した半導体装置
1は、複数個がマザーチップ16上に装着された状態で
モジニールを構成し、該マザーチップ16はさらに接着
剤23等によってパッケージ基板17に取付けられてい
る。パッケージ基板17の上面には導電性金属からなる
配線18が形成されており、この配線18は該パッケー
ジ基板17を厚さ方向に貫通して装着されているリード
ビン24とそれぞれ導通されている。なお、前記配線1
8とマザーチップ16とは金(Au)等からなるワイヤ
20で結線されており、この結線に際しては公知のワイ
ヤボンディング技術が用いられている。前記パッケージ
基板17の上面において、その周囲には枠体21とキャ
ップ22とが装着されて内部空間Sを気密封止した状態
となっている。
ジングがなされた例であり、前記に説明した半導体装置
1は、複数個がマザーチップ16上に装着された状態で
モジニールを構成し、該マザーチップ16はさらに接着
剤23等によってパッケージ基板17に取付けられてい
る。パッケージ基板17の上面には導電性金属からなる
配線18が形成されており、この配線18は該パッケー
ジ基板17を厚さ方向に貫通して装着されているリード
ビン24とそれぞれ導通されている。なお、前記配線1
8とマザーチップ16とは金(Au)等からなるワイヤ
20で結線されており、この結線に際しては公知のワイ
ヤボンディング技術が用いられている。前記パッケージ
基板17の上面において、その周囲には枠体21とキャ
ップ22とが装着されて内部空間Sを気密封止した状態
となっている。
なお、半導体装置1のパッケージ方式に関しては、第2
図を例に説明したが、必ずしもこのようなパッケージ方
式に限定されない。
図を例に説明したが、必ずしもこのようなパッケージ方
式に限定されない。
このように、本実施例によれば以下の効果を得ることが
できる。
できる。
(1)、バンプ電極12の突出先端に難酸化性の錫層1
3を形成することによ′ツ、バンプ電極I2の表面酸化
が防止され、プローブ針14の当接の際の接触抵抗を低
減でき、高精度なプローブ検査を実現することが可能と
なる。
3を形成することによ′ツ、バンプ電極I2の表面酸化
が防止され、プローブ針14の当接の際の接触抵抗を低
減でき、高精度なプローブ検査を実現することが可能と
なる。
(2)、前記(1)により、プローブ検査の精度を高め
ることができるため、作動信頼性の高い半導体装置を提
供することができる。
ることができるため、作動信頼性の高い半導体装置を提
供することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、実施例ではバ
ンプ電極の突出先端に形成される難酸化性の層としては
錫を選択してこの錫層13を真空蒸着により形成した場
合について説明したが、酸化しにくい導電性金属であれ
ば他の如何なる材質のものであってもよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、実施例ではバ
ンプ電極の突出先端に形成される難酸化性の層としては
錫を選択してこの錫層13を真空蒸着により形成した場
合について説明したが、酸化しにくい導電性金属であれ
ば他の如何なる材質のものであってもよい。
また、パッケージ方式については、第2図に示されるよ
うな、プラスチックパッケージによるビングリッドアレ
イ方式のものについてのみ説明したが、半導体装置はセ
ラミックモジニール等に直接面付実装されたものであっ
てもよい。
うな、プラスチックパッケージによるビングリッドアレ
イ方式のものについてのみ説明したが、半導体装置はセ
ラミックモジニール等に直接面付実装されたものであっ
てもよい。
また、本発明の半導体装置の態様としては、ペレット状
態のもの、あるいはウェハ状態のもののいずれであって
もよい。
態のもの、あるいはウェハ状態のもののいずれであって
もよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、半導体装置の回路形成面におけるバンプ電極
を形成する際に、バンプ電極の突出先端層をあらかじめ
難酸化性の導電性金属で形成することにより、プローブ
針の先端と接触状態となるバンプ電極の突出先端層が難
酸化性の導電性金属で構成されているため、酸化膜によ
る接触抵抗を抑止でき、検査信頼性の高いプローブ検査
を実現できる。
を形成する際に、バンプ電極の突出先端層をあらかじめ
難酸化性の導電性金属で形成することにより、プローブ
針の先端と接触状態となるバンプ電極の突出先端層が難
酸化性の導電性金属で構成されているため、酸化膜によ
る接触抵抗を抑止でき、検査信頼性の高いプローブ検査
を実現できる。
第1図(a)、 (b)は本発明の一実施例である半導
体装置のバンプ電極の形成方法およびプローブ検査の状
態を示す断面図、 第2図は、該実施例の半導体装置をパッケージに組込ん
だ状態を示す断面図である。 1・・・半導体装置、2・・・素子層、3・・・絶縁膜
、4・・・配線、5・・・ファイナルパッシベーション
膜、6・・・スルーホール、7・・・地下金属層、7a
・・・クロム層、7b・・・銅層、7C・・・金層、8
・・・半田、10・・・バンプブロック、12・・・バ
ンプ電極、13・・・錫層、14・・・プローブ針、1
5・・・テスタ、16・・・マザーチップ、17・・・
パッケージ基板、18・・・配線、20・・・ワイヤ、
21・・・枠体、22・・・キャップ、23・・・接着
剤、24・・・リードピン、S・・・内部空間。 第1図 12゛バンプ電極 14′プローブ針第2図
体装置のバンプ電極の形成方法およびプローブ検査の状
態を示す断面図、 第2図は、該実施例の半導体装置をパッケージに組込ん
だ状態を示す断面図である。 1・・・半導体装置、2・・・素子層、3・・・絶縁膜
、4・・・配線、5・・・ファイナルパッシベーション
膜、6・・・スルーホール、7・・・地下金属層、7a
・・・クロム層、7b・・・銅層、7C・・・金層、8
・・・半田、10・・・バンプブロック、12・・・バ
ンプ電極、13・・・錫層、14・・・プローブ針、1
5・・・テスタ、16・・・マザーチップ、17・・・
パッケージ基板、18・・・配線、20・・・ワイヤ、
21・・・枠体、22・・・キャップ、23・・・接着
剤、24・・・リードピン、S・・・内部空間。 第1図 12゛バンプ電極 14′プローブ針第2図
Claims (1)
- 【特許請求の範囲】 1、ペレットの表面に形成された回路面において外部と
の信号の入出力および電源供給を行うように該回路面か
ら突出されたバンプ電極を有しており、該バンプ電極の
突出先端層が難酸化性の導電性金属で構成されているこ
とを特徴とする半導体装置。 2、前記バンプ電極が鉛と錫との合金で形成されており
、該バンプ電極の突出先端層には難酸化性の錫が他の部
分よりも高い比率で含有されていることを特徴とする請
求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63032737A JPH01208844A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63032737A JPH01208844A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01208844A true JPH01208844A (ja) | 1989-08-22 |
Family
ID=12367146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63032737A Pending JPH01208844A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01208844A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997003465A1 (en) * | 1995-07-12 | 1997-01-30 | Hitachi, Ltd. | Semiconductor pellet, method of its packaging, and bump electrode |
US6259159B1 (en) * | 1995-06-07 | 2001-07-10 | International Business Machines Corporation | Reflowed solder ball with low melting point metal cap |
-
1988
- 1988-02-17 JP JP63032737A patent/JPH01208844A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6259159B1 (en) * | 1995-06-07 | 2001-07-10 | International Business Machines Corporation | Reflowed solder ball with low melting point metal cap |
WO1997003465A1 (en) * | 1995-07-12 | 1997-01-30 | Hitachi, Ltd. | Semiconductor pellet, method of its packaging, and bump electrode |
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