CN100557797C - 半导体器件中失效分析的结构和方法 - Google Patents

Abstract

本发明公开了一种半导体失效分析的分析结构和方法。所述结构包括：多个分析场，设置于半导体器件的预定的区域上；半导体晶体管，设置于每个所述分析场中，所述半导体晶体管设置为阵列；字线，设置于所述多个分析场的每个上，在第一方向将所述半导体晶体管彼此连接；和位线结构，在所述多个分析场的每个上，在第二方向将所述半导体晶体管彼此连接，其中，所述位线结构在所述多个分析场的每个中配置为不同的图案。

Description

半导体器件中失效分析的结构和方法

技术领域

本发明涉及半导体器件的失效分析，更具体而言，涉及用于失效分析的结构和方法。

背景技术

对于半导体器件的大规模生产，期望能够提供有利可图的产率的可靠工艺技术。用于改善工艺技术的可靠性和稳定性的过程包括设计半导体器件、制造半导体器件的样品和测试所述样品的步骤。半导体器件的失效分析是反馈过程，其涉及发现和纠正缺陷的根源以克服由缺陷产生的问题。

设计和制造半导体器件的策略可以与失效分析结果高度结合。因此适当的失效分析对于改善半导体器件的质量是关键的。不正确的失效分析可能加长开发和提升半导体器件产品所需的周期。于是，快速和准确的失效分析对于减小将半导体器件投入市场的开发周期是高度重要的。

一般地，半导体晶片包含测试图案，其用各种设计规则形成，其目的为有效地分析失效实质问题。利用在测试图案上进行的各种电测试来评估形成半导体器件中的电子电路的各种微观构造的结构和电学特性。为此，设计测试图案来监测构成半导体器件的元件的结构/电特性。

可以将制造半导体器件的工艺分为包括在晶体管形成之前所采取的步骤的前端工艺和包括晶体管形成之后的步骤的后端工艺。后端工艺包括形成互连结构来将晶体管彼此连接的步骤和形成级间(interlevel)绝缘膜以机械支撑和电绝缘互连结构。授予Eiichi Umermura等人的美国专利2003-034558公开了一种采用接触链结构处理测试图案的技术以评估后端工艺的性能。虽然如此的技术能够找到互连型缺陷(即，短路或开路)，但是其不可能获得有关缺陷的类型和位置的详细信息。

当知道特定缺陷的准确位置时，通过聚集离子束(FIB)的手段可以精确地切除缺陷位置处的半导体衬底，且可以通过扫描电子显微镜(SEM)将其切片放大到适于检测的尺寸。但是，因为没有获得有关缺陷位置的信息，所以需要大量的晶片切割工艺来通过检测分析的放大的切片来获得光学特征。换言之，如果缺陷位置被包含于通过晶片切割工艺所获得的切片中，可以将缺陷放大到能够通过SEM来检测的尺寸。否则，在没有获得关于有缺陷区域的位置的任何信息的情况下，不能保证通过晶片切割工艺所获得的切片中包括有缺陷的区域。因此，需要许多晶片切割工艺。特别地，在分析具有有限数量的缺陷的半导体器件的情形，通过晶片切割操作可以将测试晶片损伤到如此的程度从而使失效分析不可能。因此，由于缺少判定失效原因可以造成开发迟滞。

发明内容

依据本发明的实施例，提供有一种失效分析的结构来评估由制造半导体器件中的后端工艺产生的缺陷。

依据本发明的某些实施例，提供有一种失效分析的结构来正确地找到由制造半导体器件中的后端工艺所产生的缺陷位置。

依据本发明的进一步的实施例，提供有一种失效分析的结构来容易地判定由制造具有多级互连结构的半导体器件产生的缺陷的类型。

依据本发明的进一步的实施例，提供有一种失效分析的结构来容易地判定由制造具有多级互连结构的半导体器件产生的互连缺陷的垂直位置。

依据本发明的进一步的实施例，提供有一种失效分析的方法来评估由制造半导体器件中的后端工艺产生的缺陷。

依据本发明的进一步的实施例，提供有一种失效分析的结构来容易地判定由制造半导体器件中的后端工艺产生的缺陷的拓扑位置和类型。

在一个方面，本发明涉及一种用于半导体失效分析的分析结构，包括：多个分析场，设置于半导体器件的预定的区域上；半导体晶体管，设置于每个分析场中，半导体晶体管设置为阵列；字线，设置于多个分析场的每个上，在第一方向将半导体晶体管彼此连接；和位线结构，在多个分析场的每个上，在第二方向将半导体晶体管彼此连接，其中，位线结构在多个分析场的每个中配置为不同的图案。

在一个实施例中，半导体晶体管构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的SRAM单元阵列。

在另一实施例中，字线在第一方向将通过晶体管的栅电极彼此连接，其中，位线结构在第二方向上将通过晶体管的漏极区彼此连接。

在另一实施例中，位线结构至少包括单层的金属图案和单层的插塞。

在另一实施例中，位线结构的金属图案和插塞在多个分析场的每个中形成为不同数量的层。

在另一实施例中，位线结构的金属图案和插塞在多个分析场的每个中形成为不同的配置。

在另一方面，本发明涉及一种用于半导体失效分析的分析结构，包括：分析场，设置于半导体器件的预定的区域上，并至少包括第一、第二、第三和第四分析场；半导体晶体管，设置于每个分析场中，半导体晶体管设置为阵列；字线，设置于多个分析场的每个上，在第一方向将半导体晶体管彼此连接；和位线结构，在多个分析场的每个上，在第二方向将半导体晶体管彼此连接，其中，位线结构包括金属图案和插塞，其在多个分析场的每个中在层的数量和互连特征上不同。

在一个实施例中，半导体晶体管构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的SRAM单元阵列。

在另一实施例中，字线在第一方向上将通过晶体管的栅电极彼此连接，其中，位线结构在第二方向上将通过晶体管的漏极区彼此连接。

在另一实施例中，位线结构包括：接触插塞，连接到半导体晶体管的漏极区；第一金属图案，与接触插塞接触；第一通路插塞，与第一金属图案接触；和第二金属图案，与第一通路插塞接触，其中，第一金属图案是电连接到接触插塞之一的焊盘。

在另一实施例中，第二金属图案在第一分析场中在第二方向将第一通路插塞彼此连接，且设置来在包括第二到第四场在内的分析场的其余场中通过通路插塞之一来电连接到漏极区之一。

在另一实施例中，位线结构还包括：第二通路插塞，在除了第一场之外的分析场的其余场中连接到第二金属图案；第三金属图案，连接到第二通路插塞；第三通路插塞，在除了第一场和第二场之外的分析场的其余场中连接到第三金属图案；第四金属图案，连接到第三通路插塞；第四通路插塞，在除了第一到第三场之外的分析场的其余场中连接到第四金属图案；和第五金属图案，连接到第四通路插塞，其中，第三金属图案在第二场中在第二方向将第二通路插塞彼此连接，且设置为在包括第三和第四场在内的分析场的其余场中通过第二通路插塞连接到漏极区之一，其中，第四金属图案在第三场中在第二方向上将第三通路插塞彼此连接，且设置为在包括第四场在内的分析场的其余场中通过第三通路插塞连接到漏极区之一，其中，第五金属图案在第四场中在第二方向将第四通路插塞彼此连接。

在另一实施例中，第三金属图案在除了第一和第二场之外的分析场的其余场中在面积上大于第一金属图案。

在另一实施例中，第三通路插塞在除了第一和第二场之外的分析场的其余场中在第二通路插塞上垂直设置以形成堆叠的通路结构。

在另一实施例中，第三通路插塞在除了第一和第二场之外的分析场的其余场中在第三金属图案上设置为多个以形成多通路结构。

在另一实施例中，第四金属图案在除了第一到第三场之外的分析场的其余场中在面积上大于第一金属图案。

在另一实施例中，第四通路插塞在除了第一到第三场之外的分析场的其余场中在第二或第三通路插塞上垂直设置以形成堆叠的通路结构。

在另一实施例中，第四通路插塞在除了第一到第三场之外的分析场的其余场中在第四金属图案上设置为多个以形成多通路结构。

在另一方面，本发明涉及一种在半导体器件中的失效分析方法，所述方法包括的步骤为：形成分析结构，分析结构包括多个分析场、在每个分析场中排列为阵列结构的晶体管、和在第一和第二方向分别连接半导体晶体管的字线和位线结构；在分析结构上执行测试来产生测试结果；参考测试结果，评估由形成分析结构产生的缺陷，其中，评估包括分析具有缺陷的字线和位线结构的地址以判定缺陷的平面位置。

在一实施例中，位线结构包括至少单层的金属图案和至少单层的插塞，其中，金属图案和插塞在每个分析场中形成为不同数量的层和不同的构造类型。

在另一实施例中，评估步骤包括分析具有缺陷的分析场的位置或分析缺陷的类型以判定缺陷的垂直位置，其中，判定垂直位置利用了金属图案和插塞的层数和构造类型根据分析场的位置的不同。

在另一实施例中，形成分析结构的步骤包括基于设计规则在预定的区域中制造半导体器件，其中，半导体器件包括互连和互连插塞，互连和互连插塞与和位线结构相关的金属图案和插塞的层数相同。

在另一实施例中，互连和互连插塞通过使用形成金属图案和插塞的工艺形成，其中，金属图案和插塞基于与互连和互连插塞相同的设计规则形成。

在另一实施例中，半导体晶体管被设置为构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的SRAM单元阵列。

在另一实施例中，字线被设置为在第一方向将通过晶体管的栅电极彼此连接，其中，位线结构在第二方向将通过晶体管的漏极区彼此连接。

在另一方面，本发明涉及一种在半导体器件中的失效分析的方法，所述方法包括的步骤为：形成分析结构，分析结构包括分析场、在每个分析场中排列为阵列结构的晶体管、和在第一和第二方向分别连接半导体晶体管的字线和位线结构，分析场包括第一、第二、第三和第四分析场；在分析结构上执行测试来产生测试结果；参考测试结果，评估由形成分析结构产生的缺陷，其中，评估包括分析具有缺陷的字线和位线结构的地址以判定缺陷的平面位置。

在一实施例中，位线结构包括至少单层的金属图案和至少单层的插塞，其中，金属图案和插塞在每个分析场中形成为不同数量的层和不同的构造类型。

在另一实施例中，评估步骤包括分析具有缺陷的分析场的位置或分析缺陷的类型以判定缺陷的垂直位置，其中，判定垂直位置利用了金属图案和插塞的层数和构造类型根据分析场的位置的不同。

在另一实施例中，半导体晶体管被设置为构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的SRAM单元阵列。

在另一实施例中，字线被设置为在第一方向将通过晶体管的栅电极彼此连接，其中，位线结构在第二方向将通过晶体管的漏极区彼此连接。

在另一实施例中，形成位线结构包括：形成连接到半导体晶体管的漏极区的接触插塞；形成与接触插塞接触的第一金属图案；形成与第一金属图案接触的第一通路插塞；和形成与第一通路插塞接触的第二金属图案，其中，第一金属图案是电连接到接触插塞之一的焊盘。

在另一实施例中，形成第二金属图案以在第一分析场中在第二方向将第一通路插塞彼此连接，且设置来在包括第二到第四场的分析场的其余场中通过通路插塞之一来电连接到漏极区之一。

在另一实施例中，形成位线结构还包括：在除了第一场的分析场的其余场中形成连接到第二金属图案的第二通路插塞；形成连接到第二通路插塞的第三金属图案；在除了第一场和第二场的分析场的其余场中形成连接到第三金属图案的第三通路插塞；形成连接到第三通路插塞的第四金属图案；在除了第一到第三场的分析场的其余场中形成连接到第四金属图案的第四通路插塞；和形成连接到第四通路插塞的第五金属图案。

在另一实施例中，第三金属图案在第二场中在第二方向将第二通路插塞彼此连接，且设置为在包括第三和第四场的分析场的其余场中通过第二通路插塞连接到漏极区之一，其中，第四金属图案在第三场中在第二方向将第三通路插塞彼此连接，且设置为在包括第四场的分析场的其余场中通过第三通路插塞连接到漏极区之一，其中，第五金属图案在第四场中在第二方向将第四通路插塞彼此连接。

在另一实施例中，第三金属图案在除了第一和第二场的分析场的其余场中在面积上大于第一金属图案。

在另一实施例中，第三通路插塞在除了第一和第二场的分析场的其余场中在第二通路插塞上垂直设置以形成堆叠的通路结构。

在另一实施例中，第三通路插塞在除了第一和第二场的分析场的其余场中在第三金属图案上设置为多个以形成多通路结构。

在另一实施例中，第四金属图案在除了第一到第三场的分析场的其余场中在面积上大于第一金属图案。

在另一实施例中，第四通路插塞在除了第一到第三场的分析场的其余场中在第二或第三通路插塞上垂直设置以形成堆叠的通路结构。

在另一实施例中，第四通路插塞在除了第一到第三场的分析场的其余场中在第四金属图案上设置为多个以形成多通路结构。

在另一实施例中，形成分析结构的步骤包括基于设计规则在半导体衬底预定的区域中制造半导体器件，其中，半导体器件包括互连和互连插塞，互连和互连插塞与和位线结构相关的金属图案和插塞的层数相同。

在另一实施例中，形成分析结构的步骤包括基于设计规则在半导体衬底的预定的区域中制造半导体器件，其中半导体器件包括第一到第五互连和第一到第五互连插塞，其通过使用形成与位线结构相关的第一到第五金属图案和第一到第四插塞的工艺形成。

附图说明

从本发明的优选实施例的更具体的描述，本发明的前述和其他目的、特征、和优点将更加明显，如附图中所示，在附图全部不同的视图中，相似的参考标号指示相同的部件。附图不一定按比例，而是强调示出本发明的原理。在附图中：

图1是示出根据本发明的分析结构的俯视图；

图2A到7A是显示根据本发明的实施例制造分析结构的工艺步骤的俯视图；

图2B到7B是分别沿图2A到7A的截线I-I’所取的截面图；

图2C到7C是分别沿图2A到7A的截线II-II’所取的截面图；

图3D是沿图3A的截线III-III’所取的截面图；

图8是普通SRAM单元阵列的电路图；

图9A到9D是显示适于根据本发明的实施例制造分析结构的工艺步骤的工艺容限的图表；以及

图10是显示根据本发明的实施例分析失效的过程的流程图。

具体实施方式

现将参考附图在以下更加详细地描述本发明的优选实施例。但是，本发明可以以许多不同的形式实现且不应解释为限于这里阐释的实施例。而是，提供这些实施例从而本公开充分和完整。

在附图中，为了清晰夸大了层和区域的厚度。可以理解当层被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或也可以存在中间的层。贯穿整个说明书，相似的标号用于指示相似的元件。

图1是示出根据本发明的分析结构的俯视图。

参考图1，在半导体晶片10上设置多个管芯12，管芯12包括产品区14和辅助区16。通过晶片切割工艺分割管芯12，每个管芯12提供半导体芯片产品。产品区14是为了被用作半导体芯片产品，而辅助区16在其中嵌入了分析结构来评估制造工艺的切合性(pertinency)。在开发的不同阶段期间辅助区16的面积减小。特别是在大规模生产的阶段，可以在管芯12之间的切割区域18中以及管芯12上设置辅助区16。

该分析结构可以包括由各种设计规则形成的测试图案以决定工艺步骤，由此保证制造半导体器件中的稳定性。更具体而言，分析结构被分为用于评估制造晶体管中的工艺稳定性的前端分析结构和用于评估在形成晶体管之后的工艺制造步骤中(例如，互连形成工艺)的工艺稳定性的后端分析结构。

前端分析结构可以包括以各种改变的图案构造的晶体管。通过对于具有各种项目的前端分析结构进行电测试操作，能够优化制造晶体管的工艺条件。

而且，后端分析结构可以包括以各种改变的图案构造的晶体管。通过对于具有各种项目的后端分析结构进行电测试操作，能够优化制造互连结构的工艺条件。互连结构通常包括接触插塞、通路插塞、金属图案和金属线。因此，后端分析结构的测试操作帮助判定由形成和构图级间绝缘膜、用导电插塞膜填充、形成和构图金属膜的工艺所产生的缺陷因素。

在本发明中，为了容易地分析在互连结构中产生的缺陷，排列互连结构以连接彼此呈阵列构造的晶体管。如将在以下详细描述的，晶体管阵列有助于没有困难地判定平面位置(即，有缺陷的单元所处的位置)。另外，配置分析结构以使互连结构的每个部分能够可被独立地测试。为了独立的测试操作，本发明用多个具有各自不同的构造类型的互连结构来实现。如将在以下详细描述的，具有不同构造的互连结构有助于没有困难地容易地分析缺陷的垂直位置(即，有缺陷的层所处的位置)。根据本发明的某些实施例，将互连结构每个设置于不同的辅助区。

图2A到7A是显示根据本发明的实施例制造分析结构的工艺步骤的俯视图。图2B到7B是分别沿图2A到7A的截线I-I’所取的截面图。图2C到7C是分别沿图2A到7A的截线II-II’所取的截面图。图3D是沿图3A的截线III-III’所取的截面图。

根据本发明，单个管芯包括多个分析结构，所述分析结构在层数和构造上彼此不同。详细而言，以下的实施例包括具有第一、第二、第三、第四和第五金属层的后端分析结构，其中四个分析结构具有不同的层数和构造，即，第一、第二、第三和第四分析场21、22、23和24设置于单个管芯上(见图1)。根据形成半导体器件的金属层数，分析场的数量和结构是可变的。根据该实施例，将第一分析场配置来判定由形成第一和第二金属层产生的缺陷。将第二分析场配置来判定由形成第三金属层产生的缺陷且将第三分析场配置来判定由形成第四金属层产生的缺陷。将第四分析场配置来判定由形成第五金属层产生的缺陷。根据应用，结构特征可以改变，且不限于这里公开的实施例。

图2A、2B、2C、3A、3B和3C示出了形成晶体管结构和金属图案的工艺步骤，晶体管结构在所有四个分析场21、22、23、24中形成为相同的配置。

参考图2A、2B和2C，本发明的分析结构包括在半导体衬底100中形成为阵列构造的CMOS SRAM(见图8)。每个CMOS SRAM包括成对的驱动晶体管、成对的通过晶体管和成对的负载晶体管。

在半导体衬底100中，形成场隔离膜105来限定第一有源区111和第二有源区112。场隔离膜105可以通过公知的场隔离技术来形成，比如沟槽隔离。在一个实施例中，可以将第一有源区111成形为具有四个角的封闭型带，且可以将第二有源区112构图为英文字母“H”的形状。场隔离膜105设置于第一有源区111内，以及在第一和第二有源区111和112之间。

驱动晶体管和通过晶体管设置于第一有源区111中，而负载晶体管设置于第二有源区112中。通过晶体管使用第一栅极图案121作为它们的栅电极，第一栅极图案121设置来与多个单元相交。将第一栅极图案121用作CMOSSRAM单元阵列中的字线。为此，将多个第一栅极图案121设置来横跨多个CMOS SRAM单元中的第一有源区111。

驱动晶体管使用第二栅极图案122作为它们的栅电极。第二栅极图案122也被用作负载晶体管的栅电极。即，第二栅极图案122被共同用于驱动晶体管和负载晶体管的栅电极，为此，将第二栅极图案122设置来横跨第一和第二有源区111和112。

在第一和第二有源区111和112中于第一和第二栅极图案121和122的两侧，设置被用作通过晶体管和负载晶体管的源极/漏极区的杂质区125。第一有源区111包含P型阱101p，而第二有源区112包含N型阱101n。形成杂质区125以在第一有源区111中具有N型导电性，而在第二有源区112中形成杂质区125以具有P型导电性。因此，驱动晶体管和通过晶体管是NMOS晶体管，而负载晶体管是PMOS晶体管。

参考图3A、3B和3C，将第一级间绝缘膜130沉积在所得到的包括驱动晶体管、通过晶体管和负载晶体管的结构上。然后，接触插塞135穿过第一级间绝缘膜130，形成来与杂质区125的顶表面接触。

在级间绝缘膜130上，形成第一金属图案来连接接触插塞135。第一金属图案被用于电源电压(VDD)线141、地电压(VSS)线142、局部互连143和第一焊盘144。VDD线141横跨第二有源区112的中心并电连接到负载晶体管的杂质区125。VSS线142横跨第一有源区111并电连接到夹置于第二栅极图案122之间的驱动晶体管的有源区125。局部互连143将第二栅极图案122与驱动晶体管和负载晶体管的杂质区125连接，以由成对的驱动晶体管对和负载晶体管来构建成对的变换器。将第一焊盘144通过设置于第一栅极图案121之间的接触插塞135连接到通过晶体管的杂质区125。

根据本发明的该实施例，在所得到的依次包括第一金属图案141、142、143和144的结构上沉积第二级间绝缘膜150、第三级间绝缘膜170、第四级间绝缘膜190和第五级间绝缘膜210。级间绝缘膜130、150、170、190和210可以由氧化硅或低介电(或低k)膜形成。

在第二级间绝缘膜150上形成第二金属图案161、162、163和164。在第三级间绝缘膜170上形成第三金属图案182、183、183’、184。在第四级间绝缘膜190上形成第四金属图案203、204和204’。在第五级间绝缘膜210上形成第五金属图案224。将第二金属图案161、162、163和164连接到穿透第二级间绝缘膜150的第一通路插塞155，且将第三金属图案182、183、183’、184连接到穿透第三级间绝缘膜170的第二通路插塞175。将第四金属图案203、204和204’连接到穿透第四级间绝缘膜190的第三通路插塞195，且将第五金属图案224连接到穿透第五级间绝缘膜210的第四通路插塞215。将第一到第四通路插塞155、175、195、215分别连接到第一到第四金属图案的顶表面。金属图案和通路插塞可以由选自钨(W)、铝(Al)、氮化钛(TiN)、钛(Ti)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)和多晶硅的材料形成。

同时，全CMOS SRAM单元晶体管通常用大的工艺容限制造。其工艺容限意味着用于能够在制造的每个单元步骤中防止缺陷的工艺条件的边缘比例。如果使工艺容限较大，则最小化了缺陷产生。相反，如果使工艺容限较小，则更多地增加了缺陷的发生。虽然有许多增加工艺容限的可用的方法，但是最优选的一种方法是增加设计规则。换言之，在光刻、蚀刻、和沉积的工艺中的技术困难可以简单地通过增大给定图案的宽度或面积来克服。

如上述，如果使用相对大的工艺容限来形成单元晶体管，则可以减轻由它们的制造工艺产生的缺陷。因此，在分析场21、22、23、24中出现的缺陷可以被视作那些由提供来连接所述区域的互连的形成产生的缺陷，而不由单元晶体管自身的形成所产生的缺陷。

图4A、4B和4C示出了包括全CMOS SRAM单元阵列的典型的位线结构的第一分析场21的配置。参考图4A、4B和4C，将在第一分析场21上设置的第二金属图案161通过第一通路插塞155、第一焊盘144和接触插塞135连接到通过晶体管的杂质区125。因此，第二金属图案161形成在长度方向连接SRAM单元(即，具体为通过晶体管)的位线。于是，第一分析场21尚不需要第三、第四和第五金属图案。

根据本发明的该实施例，采用正常的工艺容限来形成第一分析场21中的第二金属图案161和第一通路插塞155(见图9A)。在该情形中，因为单元晶体管用大的工艺容限来制造，很有可能的是由于形成第二金属图案、第一通路孔、或第一通路插塞而会产生在第一分析场21中出现的任何缺陷。

图5A、5B和5C示出了包括全CMOS SRAM单元阵列的改变的位线结构的第二分析场22的配置。参考图5A、5B和5C，在第二分析场22上设置的第二金属图案162形成着陆焊盘(landing pad)(下文，称为“第二焊盘”)162，将其通过第一通路插塞155、第一焊盘144和接触插塞135连接到杂质区125之一。如此，第二焊盘162不同于第一分析场21的第二金属图案161，第一分析场21的第二金属图案161连接多个杂质区125，而第二焊盘162连接杂质区125之一。

同时，在第二分析场22中的第三金属图案182形成位线，所述位线在长度方向将第二焊盘162彼此连接。为了完成这些连接，第三金属图案182连接到多个第二通路插塞175，第二通路插塞175又连接到第二焊盘162，并穿透第三级间绝缘膜170。

根据本发明的实施例，采用大的工艺容限来形成第二焊盘162和第一通路插塞155，而采用正常的工艺容限来形成第二分析场22中的第三金属图案182和第二通路插塞175(见图9B)。为了增加形成第二焊盘162的工艺容限，第二焊盘162可以形成为具有大表面面积的长着陆金属的结构，如图5A和5B所示。另外，为了增加形成第一通路插塞155的工艺容限，可以将第一通路插塞155的宽度延伸直到已知来防止在构图和金属填充的工艺中的缺陷的尺寸。在该情形，参考前述的与工艺容限和缺陷产生的可能性之间的关系相关的理论，很有可能的是在形成第三金属图案、第二通路孔、或第二通路插塞期间会产生在第二分析场22中出现的任何缺陷。

图6A、6B和6C示出了包括全CMOS SRAM单元阵列的改变的位线结构的第三分析场23的配置。参考图6A、6B和6C，在第三分析场23上设置的第二和第三金属图案163和183被用于着陆焊盘。即，第三分析场23中的第二金属图案163形成着陆焊盘(下文，称为“第二焊盘”)，将其通过第一通路插塞155、第一焊盘144和接触插塞135连接到杂质区125之一。另外，在第三分析场23中的第三金属图案183形成着陆焊盘(下文，称为“第三焊盘”)，将其通过第二通路插塞175、第二焊盘163、第一通路插塞155、第一焊盘144、和接触插塞135连接到杂质区125之一。这里，第三焊盘183可以以与第二分析场22的第二焊盘162相同的方式形成为长着陆金属的结构。

同时，在第三分析场23中的第四金属图案203形成位线，所述位线在长度方向将第三焊盘183彼此连接。为了完成这些连接，第四金属图案203被引到多个第三通路插塞195，第三通路插塞195连接到第三焊盘183，并穿透第四级间绝缘膜190。

根据本发明的实施例，采用相对大的工艺容限来形成第一到第三焊盘144、163和183以及第一和第二通路插塞155和175，而采用正常的工艺容限来形成第三分析场23中的第四金属图案203和第三通路插塞195(见图9C)。在该情形中，参考前述的与工艺容限和缺陷产生的可能性之间的关系相关的理论，很有可能的是在形成第四金属图案、第三通路孔、或第三通路插塞期间会产生在第三分析场23中出现的任何缺陷。

图7A、7B和7C示出了包括全CMOS SRAM单元阵列的改变的位线结构的第四分析场24的配置。参考图7A、7B和7C，在第四分析场24上设置的第二、第三和第四金属图案164、184和204被用于着陆焊盘。即，第四分析场24中的第二金属图案164形成着陆焊盘(下文，称为“第二焊盘”)，将其通过第一通路插塞155、第一焊盘144和接触插塞135连接到杂质区125之一。另外，第四分析场24中的第三金属图案184形成着陆焊盘(下文，称为“第三焊盘”)，将其通过第二通路插塞175连接到第二焊盘164之一。第四分析场24中的第四金属图案204形成着陆焊盘(下文，称为“第四焊盘”)，将其通过第三通路插塞195连接到第三焊盘184之一。

这里，第一到第四焊盘144、164、184或204中的至少之一可以以与第二分析场22的第二焊盘162相同的方式形成为长着陆金属的结构。另外，第一到第三通路插塞155、175和195可以构建为堆叠通路或多通路结构。配置堆叠通路结构使得上通路插塞(例如，第二通路插塞175)垂直地位于下通路插塞(例如，第一通路插塞155)上。配置多通路结构使得在单个着陆焊盘上形成多个通路插塞。如果在面积上增大着陆焊盘，则容易在其中实现多通路结构，提供了在通路形成工艺中减小失效的可能性的方法。换言之，为了增加形成通路插塞的工艺容限，多通路结构是有利的。

同时，在第四分析场24中的第五金属图案224形成位线，所述位线在长度方向将第四焊盘204彼此连接。为了完成这些连接，第五金属图案224被引到多个第四通路插塞215，其连接到第四焊盘204，穿透第五级间绝缘膜210。

根据本发明的该实施例，采用大的工艺容限来形成第一到第四焊盘144、164、184和204以及第一到第三通路插塞155、175和195，而采用正常的工艺容限来形成第四分析场24中的第五金属图案224和第四通路插塞215(见图9D)。在该情形，参考前述的与工艺容限和缺陷产生的可能性之间的关系相关的理论，很有可能的是在形成第五金属图案、第四通路孔、或第四通路插塞期间会产生在第四分析场24中出现的任何缺陷。

总之，在第一、第二、第三和第四分析场21、22、23和24每个中形成具有不同高度和配置的互连结构。每个分析场中的互连结构采用不同的高度和配置形成以沿垂直高度评估结构的金属层。在每个场中，采用正常的或小于正常的工艺容限来形成预定的金属层，而采用相对大的工艺容限来形成其余的元件。相应地，因为由于形成金属层的工艺所引起的缺陷产生的可能性可以以该方式来被限定，所以可以容易地判定缺陷的垂直位置(参考图10的步骤403b)。

在该情形中，从产生缺陷的地址，也可以容易地获得缺陷的平面位置。通过检测其中在每个分析场中产生的缺陷的字线和位线的位置，可以容易地判定缺陷的地址(参考图10的步骤403a)。例如，采用将预定的存储测试系统连接到字线和位线来进行存储测试操作，可以组成失效图(failure map)来鉴别缺陷的平面位置。如果已知缺陷位置的地址，那么可以通过聚集离子束(FIB)的方法在正确的位置切割半导体衬底。在该情形中，可以最小化因为对具有少量的缺陷的样品晶片而导致定位和分析缺陷中的失效的因素。

另外，根据本发明的实施例，因为设置于分析场21、22、23和24中的单元阵列由全CMOS SRAM单元晶体管组成，所以可以从SRAM单元阵列的独特的结构评估缺陷的图案。换言之，当失效图指示连接到字线的所有的单元已经失效时，可以得到的结论为在第一栅极图案121中存在缺陷(例如，短路)。另外，当在接触插塞155、有源区111和112以及第二栅极图案122上存在缺陷时，这样的缺陷标识自身为在失效图上随机分布的1位图案。

根据本发明的前述的实施例，由两个相邻的SRAM单元共享第一焊盘144。于是，当在分析场21、22、23、24中位线没有连接到杂质区125时，缺陷产生为2位列的图案，其中两个相邻的单元一起具有缺陷。例如，在第三分析场23中的位置处产生2位列缺陷，可以推断缺陷可能已经产生于第三通路插塞175中。因为第三分析场23提供有经调节的工艺容限来评估由第三通路插塞175和第四金属图案183产生的缺陷，所以可以推断第三分析场上的缺陷可能已经产生于第三通路插塞175或第四金属图案183。在该情形，如果存在如前述的2位列缺陷，那么可以推断缺陷可能已经产生于将位线(即，第四金属图案183)连接到杂质区125的互连结构(即，第三通路插塞)中。为了确认缺陷的存在，需要关于包含缺陷的切片的平面位置的光学信息。这样的与所取的切片的位置相关的光学信息可以容易地从阵列地址来获得。

考虑到当互连结构在其中具有大量层时难于判定缺陷的垂直位置，根据本发明的结构和方法在评估具有多层金属图案的半导体器件中的互连结构的缺陷时具有效率，所述半导体器件比如中央处理单元。分析结构的工艺容限和结构的变化可以进一步帮助这样的失效分析。

根据本发明，由具有多级互连的半导体器件产生的缺陷的拓扑(即，平面和垂直)位置可以被容易地判定。于是，可以对于互连缺陷进行快速和准确的分析。因此，可以缩短半导体器件的开发时间。

虽然参考其优选实施例已经具体显示和描述了本发明，然而本领域的技术人员可以理解在不脱离由权利要求所界定的本发明的精神和范围的情况下可以在这里做出各种形式和细节上的改变。

本申请要求于2004年12月7日提交的韩国专利申请No.2004-102543的优先权，其全部内容引入于此作为参考。

Claims (40)

1、一种用于半导体失效分析的分析结构，包括：

多个分析场，设置于半导体器件的预定的区域上；

半导体晶体管，设置于每个所述分析场中，所述半导体晶体管设置为阵列；

字线，设置于所述多个分析场的每个上，在第一方向将所述半导体晶体管彼此连接；和

位线结构，在所述多个分析场的每个上，在第二方向将所述半导体晶体管彼此连接，

其中，所述位线结构包括金属图案和插塞，所述金属图案和插塞在所述多个分析场的每个中形成为不同数量的层和不同的配置。

2、根据权利要求1所述的分析结构，其中，所述半导体晶体管构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的静态随机存取存储器单元阵列。

3、根据权利要求2所述的分析结构，其中，所述字线在第一方向上将所述通过晶体管的栅电极彼此连接，

其中，所述位线结构在第二方向上将所述通过晶体管的漏极区彼此连接。

4、根据权利要求1所述的分析结构，其中，至少一个所述位线结构包括单层的金属图案和单层的插塞。

5、一种用于半导体失效分析的分析结构，包括：

分析场，设置于半导体器件的预定的区域上，并至少包括第一、第二、第三和第四分析场；

半导体晶体管，设置于每个所述分析场中，所述半导体晶体管设置为阵列；

字线，设置于所述多个分析场的每个上，在第一方向将所述半导体晶体管彼此连接；和

位线结构，在所述多个分析场的每个上，在第二方向将所述半导体晶体管彼此连接，

其中，所述位线结构包括金属图案和插塞，其在所述多个分析场的每个中在层的数量和互连特征上不同。

6、根据权利要求5所述的分析结构，其中，所述半导体晶体管构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的静态随机存取存储器单元阵列。

7、根据权利要求6所述的分析结构，其中，所述字线在第一方向上将所述通过晶体管的栅电极彼此连接，

其中，所述位线结构在第二方向将所述通过晶体管的漏极区彼此连接。

8、根据权利要求5所述的分析结构，其中，所述位线结构包括：

接触插塞，连接到所述半导体晶体管的漏极区；

第一金属图案，与所述接触插塞接触；

第一通路插塞，与所述第一金属图案接触；和

第二金属图案，与所述第一通路插塞接触，

其中，所述第一金属图案是电连接到所述接触插塞之一的焊盘。

9、根据权利要求8所述的分析结构，其中，所述第二金属图案在所述第一分析场中在第二方向将所述第一通路插塞彼此连接，且设置来在包括所述第二到第四场在内的分析场的其余场中通过所述通路插塞之一来电连接到所述漏极区之一。

10、根据权利要求8所述的分析结构，其中，所述位线结构还包括：

第二通路插塞，在除了所述第一场之外的分析场的其余场中连接到所述第二金属图案；

第三金属图案，连接到所述第二通路插塞；

第三通路插塞，在除了所述第一场和第二场之外的分析场的其余场中连接到所述第三金属图案；

第四金属图案，连接到所述第三通路插塞；

第四通路插塞，在除了所述第一到第三场之外的分析场的其余场中连接到所述第四金属图案；和

第五金属图案，连接到所述第四通路插塞，

其中，所述第三金属图案在所述第二场中在第二方向上将所述第二通路插塞彼此连接，且设置为在包括所述第三和第四场在内的分析场的其余场中通过所述第二通路插塞连接到所述漏极区之一，

其中，所述第四金属图案在所述第三场中在第二方向上将所述第三通路插塞彼此连接，且设置为在包括所述第四场在内的分析场的其余场中通过所述第三通路插塞连接到所述漏极区之一，

其中，所述第五金属图案在所述第四场中在第二方向将第四通路插塞彼此连接。

11、根据权利要求10所述的分析结构，其中，所述第三金属图案在除了所述第一和第二场之外的分析场的其余场中在面积上大于所述第一金属图案。

12、根据权利要求10所述的分析结构，其中，所述第三通路插塞在除了所述第一和第二场之外的分析场的其余场中在所述第二通路插塞上垂直设置以形成堆叠的通路结构。

13、根据权利要求10所述的分析结构，其中，所述第三通路插塞在除了所述第一和第二场之外的分析场的其余场中在所述第三金属图案上设置为多个以形成多通路结构。

14、根据权利要求10所述的分析结构，其中，所述第四金属图案在除了所述第一到第三场之外的分析场的其余场中在面积上大于所述第一金属图案。

15、根据权利要求10所述的分析结构，其中，所述第四通路插塞在除了所述第一到第三场之外的分析场的其余场中在所述第二或第三通路插塞上垂直设置以形成堆叠的通路结构。

16、根据权利要求10所述的分析结构，其中，所述第四通路插塞在除了所述第一到第三场之外的分析场的其余场中在所述第四金属图案上设置为多个以形成多通路结构。

17、一种在半导体器件中的失效分析方法，所述方法包括的步骤为：

形成分析结构，分析结构包括多个分析场、在每个所述分析场中排列为阵列结构的晶体管、和在第一方向和第二方向上分别连接所述半导体晶体管的字线和位线结构；

在所述分析结构上执行测试来产生测试结果；

参考所述测试结果，评估由形成所述分析结构产生的缺陷，

其中，评估包括分析具有缺陷的所述字线和位线结构的地址以判定所述缺陷的平面位置。

18、根据权利要求17所述的方法，其中，所述位线结构包括至少单层的金属图案和至少单层的插塞，

其中，所述金属图案和插塞在每个所述分析场中形成为不同数量的层和不同的构造类型。

19、根据权利要求18所述的方法，其中，所述评估步骤包括分析具有缺陷的所述分析场的位置或分析所述缺陷的类型以判定所述缺陷的垂直位置，

其中，判定所述垂直位置利用了所述金属图案和插塞的层数和构造类型根据所述分析场的位置的不同。

20、根据权利要求18所述的方法，其中，所述形成分析结构的步骤包括基于设计规则在预定的区域中制造半导体器件，

其中，所述半导体器件包括互连和互连插塞，所述互连和互连插塞与和所述位线结构相关的金属图案和插塞的层数相同。

21、根据权利要求20所述的方法，其中，所述互连和互连插塞通过使用形成所述金属图案和插塞的工艺形成，

其中，所述金属图案和插塞基于与所述互连和互连插塞相同的设计规则形成。

22、根据权利要求17所述的方法，其中，所述半导体晶体管被设置为构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的静态随机存取存储器单元阵列。

23、根据权利要求22所述的方法，其中，所述字线被设置为在第一方向上将所述通过晶体管的栅电极彼此连接，

其中，所述位线结构在第二方向上将所述通过晶体管的漏极区彼此连接。

24、一种在半导体器件中的失效分析方法，所述方法包括的步骤为：

形成分析结构，所述分析结构包括分析场、在每个所述分析场中排列为阵列结构的晶体管、和在第一方向和第二方向分别连接所述半导体晶体管的字线和位线结构，所述分析场包括第一、第二、第三和第四分析场；

在所述分析结构上进行测试来产生测试结果；

参考所述测试结果，评估由形成所述分析结构所产生的缺陷，

其中，评估包括分析具有缺陷的所述字线和位线结构的地址以判定所述缺陷的平面位置。

25、根据权利要求24所述的方法，其中，所述位线结构包括至少单层的金属图案和至少单层的插塞，

其中，所述金属图案和插塞在每个所述分析场中形成为不同数量的层和不同的构造类型。

26、根据权利要求25所述的方法，其中，所述评估步骤包括分析具有缺陷的所述分析场的位置或分析所述缺陷的类型以判定所述缺陷的垂直位置，

其中，判定所述垂直位置利用了所述金属图案和插塞的层数和构造类型根据分析场的位置的不同。

27、根据权利要求24所述的方法，其中，所述半导体晶体管被设置为构成包括两个负载晶体管、两个驱动晶体管和两个通过晶体管的静态随机存取存储器单元阵列。

28、根据权利要求27所述的方法，其中，所述字线被设置为在第一方向上将所述通过晶体管的栅电极彼此连接，其中，所述位线结构在第二方向上将所述通过晶体管的漏极区彼此连接。

29、根据权利要求27所述的方法，其中，形成所述位线结构包括：

形成连接到所述半导体晶体管的漏极区的接触插塞；

形成与所述接触插塞接触的第一金属图案；

形成与所述第一金属图案接触的第一通路插塞；和

形成与所述第一通路插塞接触的第二金属图案，

其中，所述第一金属图案是电连接到所述接触插塞之一的焊盘。

30、根据权利要求29所述的方法，其中，形成所述第二金属图案以在所述第一分析场中于第二方向上将所述第一通路插塞彼此连接，且设置来在包括所述第二到第四场在内的分析场的其余场中通过所述通路插塞之一来电连接到所述漏极区之一。

31、根据权利要求29所述的方法，其中，形成所述位线结构还包括：

在除了所述第一场之外的分析场的其余场中形成连接到所述第二金属图案的第二通路插塞；

形成连接到所述第二通路插塞的第三金属图案；

在除了所述第一场和第二场之外的分析场的其余场中形成连接到所述第三金属图案的第三通路插塞；

形成连接到所述第三通路插塞的第四金属图案；

在除了所述第一到第三场之外的分析场的其余场中形成连接到所述第四金属图案的第四通路插塞；和

形成连接到所述第四通路插塞的第五金属图案。

32、根据权利要求31所述的方法，其中，所述第三金属图案在所述第二场中于第二方向上将所述第二通路插塞彼此连接，且设置为在包括所述第三和第四场在内的分析场的其余场中通过所述第二通路插塞连接到所述漏极区之一，

其中，所述第四金属图案在所述第三场中于第二方向上将所述第三通路插塞彼此连接，且设置为在包括所述第四场在内的分析场的其余场中通过所述第三通路插塞连接到所述漏极区之一，

其中，第五金属图案在所述第四场中于第二方向上将所述第四通路插塞彼此连接。

33、根据权利要求32所述的方法，其中，所述第三金属图案在除了所述第一和第二场之外的分析场的其余场中在面积上大于所述第一金属图案。

34、根据权利要求32所述的方法，其中，所述第三通路插塞在除了所述第一和第二场之外的分析场的其余场中在所述第二通路插塞上垂直设置以形成堆叠的通路结构。

35、根据权利要求32所述的方法，其中，所述第三通路插塞在除了所述第一和第二场之外的分析场的其余场中在所述第三金属图案上设置为多个以形成多通路结构。

36、根据权利要求32所述的方法，其中，所述第四金属图案在除了所述第一到第三场之外的分析场的其余场中在面积上大于所述第一金属图案。

37、根据权利要求32所述的方法，其中，所述第四通路插塞在除了所述第一到第三场之外的分析场的其余场中在所述第二或第三通路插塞上垂直设置以形成堆叠的通路结构。

38、根据权利要求32所述的方法，其中，所述第四通路插塞在除了所述第一到第三场之外的分析场的其余场中在所述第四金属图案上设置为多个以形成多通路结构。

39、根据权利要求31所述的方法，其中，形成所述分析结构的步骤包括基于设计规则在半导体衬底的预定的区域中制造半导体器件，其中，所述半导体器件包括互连和互连插塞，所述互连和互连插塞与和位线结构相关的金属图案和插塞的层数相同。

40、根据权利要求31所述的方法，其中，形成所述分析结构的步骤包括基于设计规则在半导体衬底的预定的区域中制造半导体器件，

其中，所述半导体器件包括所述第一到第五互连和所述第一到第四互连插塞，其通过使用形成与位线结构相关的第一到第五金属图案和第一到第四插塞的工艺形成。

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