JP2006165569A

JP2006165569A - 半導体装置の不良分析のための分析構造体及びこれを用いた不良分析方法

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Publication number: JP2006165569A
Application number: JP2005352535A
Authority: JP
Inventors: Ki-Am Lee; 起岩李; Sang-Deok Kwon; 相徳権; Jong-Hyun Lee; 鍾弦李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-12-07
Filing date: 2005-12-06
Publication date: 2006-06-22
Anticipated expiration: 2025-12-06
Also published as: US7468530B2; CN100557797C; US20060118784A1; TWI275815B; CN1805139A; KR100748552B1; TW200624842A; KR20060063380A; JP5258161B2

Abstract

【課題】半導体装置の不良分析のための分析構造体及びこれを用いた不良分析方法を提供する。
【解決手段】本発明の装置は、半導体基板の所定領域に配置された複数の分析領域と、アレイ構造を形成しつつ分析領域に配置される半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向及び縦方向に連結するワードライン及びビットライン構造体と、を含む。この際、ビットライン構造体は分析領域毎に異なる構造を有することを特徴とする。これにより、半導体装置の開発期間を最小化できて、半導体装置の市場先占が可能である。
【選択図】図５Ａ

Description

本発明は、半導体装置の不良分析に関するものであり、より詳しくは、半導体不良分析のための分析構造体及びこれを用いた不良分析方法に関するものである。

半導体装置を大量に生産するためには、採算性がある収率を維持できる安定された生産技術を確保することが必要である。半導体装置の開発過程は、こうした安定された生産技術を確保するための一連の過程に、半導体装置を設計し、試験製造した後、テストする段階を含む。不良分析は、試験製造された半導体装置から発生する不良の原因を探して改善する一連のフィードバック過程である。

特に、半導体装置の設計及び製造方法は、不良分析の結論によって変更できるという点で、適切な不良分析は、開発過程で非常に重要である。すなわち、誤った不良分析は、非常に長い試行錯誤の期間を招いて、製品の開発期間を遅延させる。従って、早くて正確な不良分析は短い開発期間及びこれによる半導体装置の市場先占のため重要である。

一般に、効率的な不良分析のため、半導体ウェーハには多様な設計規則（ｄｅｓｉｇｎｒｕｌｅ）を適用して形成されたテストパターンが形成される。テストパターンについて遂行される多様な電気的測定は、半導体装置を構成する多様な微細電子素子の構造的又は電気的特性を評価することに用いられる。このため、テストパターンは、半導体装置を構成する各要素の構造的／電気的特性をモニタリングできるように設計される。

半導体装置の製造工程は、トランジスタを形成するまでの段階を意味する前置工程とその以後の段階を意味する後置工程に区分できる。後置工程は、トランジスタを連結する配線構造体を形成する工程及び配線構造体を機械的に支持し、電気的に絶縁させる層間絶縁膜形成工程を含む。特許文献１（ＥｉｉｃｈｉＵｍｅｍｕｒａｅｔａｌ．）は、後置工程を評価するため、コンタクトチェーン構造を有する検査パターンに関する技術を開示している。だが、コンタクトチェーン構造についてのテストを通じては、配線と関連された不良（すなわち、ショート又はオープンなどの配線不良）が発生したという事実を認知できるが、不良の類型及び位置についての細部的な情報までは得ることができない。

不良の正確な位置が分かる場合、その位置の半導体基板は、集中イオンビーム（ＦｏｃｕｓｅｄＩｏｎＢｅａｍ；ＦＩＢ）などを使用して正確に切断できれば、切断された断面は、走査電子顕微鏡（ＳＥＭ、ｓｃａｎｎｉｎｇ）を通じて分析可能なサイズに拡大できる。だが、不良の位置が正確に分からない場合、分析可能なサイズに拡大された視覚的情報を得るためには非常に多くのウェーハ切断過程が必要である。すなわち、ウェーハ切断過程で不良が発生した位置が切断面に含まれば、その不良は、走査電子顕微鏡を通じて分析可能なサイズに拡大できる。だが、不良位置についての正確な情報がない場合、不良が発生した位置がウェーハ切断工程を通じて切断された断面に含まれるかは保障されない。その結果、前述したように多数回のウェーハ切断過程が必要になるおそれがある。特に、制限された個数の不良を有する半導体装置を分析する場合、試料ウェーハは不正確なウェーハ切断過程で不良分析が不可能である程度に損傷してしまう。この場合、不良の原因が分からないので、開発期間が長く遅延してしまうおそれがある。
米国特許第２００３−０３４５５８号明細書

本発明の技術的課題は、半導体製造の後置工程から発生する不良を分析できる分析構造体を提供するところにある。

本発明の技術的課題は、半導体製造の後置工程から発生する不良の位置を正確に分かることができる分析構造体を提供するところにある。

本発明の技術的課題は、多層配線構造を有する半導体装置の製造から発生する配線不良の類型を容易に把握できる分析構造体を提供するところにある。

本発明の技術的課題は、多層配線構造を有する半導体装置の製造から発生する配線不良の垂直的位置を容易に把握できる分析構造体を提供するところにある。

本発明の他の技術的課題は、半導体製造の後置工程から発生する不良を分析できる分析方法を提供するところにある。

本発明の他の技術的課題は、半導体製造の後置工程から発生する不良の平面的／垂直的位置及び不良の類型を容易に把握できる分析方法を提供するところにある。

前述した技術的課題を達成するために、本発明は不良の位置を容易に把握できる分析領域を備える半導体装置を提供する。この装置は、半導体基板の所定領域に配置された複数の分析領域と、アレイ構造を形成しつつ分析領域に配置される半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向及び縦方向に連結するワードライン及びビットライン構造体と、を含む。この際、ビットライン構造体は、分析領域毎に異なる構造を有することを特徴とする。

本発明の一実施形態によれば、半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを構成する。この際、ワードラインは、パストランジスタのゲート電極を横方向に連結し、ビットライン構造体は、パストランジスタのドレイン電極を縦方向に連結する。

また、ビットライン構造体は、少なくとも一層の金属パターン及び少なくとも一層のプラグを備える。この際、ビットライン構造体を構成する金属パターン及びプラグの層数は、分析領域の位置によって異なることを特徴とする。

前述した他の技術的課題を達成するために、本発明はアレイアドレスを分析して不良の平面的位置を決定する段階を含む半導体不良分析方法を提供する。この方法は、半導体基板の所定領域に、複数の分析領域と、この分析領域に配置されてアレイ構造を形成する半導体トランジスタと、半導体トランジスタを横方向及び縦方向にそれぞれ連結するワードライン及びビットライン構造体と、を備える分析構造体を形成し、この分析構造体をテストした後、テスト結果を用いて分析構造体を形成する工程での不良を分析する段階を含む。この際、不良を分析する段階は不良が発生したワードライン及びビットライン構造体のアドレスを分析して不良の平面的位置を決定する段階を含む。

ビットライン構造体は、少なくとも一層の金属パターン及び少なくとも一層のプラグを備えるように形成される。この際、ビットライン構造体を形成する段階は、分析領域の位置によって金属パターン及びプラグの層数及び構造を異なるように形成することを特徴とする。

また、不良を分析する段階は、不良が発生した分析領域の位置又は不良の類型を分析して不良の垂直的位置を決定する段階を含むことができる。この際、不良の垂直的位置は、分析領域の位置によって異なるように形成された金属パターン及びプラグの層数及び構造を用いて決定される。

一方、分析構造体を形成する段階は、半導体基板の所定領域に配置される所定の半導体装置を所定の設計規則に従って形成する段階を含むことができる。この際、半導体装置は、ビットライン構造体を構成する金属パターン及びプラグと同一な総数の配線及び配線プラグを備える。これにより、半導体装置の配線及び配線プラグから発生する不良は分析構造体を通じて容易に分析できる。このため、配線及び配線プラグは、金属パターン及びプラグを形成する工程を用いて形成し、金属パターン及びプラグは、配線及び配線プラグのための設計規則を適用して形成する。

本発明の一実施形態によれば、半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを構成するように形成される。この際、ワードラインは、パストランジスタのゲート電極を横方向に連結するように形成され、ビットライン構造体は、パストランジスタのドレイン電極を縦方向に連結するように形成される。

本発明によれば、多層配線を有する半導体装置から発生する配線不良の平面的位置及び垂直的位置を容易に分かることができる。これにより、配線不良についての早くて正確な分析が可能である。その結果、半導体装置の開発期間を最小化できて、半導体装置の市場先占が可能である。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明される実施形態に限定されず相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にわたって同一参照符号は同一構成要素を示すものとする。図面において、層及び領域の厚さは、明確性を期するために誇張されたものである。また、層が他の層又は基板上にあると言及される場合に、それは他の層又は基板上に直接形成できるか、又はそれらの間に第３の層が介在されることもできる。

図１は、本発明に従う分析構造体を説明するための図面である。

図１を参照すれば、半導体ウェーハ１０内には製品領域１４及び補助領域１６を備える複数のダイ１２が配置される。ダイ１２は、ウェーハ切片工程（ｗａｆｅｒｓａｗｉｎｇｐｒｏｃｅｓｓ）を通じて分離されて、半導体製品として使用できる。製品領域１４は、半導体製品として使用される領域であり、補助領域１６は、製造工程の適切性を評価するための分析構造体が配置される領域である。補助領域１６の面積は、半導体製品の開発段階で大量生産段階を経ることによって減少される。特に、大量生産段階で、補助領域１６はダイ１２の内部ではなくダイ１２の間の切断領域１８に配置できる。

この分析構造体には、工程安定性を確保できる工程方法を探すため、多様な設計規則を適用して形成されたテストパターンが含まれることができる。より詳しくは、分析構造体は、トランジスタ製造工程の工程安定性を評価するための前置分析構造体（ｆｒｏｎｔ−ｅｎｄａｎａｌｙｔｉｃｓｔｒｕｃｔｕｒｅｓ）とトランジスタを形成した以後の工程（例えば、配線形成工程）の工程安定性を評価するための後置分析構造体（ｂａｃｋ−ｅｎｄａｎａｌｙｔｉｃｓｔｒｕｃｔｕｒｅｓ）に区分できる。

前置分析構造体は、多様な方式に変更された構造を有するトランジスタを備えることができる。前置分析構造体について多様な項目の電気的テストを実施することによって、半導体製品を構成するトランジスタの製造工程を最適化できる。

同様に、後置分析構造体は、多様な方式に変更された構造を有する配線構造体を備えることができる。後置分析構造体について、多様な項目の電気的テストを実施することによって、配線構造体を形成する工程を最適化できる。配線構造体は、一般にコンタクトプラグ、ビアプラグ、金属パターン及び金属ラインなどから構成される。これにより、後置分析構造体についてのテストを通じて層間絶縁膜の形成及びパターニング工程、プラグ導電膜の埋め込み工程、金属膜の形成及びパターニング工程などから発生する不良の原因を探すことができる。

本発明は、配線構造体から発生する不良を容易に分析できるように、配線構造体がアレイ構造を有するトランジスタを連結するように配置する。詳細に後述するように、トランジスタアレイを用いることによって、不良の平面的位置（すなわち、不良が発生したセルの位置）を容易に探すことができる。また、分析構造体は、半導体装置に使用される配線構造体の各部分を独立的にテストできるように構成される。各部分についての独立的テストのため、本発明は相異なる構造を有する複数の配線構造体を備える。同様に、詳細に後述するように、異なる構造の配線構造体を用いることによって、不良の垂直的位置（すなわち、不良が発生した層の位置）を容易に分析できる。本発明によれば、各配線構造体は相異なる補助領域に配置できる。

図２Ａ〜図７Ａは、本発明の一実施形態による分析構造体を説明するための平面図である。図２Ｂ〜図７Ｂ及び図２Ｃ〜図７Ｃは、それぞれ図２Ａ〜図７Ａの点線Ｉ−Ｉ′及び点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。図３Ｄは図３Ａの点線ＩＩＩ−ＩＩＩ′に沿った断面を示した工程断面図である。

本発明によれば、一つのダイには、層数及び構造が異なる複数の分析領域が配置される。詳しく、後述する実施形態は、第１、第２、第３、第４及び第５の金属層を有する半導体装置の後置分析構造体に関するものであり、この場合層数及び構造が異なる四つの分析領域（すなわち、第１、第２、第３及び第４の分析領域２１，２２，２３，２４）が一つのダイに配置される。半導体装置を構成する金属層の層数によって、分析領域の個数及び各分析領域の構造は変更できる。後述する実施形態によれば、第１の分析領域は、第１及び第２の金属層から発生する不良を把握できるように構成され、第２の分析領域は、第３の金属層から発生する不良を把握できるように構成され、第３の分析領域は、第４の金属層から発生する不良を把握できるように構成され、第４の分析領域は、第５の金属層から発生する不良を把握できるように構成される。本発明のこうした構成が固定されることではなく、多様に変形できることは自明である。

図２Ａ、図２Ｂ、図２Ｃ、図３Ａ、図３Ｂ及び図３Ｃは、トランジスタ構造体及び第１の金属パターン形成工程を示し、四つの分析領域２１，２２，２３，２４全てに同一な構造を有する。

図２Ａ、図２Ｂ及び図２Ｃを参照すれば、本発明に従う分析構造体は、アレイ構造を有しながら半導体基板１００に形成されたＣＭＯＳ型ＳＲＡＭセルを備える（図８参照）。ＣＭＯＳ型ＳＲＡＭセルは、一対の駆動トランジスタと、一対の伝送トランジスタ及び一対の負荷トランジスタと、から構成される。

半導体基板１００には、第１の活性領域１１１と第２の活性領域１１２とを限定する素子分離膜１０５が形成される。素子分離膜１０５は、通常の素子分離技術、例えばトレンチ素子分離技術を使用して形成できる。第１の活性領域１１１は、閉曲線を成す四角形であり、第２の活性領域１１２は、Ｈ字形でありうる。素子分離膜１０５は、第１の活性領域１１１と第２の活性領域１１２との間に配置されるだけでなく、第１の活性領域１１１の内部領域にも配置される。

第１の活性領域１１１には、駆動トランジスタ及び伝送トランジスタが配置され、第２の活性領域１１２には、負荷トランジスタが配置される。伝送トランジスタは、複数のセルを横切る第１のゲートパターン１２１をゲート電極として使用する。第１のゲートパターン１２１は、ＣＭＯＳ型ＳＲＡＭセルアレイでワードラインとして使用される。このため、第１のゲートパターン１２１は、複数のＣＭＯＳ型ＳＲＡＭセルで第１の活性領域１１１の上部を横切るように配置される。

駆動トランジスタは、第２のゲートパターン１２２をゲート電極として使用し、第２のゲートパターン１２２は、負荷トランジスタのゲート電極として使用される。結果的に、駆動トランジスタ及び負荷トランジスタは第２のゲートパターン１２２を共通のゲート電極として使用する。このため、第２のゲートパターン１２２は、隣接する第１及び第２の活性領域１１１，１１２の上部を横切るように配置される。

第１及び第２のゲートパターン１２１，１２２の両側の第１及び第２の活性領域１１１，１１２には、駆動、伝送及び負荷トランジスタのソース／ドレイン電極として使用される不純物領域１２５が配置される。第１の活性領域１１１には、Ｐ型ウェル１０１ｐが形成され、第２の活性領域１１２にはＮ型ウェル１０１ｎが形成される。また、第１の活性領域１１１に形成される不純物領域１２５は、Ｎ型導電型であり、第２の活性領域１１２に形成される不純物領域１２５は、Ｐ型導電型である。結果的に、駆動トランジスタ及び伝送トランジスタはＮＭＯＳトランジスタであり、負荷トランジスタはＰＭＯＳトランジスタである。

図３Ａ、図３Ｂ、図３Ｃ及び図３Ｄを参照すれば、駆動、伝送及び負荷トランジスタが形成された結果物上には、第１の層間絶縁膜１３０が形成される。第１の層間絶縁膜１３０を貫通して不純物領域１２５の上部に接続するコンタクトプラグ１３５が形成される。

第１の層間絶縁膜１３０上には、コンタクトプラグ１３５を連結する第１の金属パターンが形成される。第１の金属パターンは、電源電圧ライン（Ｖ_ＤＤｌｉｎｅ）１４１と、接地ライン（Ｖ_ＳＳｌｉｎｅ）１４２と、局部配線１４３及び第１のパッド１４４と、を構成する。電源電圧ライン１４１は、第２の活性領域１１２の中間を横方向に横切りながら、負荷トランジスタの不純物領域１２５に電気的に接続する。接地ライン１４２は、第１の活性領域１１１を横方向に横切りながら、第２のゲートパターン１２２の間に形成される駆動トランジスタのソース領域１２５に電気的に接続する。局部配線１４３は、一対の駆動トランジスタと一対の負荷トランジスタがインバータを構成するように、第２のゲートパターン１２２を駆動及び負荷トランジスタの不純物領域１２５と連結させる。第１のパッド１４４は、第１のゲートパターン１２１の間に形成されたコンタクトプラグ１３５を通じて、伝送トランジスタの不純物領域１２５に電気的に接続する。

本発明の実施形態によれば、第１の金属パターン１４１，１４２，１４３，１４４が形成された結果物上には、第２の層間絶縁膜１５０、第３の層間絶縁膜１７０、第４の層間絶縁膜１９０及び第５の層間絶縁膜２１０が順次に形成される。層間絶縁膜１３０，１５０，１７０，１９０，２１０は、シリコン酸化膜又は低誘電膜で形成されることができる。

第２の層間絶縁膜１５０上には、第２の金属パターン１６１，１６２，１６３，１６４が形成され、第３の層間絶縁膜１７０上には、第３の金属パターン１８２，１８３，１８３′，１８４が形成され、第４の層間絶縁膜１９０上には第４の金属パターン２０３，２０４，２０４′が形成され、第５の層間絶縁膜２１０上には、第５の金属パターン２２４が形成される。第２の金属パターン１６１，１６２，１６３，１６４は、第２の層間絶縁膜１５０を貫通する第１のビアプラグ１５５に連結され、第３の金属パターン１８２，１８３，１８３′，１８４は、第３の層間絶縁膜１７０を貫通する第２のビアプラグ１７５に連結され、第４の金属パターン２０３，２０４，２０４′は、第４の層間絶縁膜１９０を貫通する第３のビアプラグ１９５に連結され、第５の金属パターン２２４は、第５の層間絶縁膜２１０を貫通する第４のビアプラグ２１５に連結される。第１、第２、第３及び第４のビアプラグ１５５，１７５，１９５，２１５は、それぞれ第１、第２、第３及び第４の金属パターンの上部に連結される。金属パターン及びビアプラグは、タングステン、アルミニウム、銅、窒化チタン、チタン、窒化タングステン、タンタル、窒化タンタル及び多結晶シリコンのうちから選択された少なくとも一つに形成できる。

一方、フルＣＭＯＳ型ＳＲＡＭのセルトランジスタは、大きい工程余裕度を有する工程を通じて形成する。工程余裕度は、各単位工程において、不良を予防できる工程条件の余裕の程度を意味し、この値が大きいほど工程不良は最小化され、この値が小さくなるほど工程不良は増加する。工程余裕度を増加させることができる方法は多様であるが、設計規則を増加させることが一番容易な方法の一つである。すなわち、写真、エッチング及び蒸着工程などでの技術的難しさは、パターンの幅又は広さを増加させることによって容易に克服できる。

前述したように、大きい工程余裕度を有する工程を通じてセルトランジスタを形成する場合、セルトランジスタから発生する工程不良は予防できる。従って、分析領域２１，２２，２３，２４から発生する任意の不良はセルトランジスタ自体ではなく、これらを連結する配線から発生した不良であることと解析できる。

図４Ａ、図４Ｂ及び図４Ｃは、フルＣＭＯＳ型ＳＲＡＭセルアレイの標準的なビットライン構造を備える第１の分析領域２１を示す。図４Ａ、図４Ｂ及び図４Ｃを参照すれば、第１の分析領域２１に配置される第２の金属パターン１６１は、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて伝送トランジスタの不純物領域１２５に接続する。結果的に、第２の金属パターン１６１は、ＳＲＡＭセル（詳しくは、伝送トランジスタ）を縦方向に連結するビットラインを形成する。これにより、第１の分析領域２１には第３、第４及び第５の金属パターンがもうこれ以上必要ではない。

本発明の一実施形態によれば、第１の分析領域２１に形成される第２の金属パターン１６１及び第１のビアプラグ１５５は、標準的な工程余裕度を有する工程を通じて形成される（図９Ａ参照）。この場合、セルトランジスタは大きい工程余裕度を有する工程を使用して製造したため、第１の分析領域２１から発生する任意の不良は、第２の金属パターン形成工程、第１のビアホール形成工程又は第１のビアプラグ形成工程から発生される可能性が高い。

図５Ａ、図５Ｂ及び図５Ｃは、フルＣＭＯＳ型ＳＲＡＭセルアレイの変形されたビットライン構造を備える第２の分析領域２２を示す。図５Ａ、図５Ｂ及び図５Ｃを参照すれば、第２の分析領域２２に配置される第２の金属パターン１６２は、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて一つの不純物領域１２５に接続するランディングパッド（以下、第２のパッド１６２と称する。）を形成する。このように一つの不純物領域に接続されるという点で、第２のパッド１６２は、複数の不純物領域１２５を連結する第１の分析領域２１の第２の金属パターン１６１とは差異を有する。

一方、第２の分析領域２２で第３の金属パターン１８２は、第２のパッド１６２を縦方向に連結するビットラインを形成する。こうした連結のため、第３の金属パターン１８２は、第３の層間絶縁膜１７０を貫通して第２のパッド１６２に連結される複数の第２のビアプラグ１７５に接続する。

本発明の一実施形態によれば、第２のパッド１６２及び第１のビアプラグ１５５は、大きい工程余裕度を有する工程を通じて形成され、第２の分析領域２２に形成される第３の金属パターン１８２及び第２のビアプラグ１７５は、標準的な工程余裕度を有する工程を通じて形成される（図９Ｂ参照）。第２のパッド１６２を形成する工程での工程余裕度を増加させるため、図５Ａ及び図５Ｂに示されたように、第２のパッド１６２は広い面積を有する長いランディングメタルの構造を有するように形成できる。また、第１のビアプラグ１５５を形成する工程での工程余裕度を増加させるため、第１のビアプラグ１５５の幅は、パターニング工程及び埋め込み工程での不良を予防できるサイズに拡張できる。この場合、工程余裕度と不良発生可能性との間の関係についての前述した説明を考慮するとき、第２の分析領域２２から発生する任意の不良は、第３の金属パターン形成工程、第２のビアホール形成工程又は第２のビアプラグ形成工程から発生される可能性が高い。

図６Ａ、図６Ｂ及び図６Ｃは、フルＣＭＯＳ型ＳＲＡＭセルアレイの変形されたビットライン構造を備える第３の分析領域を示す。図６Ａ、図６Ｂ及び図６Ｃを参照すれば、第３の分析領域２３で、第２の金属パターン１６３及び第３の金属パターン１８３はそれぞれランディングパッドとして使用される。すなわち、第３の分析領域２３で第２の金属パターン１６３は、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて一つの不純物領域１２５に接続するランディングパッド（以下、第２のパッド１６３）を形成する。また、第３の分析領域２３で第３の金属パターン１８３は、第２のビアプラグ１７５、第２のパッド１６３、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて一つの不純物領域１２５に接続するランディングパッド（以下、第３のパッド１８３）を形成する。この際、第３のパッド１８３は第２の分析領域２２の第２のパッド１６２と同一に長いランディングメタルの構造を有するように形成できる。

一方、第３の分析領域２３で第４の金属パターン２０３は、第３のパッド１８３を縦方向に連結するビットラインを形成する。こうした連結のため、第４の金属パターン２０３は、第４の層間絶縁膜１９０を貫通して第３のパッド１８３に連結される複数の第３のビアプラグ１９５に電気的に接続される。

本発明の一実施形態によれば、第１、第２及び第３のパッド１４４，１６３，１８３及び第１及び第２のビアプラグ１５５，１７５は、大きい工程余裕度を有する工程を通じて形成され、第３の分析領域２３に形成される第４の金属パターン２０３及び第３のビアプラグ１９５は標準的な工程余裕度を有する工程を通じて形成される（図９Ｃ参照）。この場合、工程余裕度と不良発生可能性との間の関係についての前述した説明を考慮するとき、第３の分析領域２３から発生する任意の不良は第４の金属パターン形成工程、第３のビアホール形成工程又は第３のビアプラグ形成工程から発生される可能性が高い。

図７Ａ、図７Ｂ及び図７Ｃは、フルＣＭＯＳ型ＳＲＡＭセルアレイの変形されたビットライン構造を備える第４の分析領域を示す。図７Ａ、図７Ｂ及び図７Ｃを参照すれば、第４の分析領域２４で、第２、第３及び第４の金属パターン１６４，１８４，２０４は、それぞれランディングパッドとして使用される。すなわち、第４の分析領域２４で第２の金属パターン１６４は、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて一つの不純物領域１２５に接続するランディングパッド（以下、第２のパッド１６４）を形成する。また、第４の分析領域２４で第３の金属パターン１８４は、第２のビアプラグ１７５を通じて一つの第２のパッド１６４に接続するランディングパッド（以下、第３のパッド１８４）を形成する。また、第４の分析領域２４で第４の金属パターン２０４は、第３のビアプラグ１９５を通じて一つの第３のパッド１８４に接続するランディングパッド（以下、第４のパッド２０４）を形成する。

この際、第１、第２、第３又は第４のパッド１４４，１６４，１８４，２０４のうちの少なくとも一つは、第２の分析領域２２の第２のパッド１６２と同一に長いランディングメタルの構造を有するように形成できる。また、第１、第２及び第３のビアプラグ１５５，１７５，１９５は、スタックビア構造又はマルチビア構造を有することができる。スタックビア構造は、下部のビアプラグ（例えば、第１のビアプラグ１５５）の垂直上部に上部ビアプラグ（例えば、第２のビアプラグ１７５）が配置される構造であり、マルチビア構造は一つのランディングパッドに複数のビアプラグが形成される構造である。ランディングパッドの面積が増加する場合、マルチビア構造は、容易に形成でき、ビア工程での不良発生可能性を縮めるための方法に採択できる方法である。すなわち、マルチビア構造は、ビアプラグ形成工程での工程余裕度を増加させる。

一方、第４の分析領域２４で第５の金属パターン２２４は、第４のパッド２０４を縦方向に連結するビットラインを形成する。こうした連結のため、第５の金属パターン２２４は第５の層間絶縁膜２１０を貫通して第４のパッド２０４に連結される複数の第４のビアプラグ２１５に電気的に接続される。

本発明の一実施形態によれば、第１、第２、第３及び第４のパッド１４４，１６４，１８４，２０４及び第１、第２及び第３のビアプラグ１５５，１７５，１９５は、大きい工程余裕度を有する工程を通じて形成され、第４の分析領域２４に形成される第５の金属パターン２２４及び第４のビアプラグ２１５は、標準的な工程余裕度を有する工程を通じて形成される（図９Ｄ参照）。この場合、工程余裕度と不良発生可能性との間の関係についての前述した説明を考慮するとき、第４の分析領域２４から発生する任意の不良は、第５の金属パターン形成工程、第４のビアホール形成工程又は第４のビアプラグ形成工程から発生する可能性が高い。

整理すれば、第１、第２、第３、第４の分析領域２１，２２，２３，２４には、それぞれ異なる高さ及び構造を有する配線構造体が形成される。各領域の配線構造体は、所定の半導体装置の配線構造体を構成する各金属層を垂直的高さによって分析するため、それぞれ異なる高さ及び異なる構造を有するように形成される。各領域で、所定の金属層は標準又は標準以下の工程余裕度を有する工程を使用して形成し、残り他の要素は、大きい工程余裕度を有する工程を使用して形成する。これにより、不良発生の可能性を選択された金属層形成工程に制限させることができるので、不良が発生した垂直的位置を容易に分かることができる（図１０の４０３ｂ参照）。

不良が発生した平面的位置は、不良が発生したアドレスを通じて容易に分かることができる。不良のアドレスは、各領域で不良が発生するワードラインの位置及びビットラインの位置を分かることによって容易に把握できる（図１０の４０３ａ参照）。例えば、ワードライン及びビットラインに所定のメモリテスト装置を連結して、所定のメモリテストを遂行することによって、不良の平面的位置を示す不良地図を作成することもできる。不良のアドレスが分かれば、前述したように、集中イオンビームなどを使用して正確な位置で半導体基板を切断することが可能である。この場合、少ない個数の不良を有する試料が損傷されて、不良分析に失敗する危険を最小化できる。

また、本発明の一実施形態によれば、分析領域２１，２２，２３，２４に形成されるセルアレイをフルＣＭＯＳ型ＳＲＡＭのセルトランジスタから構成するので、ＳＲＡＭセルアレイの固有な構造で不良の類型を容易に推定できる。すなわち、不良地図で所定のビットラインに連結されたセルが全て不良である場合、ビットラインが断線又はショートされたことと推定できる。また、不良地図で所定のワードラインに連結されたセルが全て不良である場合、第１のゲートパターン１２１と関連された不良（特に、断線）が発生したことを推定できる。また、コンタクトプラグ１５５、活性領域１１１，１１２又は第２のゲートパターン１２２で不良が発生する場合、そうした不良は、不良地図で所謂無作為的１ビット類型の不良に示される。

本発明の前述した実施形態によれば、第１のパッド１４４は、隣接する二つのＳＲＡＭセルについて共通的である。これにより、各分析領域２１，２２，２３，２４でビットラインが不純物領域１２５に連結されない場合、隣接する二つのセルで共に不良が発生する２ビットカラム類型の不良が発生する。例えば、第３の分析領域で所定の位置で２ビットカラム類型の不良が発生すれば、不良の原因は、第３のビアプラグ１７５と関連されたことと推定できる。なぜならば、前述したように、第３の分析領域２３は、第３のビアプラグ１７５及び第４の金属パターン１８３から発生する不良を評価できるように工程余裕度が調節された領域なので、第３の分析領域２３での不良は、第３のビアプラグ１７５又は第４の金属パターン１８３の不良と関連されたことと推定できる。この際、前述したように、２ビットカラム類型の不良が発生したら、ビットライン（すなわち、第４の金属パターン１８３）を不純物領域１２５に連結させる配線構造体（すなわち、第３のビアプラグ１７５）に不良が発生したことと推定できるためである。これを検証するためには、不良が発生した平面的位置の断面についての視覚的情報を確保することが必要である。こうした断面についての視覚的情報は、前述したアレイアドレスを用いて容易に確保できる。

配線構造体の層数が増加する場合、不良が発生した垂直的位置を分かることが難しいので、本発明に従う不良分析方法は、多層数の金属パターンを有する半導体装置、例えば中央演算装置（ＣＰＵ）のような半導体装置で配線構造体の不良を分析することに容易である。一方、各分析領域の構造及び適用される工程余裕度は多様に変形できる。

本発明に従う分析構造体を説明するための図面である。本発明の一実施形態による分析構造体を説明するための平面図である。それぞれ図２Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図３Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。本発明の一実施形態による分析構造体を説明するための平面図である。図２Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図３Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。図３Ａの点線ＩＩＩ−ＩＩＩ′に沿った断面を示した工程断面図である。本発明の一実施形態による分析構造体を説明するための平面図である。図４Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図４Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。本発明の一実施形態による分析構造体を説明するための平面図である。図５Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図５Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。本発明の一実施形態による分析構造体を説明するための平面図である。図６Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図６Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。本発明の一実施形態による分析構造体を説明するための平面図である。図７Ａの点線Ｉ−Ｉ′に沿った断面を示した工程断面図である。図７Ａの点線ＩＩ−ＩＩ′に沿った断面を示した工程断面図である。一般的なＳＲＡＭセルアレイを示す回路図である。本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。本発明の実施形態による不良分析方法を説明するための不良分析順序図である。

符号の説明

２１：第１の分析領域
２２：第２の分析領域
１２５：不純物領域
１３５：コンタクトプラグ
１４４：第１のパッド
１５５：第１のビアプラグ
１６１：第２の金属パッド
１６２：第２のパッド
１７０：第３の層間絶縁膜
１７５：第２のビアプラグ
１８２：第３の金属パターン

Claims

半導体基板の所定領域に配置された複数の分析領域と、
アレイ構造を形成しつつ、前記分析領域に配置される半導体トランジスタと、
前記分析領域に配置されて、前記半導体トランジスタを横方向に連結するワードラインと、
前記分析領域に配置されて、前記半導体トランジスタを縦方向に連結するビットライン構造体とを含み、
前記ビットライン構造体は、前記分析領域毎に異なる構造を有すること
を特徴とする半導体不良分析のための分析構造体。
前記半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを形成すること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
前記ワードラインは、前記パストランジスタのゲート電極を横方向に連結し、
前記ビットライン構造体は、前記パストランジスタのドレイン電極を縦方向に連結すること
を特徴とする請求項２に記載の半導体不良分析のための分析構造体。
前記ビットライン構造体は、少なくとも一層の金属パターン及び少なくとも一層のプラグを備えること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
前記ビットライン構造体を構成する金属パターン及びプラグの層数は、前記分析領域の位置によって異なること
を特徴とする請求項４に記載の半導体不良分析のための分析構造体。
前記ビットライン構造体を構成する金属パターン及びプラグの構造は、前記分析領域の位置によって異なること
を特徴とする請求項４に記載の半導体不良分析のための分析構造体。
半導体基板の所定領域に配置され、少なくとも第１、第２、第３及び第４の領域を含む分析領域と、
アレイ構造を形成しつつ、前記分析領域に配置される半導体トランジスタと、
前記分析領域に配置されて、前記半導体トランジスタを横方向に連結するワードラインと、
前記分析領域に配置されて、前記半導体トランジスタを縦方向に連結するビットライン構造体と、
を含み、
前記ビットライン構造体は、前記分析領域の位置によって異なる層数及び異なる連結構造を有する金属パターン及びプラグを備えること
を特徴とする半導体不良分析のための分析構造体。
前記半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを形成すること
を特徴とする請求項７に記載の半導体不良分析のための分析構造体。
前記ワードラインは、前記パストランジスタのゲート電極を横方向に連結し、
前記ビットライン構造体は、前記パストランジスタのドレイン電極を縦方向に連結すること
を特徴とする請求項８に記載の半導体不良分析のための分析構造体。
前記ビットライン構造体は、
前記半導体トランジスタの所定ドレイン電極に連結されたコンタクトプラグと、
前記コンタクトプラグの上部に接続する第１の金属パターンと、
前記第１の金属パターンの上部に接続する第１のビアプラグと、
前記第１のビアプラグの上部に接続する第２の金属パターンと、
を備え、
前記第１の金属パターンは、一つのコンタクトプラグと電気的に接続されるパッドであること
を特徴とする請求項７に記載の半導体不良分析のための分析構造体。
前記第２の金属パターンは、
前記第１の領域で複数の前記第１のビアプラグを縦方向に連結し、
前記第２、第３及び第４の領域を含む前記分析領域の他の領域で一つの前記第１のビアプラグの上部に連結されるように配置されて、一つの前記ドレイン電極に電気的に接続されること
を特徴とする請求項１０に記載の半導体不良分析のための分析構造体。
前記ビットライン構造体は、
前記第１の領域を除外した残りの分析領域に配置されて、前記第２の金属パターンの上部に接続する第２のビアプラグと、
前記第２のビアプラグの上部に接続する第３の金属パターンと、
前記第１及び第２の領域を除外した残りの分析領域に配置されて、前記第３の金属パターンの上部に接続する第３のビアプラグと、
前記第３のビアプラグの上部に接続する第４の金属パターンと、
前記第１、第２及び第３の領域を除外した残りの分析領域に配置されて、前記第４の金属パターンの上部に接続する第４のビアプラグと、
前記第４のビアプラグの上部に接続する第５の金属パターンと、
をさらに備え、
前記第３の金属パターンは、
前記第２の領域で複数の前記第２のビアプラグを縦方向に連結し、
前記第３及び第４の領域を含む前記分析領域の他の領域で前記第２のビアプラグの上部に連結されるように配置されて、一つの前記ドレイン電極に電気的に接続されることを特徴とし、
前記第４の金属パターンは、
前記第３の領域で複数の前記第３のビアプラグを縦方向に連結し、
前記第４の領域を含む前記分析領域の他の領域で前記第３のビアプラグの上部に連結されるように配置されて、一つの前記ドレイン電極に電気的に接続されることを特徴とし、
前記第５の金属パターンは、
前記第４の領域で複数の前記第４のビアプラグを縦方向に連結すること
を特徴とする請求項１０に記載の半導体不良分析のための分析構造体。
前記第１及び第２の領域を除外した前記分析領域の他の領域に配置される前記第３の金属パターンは、前記第１の金属パターンよりも広い面積を有すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
前記第１及び第２の領域を除外した前記分析領域の他の領域に配置される前記第３のビアプラグは、前記第２のビアプラグの垂直上部に配置されてスタックビア構造を形成すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
前記第１及び第２の領域を除外した前記分析領域の他の領域に配置される前記第３のビアプラグは、前記第３の金属パターンの上部に複数配置されてマルチビア構造を形成すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
前記第１、第２及び第３の領域を除外した前記分析領域の他の領域に配置される前記第４の金属パターンは、前記第１の金属パターンよりも広い面積を有すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
前記第１、第２及び第３の領域を除外した前記分析領域の他の領域に配置される前記第４のビアプラグは、前記第２のビアプラグ又は前記第３のビアプラグの垂直上部に配置されてスタックビア構造を形成すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
前記第１、第２及び第３の領域を除外した前記分析領域の他の領域に配置される前記第４のビアプラグは、前記第４の金属パターンの上部に複数配置されてマルチビア構造を形成すること
を特徴とする請求項１２に記載の半導体不良分析のための分析構造体。
半導体基板の所定領域に、複数の分析領域、前記分析領域に配置されてアレイ構造を形成する半導体トランジスタと、前記半導体トランジスタを横方向及び縦方向にそれぞれ連結するワードライン及びビットライン構造体と、を備える分析構造体を形成する段階と、
前記分析構造体をテストする段階と、
前記テスト結果を用いて分析構造体を形成する工程での不良を分析する段階を含み、前記不良を分析する段階は不良の平面的位置を決定するために不良が発生した前記ワードライン及び前記ビットライン構造体のアドレスを分析する段階と、
を含むことを特徴とする半導体不良分析方法。
前記ビットライン構造体は、少なくとも一層の金属パターン及び少なくとも一層のプラグを備え、
前記ビットライン構造体を形成する段階は、前記金属パターン及びプラグの層数及び構造を前記分析領域の位置によって異なるように形成すること
を特徴とする請求項１９に記載の半導体不良分析方法。
前記不良を分析する段階は、不良の垂直的位置を決定するために不良が発生した分析領域の位置又は不良の類型を分析する段階を含み、
前記不良の垂直的位置を決定する段階は、前記分析領域の位置によって異なるように形成された前記金属パターン及び前記プラグの層数及び構造を用いること
を特徴とする請求項２０に記載の半導体不良分析方法。
前記分析構造体を形成する段階は、前記半導体基板の所定領域に配置される所定の半導体装置を所定の設計規則に従って形成する段階を含み、
前記半導体装置は、前記ビットライン構造体を構成する前記金属パターン及び前記プラグと同一な総数の配線及び配線プラグを備えること
を特徴とする請求項２０に記載の半導体不良分析方法。
前記配線及び前記配線プラグは、前記金属パターン及び前記プラグを形成する工程を用いて形成し、
前記金属パターン及び前記プラグは、前記配線及び前記配線プラグのための設計規則を適用して形成されること
を特徴とする請求項２２に記載の半導体不良分析方法。
前記半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを構成するように形成されること
を特徴とする請求項１９に記載の半導体不良分析方法。
前記ワードラインは、前記パストランジスタのゲート電極を横方向に連結するように形成され、
前記ビットライン構造体は、前記パストランジスタのドレイン電極を縦方向に連結するように形成されること
を特徴とする請求項２４に記載の半導体不良分析方法。
半導体基板の所定領域に、少なくとも第１、第２、第３及び第４の領域を含む分析領域と、前記分析領域に配置されてアレイ構造を形成する半導体トランジスタと、前記半導体トランジスタを横方向及び縦方向にそれぞれ連結するワードライン及びビットライン構造体と、を備える分析構造体を形成する段階と、
前記分析構造体をテストする段階と、
前記テスト結果を用いて分析構造体を形成する工程での不良を分析する段階を含み、前記不良を分析する段階は不良の平面的位置を決定するために不良が発生した前記ワードライン及び前記ビットライン構造体のアドレスを分析する段階と、
を含むことを特徴とする半導体不良分析方法。
前記ビットライン構造体は、少なくとも一層の金属パターン及び少なくとも一層のプラグを備え、
前記ビットライン構造体を形成する段階は、前記金属パターン及びプラグの層数及び構造を前記分析領域の位置によって異なるように形成すること
を特徴とする請求項２６に記載の半導体不良分析方法。
前記不良を分析する段階は、不良の垂直的位置を決定するために不良が発生した分析領域の位置又は不良の類型を分析する段階を含み、
前記不良の垂直的位置を決定する段階は、前記分析領域の位置によって異なるように形成された前記金属パターン及び前記プラグの層数及び構造を用いること
を特徴とする請求項２７に記載の半導体不良分析方法。
前記半導体トランジスタは、二つの負荷トランジスタと、二つの駆動トランジスタ及び二つのパストランジスタと、を備えるＳＲＡＭセルアレイを構成するように形成されること
を特徴とする請求項２６に記載の半導体不良分析方法。
前記ワードラインは、前記パストランジスタのゲート電極を横方向に連結するように形成され、
前記ビットライン構造体は、前記パストランジスタのドレイン電極を縦方向に連結するように形成されること
を特徴とする請求項２９に記載の半導体不良分析方法。
前記ビットライン構造体を形成する段階は、
前記半導体トランジスタの所定ドレイン電極に連結されるコンタクトプラグを形成する段階と、
前記コンタクトプラグの上部に接続する第１の金属パターンを形成する段階と、
前記第１の金属パターンの上部に接続する第１のビアプラグを形成する段階と、
前記第１のビアプラグの上部に接続する第２の金属パターンを形成する段階と、
を備え、
前記第１の金属パターンは、一つのコンタクトプラグに電気的に接続されるように形成すること
を特徴とする請求項２９に記載の半導体不良分析方法。
前記第２の金属パターンは、
前記第１の領域で複数の前記第１のビアプラグを縦方向に連結するように形成され、
前記第２、第３及び第４の領域を含む前記分析領域の他の領域で一つの前記ドレイン電極に電気的に接続されるように一つの前記第１のビアプラグの上部に形成されること
を特徴とする請求項３１に記載の半導体不良分析方法。
前記ビットライン構造体を形成する段階は、
前記第１の領域を除外した残りの分析領域に配置されて、前記第２の金属パターンの上部に接続する第２のビアプラグを形成する段階と、
前記第２のビアプラグの上部に接続する第３の金属パターンを形成する段階と、
前記第１及び第２の領域を除外した残りの分析領域に配置されて、前記第３の金属パターンの上部に接続する第３のビアプラグを形成する段階と、
前記第３のビアプラグの上部に接続する第４の金属パターンを形成する段階と、
前記第１、第２及び第３の領域を除外した残りの分析領域に配置されて、前記第４の金属パターンの上部に接続する第４のビアプラグを形成する段階と、
前記第４のビアプラグの上部に接続する第５の金属パターンを形成する段階と、
をさらに備えることを特徴とする請求項３１に記載の半導体不良分析方法。
前記第３の金属パターンは、
前記第２の領域で複数の前記第２のビアプラグを縦方向に連結するように形成され、
前記第３及び第４の領域を含む前記分析領域の他の領域で前記第２のビアプラグの上部に連結されるように形成されて、一つの前記ドレイン電極に電気的に接続されることを特徴とし、
前記第４の金属パターンは、
前記第３の領域で複数の前記第３のビアプラグを縦方向に連結するように形成され、
前記第４の領域を含む前記分析領域の他の領域で前記第３のビアプラグの上部に連結されるように形成されて、一つの前記ドレイン電極に電気的に接続されることを特徴とし、
前記第５の金属パターンは、
前記第４の領域で複数の前記第４のビアプラグを縦方向に連結するように形成されること
を特徴とする請求項３３に記載の半導体不良分析方法。
前記第３の金属パターンは、前記第１及び第２の領域を除外した前記分析領域の他の領域で、前記第１の金属パターンよりも広い面積を有するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記第３のビアプラグは、前記第１及び第２の領域を除外した前記分析領域の他の領域で、前記第２のビアプラグの垂直上部に配置されてスタックビア構造を構成するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記第３のビアプラグは、前記第１及び第２の領域を除外した前記分析領域の他の領域で、前記第３の金属パターンの上部に複数配置されてマルチビア構造を構成するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記第４の金属パターンは、前記第１、第２及び第３の領域を除外した前記分析領域の他の領域で、前記第１の金属パターンよりも広い面積を有するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記第４のビアプラグは、前記第１、第２及び第３の領域を除外した前記分析領域の他の領域で、前記第２のビアプラグ又は前記第３のビアプラグの垂直上部に配置されてスタックビア構造を構成するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記第４のビアプラグは、前記第１、第２及び第３の領域を除外した前記分析領域の他の領域で、前記第４の金属パターンの上部に複数配置されてマルチビア構造を構成するように形成されること
を特徴とする請求項３４に記載の半導体不良分析方法。
前記分析構造体を形成する段階は、前記半導体基板の所定領域に配置される所定の半導体装置を所定の設計規則に従って形成する段階を含み、
前記半導体装置は、前記ビットライン構造体を構成する前記金属パターン及び前記プラグと同一な総数の配線及び配線プラグを備えること
を特徴とする請求項３３に記載の半導体不良分析方法。
前記分析構造体を形成する段階は、前記半導体基板の所定領域に配置される所定の半導体装置を所定の設計規則に従って形成する段階を含み、
前記半導体装置は、前記第１、第２、第３、第４及び第５の金属パターン及び前記第１、第２、第３及び第４のビアプラグを形成する工程を用いてそれぞれ形成された第１、第２、第３、第４及び第５の配線及び第１、第２、第３及び第４の配線プラグを備えること
を特徴とする請求項３３に記載の半導体不良分析方法。