JP2024516754A - 半導体レイアウト構造及び半導体テスト構造 - Google Patents

半導体レイアウト構造及び半導体テスト構造 Download PDF

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Abstract

本発明は、半導体技術分野に、特に、半導体レイアウト構造及び半導体テスト構造に関する。半導体レイアウト構造は、アクティブ層と、ゲート層とを含む。アクティブ層は、間隔をおいて設けられた複数の第１トランジスタ領域を含む第１アクティブ領域と、第１アクティブ領域に隣接して設けられ、間隔をおいて設けられた複数の第２トランジスタ領域を含む第２アクティブ領域とを含み、隣接する第１トランジスタ領域に対応するアクティブ層は互いに分離される。ゲート層は、アクティブ層と、アクティブ層の上方に位置し、第１方向に延在する少なくとも１つの第１ゲート構造と、第１方向に沿って間隔をおいて設けられた複数の第２ゲート構造とを含み、第１ゲート構造と第２ゲート構造とは隣接して設けられ、第１ゲート構造は、第１トランジスタ領域に対応し、第２ゲート構造は、第２トランジスタ領域に対応する。【選択図】図１

Description

本発明は、２０２２年０４月１２日に提出された、出願番号が２０２２１０３８２２０４．０であり、発明の名称が「半導体レイアウト構造及び半導体テスト構造」である中国特許出願の優先権を主張し、その全ての内容が参照によって本願に組み込まれる。
本発明の実施例は、半導体分野に関し、特に、半導体レイアウト構造及び半導体テスト構造に関する。
半導体の製造プロセスにおいて、半導体製造プロセスにおける問題及び製造完了のトランジスタの性能を効果的に検知して、製造プロセスの調整及び最適化を容易にするために、通常、半導体構造内において電気的特性テスト構造を製造する。半導体構造の製造完了後、半導体構造における電気的特性テスト構造に対して電気的特性テストを行い、電気的特性テスト構造の抵抗または互換性などにより、半導体製造プロセスの信頼性及び半導体構造におけるトランジスタの安定性を評価する。
しかしながら、現在、半導体テスト構造を製造した後、トランジスタの寄生リークが大きいという問題が存在する。
本発明の実施例は、半導体レイアウト構造を提供し、当該半導体レイアウト構造は、アクティブ層とゲート層とを含み、アクティブ層は、第１アクティブ領域と、第１アクティブ領域に隣接して設けられた第２アクティブ領域とを含み、第１アクティブ領域は、間隔をおいて設けられた複数の第１トランジスタ領域を含み、第２アクティブ領域は、間隔をおいて設けられた複数の第２トランジスタ領域を含み、隣接する第１トランジスタ領域に対応するアクティブ層は互いに分離され、ゲート層は、アクティブ層の上方に位置し、ゲート層は、第１方向に延在する少なくとも１つの第１ゲート構造と、第１方向に沿って間隔をおいて設けられた複数の第２ゲート構造とを含み、第１ゲート構造と第２ゲート構造とは隣接して設けられ、第１ゲート構造は、第１トランジスタ領域に対応し、第２ゲート構造は、第２トランジスタ領域に対応する。
いくつかの実施例において、レイアウト構造はさらに、金属層を含み、当該金属層は、第１トランジスタ領域及び第２トランジスタ領域に対応し、第１トランジスタ領域の上方に位置する金属層と、第２トランジスタ領域の上方に位置する金属層とは互いに分離される。
いくつかの実施例において、第１トランジスタ領域は、第１ドーピング領域と第２ドーピング領域とを含み、第１ドーピング領域は、第１トランジスタ領域のソース領域とドレイン領域のうちの一方として、前記第１トランジスタ領域における第２トランジスタ領域から離れる側に位置し、第２ドーピング領域は、第１トランジスタ領域のソース領域とドレイン領域のうちの他方として、第１トランジスタ領域と第２トランジスタ領域との間に位置する。
いくつかの実施例において、第１ドーピング領域に対応する金属層と、第２ドーピング領域に対応する金属層とは互いに分離され、隣接する第１ドーピング領域に対応する金属層は互いに分離される。
いくつかの実施例において、第２トランジスタ領域に対応する金属層は、第２ゲート構造の上方に位置する。
いくつかの実施例において、隣接する第２ゲート構造の上方に位置する金属層は互いに分離される。
いくつかの実施例において、第２トランジスタ領域はさらに、第３ドーピング領域を含み、第３ドーピング領域は、隣接する第２ゲート構造の間に位置して、第２トランジスタ領域のソース領域またはドレイン領域のいずれか一方とし、第２ドーピング領域はさらに、第２トランジスタ領域のソース領域とドレイン領域のうちの他方とし、第２トランジスタ領域に対応する金属層は、第３ドーピング領域の上方にも位置し、第２ゲート構造に対応する金属層と、第３ドーピング領域に対応する金属層とは互いに分離される。
本発明のいくつかの実施例によれば、本発明の実施例の別の態様は、半導体テスト構造をさらに提供し、当該半導体テスト構造は、第１アクティブ領域と第１アクティブ領域に隣接して設けられた第２アクティブ領域、及び第１ゲート構造と第２ゲート構造を含み、第１アクティブ領域に、間隔をおいて設けられた複数の第１トランジスタが設けられ、第２アクティブ領域に、間隔をおいて設けられた複数の第２トランジスタが設けられ、隣接する第１トランジスタに対応する第１アクティブ領域は互いに分離され、第１ゲート構造は、第１方向に延在し、第２ゲート構造は、第１方向に間隔をおいて設けられ、第１ゲート構造と第２ゲート構造とは隣接して設けられ、第１ゲート構造は、第１トランジスタに対応し、第２ゲート構造は、第２トランジスタに対応する。
いくつかの実施例において、金属層をさらに含み、金属層は、第１トランジスタ及び第２トランジスタにそれぞれ電気的に接続され、第１トランジスタに電気的に接続される金属層と、第２トランジスタに電気的に接続される金属層とは互いに分離される。
いくつかの実施例において、第１トランジスタは、第１ドーピング領域及び第２ドーピング領域を含み、第１ドーピング領域は、第１トランジスタ領域のソースとドレインのうちの一方として、第１トランジスタにおける第２トランジスタから離れる側に位置し、第２ドーピング領域は、第１トランジスタのソースとドレインのうちの他方として、第１トランジスタと第２トランジスタとの間に位置し、第１トランジスタに対応する金属層は、第１ドーピング領域、第２ドーピング領域にそれぞれ電気的に接続される。
いくつかの実施例において、第１ドーピング領域に対応する金属層と第２ドーピング領域に対応する金属層とは互いに分離され、隣接する第１ドーピング領域に対応する金属層は互いに分離される。
いくつかの実施例において、第２トランジスタに対応する金属層は、第２ゲート構造に電気的に接続される。
いくつかの実施例において、隣接する２つの第２ゲート構造に対応する金属層は互いに分離される。
いくつかの実施例において、第２トランジスタは、第３ドーピング領域を含み、第３ドーピング領域は、隣接する２つの第２トランジスタのソースとドレインのうちの一方として、隣接する第２ゲート構造の間に位置し、第２ドーピング領域はさらに、第２トランジスタのソースとドレインのうちの他方とし、第２トランジスタに対応する金属層は、第３ドーピング領域にも電気的に接続され、第２ゲート構造に対応する金属層と第３ドーピング領域に対応する金属層とは互いに分離される。
いくつかの実施例において、隣接する２つの第２トランジスタは、１つの第２トランジスタ群を構成し、第２トランジスタ群は、第３ドーピング領域を含み、第３ドーピング領域は、第２トランジスタ群における隣接する２つの第２トランジスタのソースまたはドレインとして、第２トランジスタ群における隣接する第２ゲート構造の間に位置し、隣接する第２トランジスタ群において、対向して設けられる２つの第２ゲート構造に対応する金属層が接続されている。
本発明の実施例に係る半導体レイアウト構造の技術的解決策において、隣接する第１トランジスタ領域に対応する第１アクティブ領域を互いに分離して設けることにより、半導体レイアウト構造を用いて半導体テスト構造を製造した後、半導体テスト構造内の複数の第１トランジスタが第１アクティブ領域を共有しなくなり、このようにして、そのうちの１つの第１トランジスタに対してテストを行うとき、第１アクティブ領域によって隣接する第１トランジスタにカップリング効果が生じることがなく、アクティブ領域によるリーク現象の発生を防止し、半導体テスト構造の寄生リーク現象を改善する。
本発明の一実施例による半導体レイアウト構造の構成を例示的に示す図である。 本発明の一実施例による半導体レイアウト構造のアクティブ層の構成を例示的に示す図である。 本発明の一実施例による半導体レイアウト構造の構成を例示的に示す図である。 本発明の一実施例による半導体レイアウト構造のアクティブ層の構成を例示的に示す図である。 本発明の一実施例による別の半導体レイアウト構造の構成を例示的に示す図である。 本発明の一実施例によるさらに別の半導体レイアウト構造の構成を例示的に示す図である。 半導体構造に対する電気的特性テスト後のＩ－Ｖ特性グラフである。 本発明の一実施例による半導体構造の電気的特性テスト後のＩ－Ｖ特性グラフである。
１つまたは複数の実施例は、それらに対応する図面の画像によって例示的に説明されるが、これらの例示的な説明は、特に明記されていない限り、実施例に対する制限を構成せず、図面内の図は比例の制限を構成しない。本発明の実施例または従来技術の技術的解決策をより明確に説明するために、上記において、実施例に必要な図面を簡単に記載しているが、上記の図面は本発明のいくつかの実施例に過ぎず、当業者にとっては、創造的な努力を傾けることなく、これらの図面に基づいて他の図面を得ることもできるのは自明である。
背景技術から分かるように、従来の半導体テスト構造は、トランジスタの寄生リークが大きいという問題が存在する。
図１は、半導体レイアウト構造の構成を例示的に示す図であり、図２は、半導体レイアウト構造のアクティブ層の構成を例示的に示す図であり、図１及び図２を参照すると、検討した結果として、従来の半導体レイアウト構造で製造された半導体テスト構造のトランジスタの寄生リークが大きいという問題を引き起こす原因の１つは、第１トランジスタ及び第２トランジスタの電気的特性をテストするために半導体テスト構造を使用していることである。従来の半導体レイアウト構造において、複数の第１トランジスタ領域１に対応するゲート層は、連続している第１ゲート構造２であり、隣接する第１トランジスタ領域１に対応するアクティブ領域３の間が接続されており、即ち、半導体テスト構造に製造された後、複数の第１トランジスタが共有ゲート構造であり、複数の第１トランジスタのソースまたはドレインに対応するアクティブ領域の間が接続されている。さらに、第１トランジスタ領域１の上方に位置する金属層と、第２トランジスタ領域４の上方に位置する金属層が接続されているため、そのうちの１つの第１トランジスタに対してテストを行うとき、隣接する素子にカップリング効果が生じることにより、隣接する素子のゲート電圧が上昇し、結果的にリーク電流が増大する。
本発明の実施例は、半導体レイアウト構造及び半導体テスト構造を提供し、半導体レイアウト構造において、隣接する第１トランジスタ領域に対応する第１アクティブ領域を互いに分離して設けることにより、半導体レイアウト構造に基づいて半導体テスト構造を製造した後、そのうちの１つの第１トランジスタに対してテストを行うとき、アクティブ領域によって隣接する第１トランジスタにカップリング効果が生じることがないため、アクティブ領域によるリーク現象の発生を防止する。
以下、本発明の各実施例を図面に組み合わせて詳細に説明する。しかしながら、当業者が理解可能なように、本発明の各実施例において、読者に本発明をより良く理解させるために、多くの技術的詳細が提案されている。しかしながら、これらの技術的詳細と下記各実施例に基づく種々の変更と修正がなくても、本発明で保護を主張する技術的解決策を実現することができる。
図３は、本発明の一実施例による半導体レイアウト構造の構成を例示的に示す図であり、図４は、本発明の一実施例による半導体レイアウト構造のアクティブ層の構成を例示的に示す図である。
図３及び図４を参照すると、半導体レイアウト構造は、アクティブ層とゲート層とを含み、アクティブ層は、第１アクティブ領域１０１と、第１アクティブ領域１０１に隣接して設けられた第２アクティブ領域１０２とを含み、第１アクティブ領域１０１は、間隔をおいて設けられた複数の第１トランジスタ領域１０を含み、第２アクティブ領域１０２は、間隔をおいて設けられた複数の第２トランジスタ領域１１を含み、隣接する第１トランジスタ領域１０に対応するアクティブ層は互いに分離され、ゲート層は、アクティブ層の上方に位置し、ゲート層は、第１方向Ｘに延在する少なくとも１つの第１ゲート構造１０３と、第１方向Ｘに沿って間隔をおいて設けられた複数の第２ゲート構造１０４とを含み、第１ゲート構造１０３は第２ゲート構造１０４と隣接して設けられ、第１ゲート構造１０３は第１トランジスタ領域１０に対応し、第２ゲート構造１０４は第２トランジスタ領域１１に対応する。
隣接する第１トランジスタ領域１０に対応する第１アクティブ領域１０１を互いに分離して設けることにより、隣接する第１トランジスタ領域１０が同一の第１アクティブ領域１０１を共有しなく、当該半導体レイアウト構造に基づいて半導体テスト構造を製造した後、複数の第１トランジスタのうちのいずれか１つをテストするとき、第１アクティブ領域１０１によって隣接する第１トランジスタにカップリング効果が生じることがなく、それにより、半導体テスト構造の寄生リーク現象を改善する。
第１アクティブ領域１０１及び第２アクティブ領域１０２は隣接して設けられ、即ち、第１トランジスタ領域１０及び第２トランジスタ領域１１は隣接して設けられ、第１トランジスタ領域１０及び第２トランジスタ領域１１が隣接する２列のトランジスタ領域である。１列の第１トランジスタ領域１０は、同一の第１ゲート構造１０３に対応し、１列の第２トランジスタ領域１１のうちの各第２トランジスタ領域１１が、１つの第２ゲート構造１０４に対応する。なお、本発明の実施例は、１列の第１トランジスタに対応する第１アクティブ領域１０１及び第１トランジスタに隣接する１列の第２トランジスタに対応する第２アクティブ領域１０２を例として挙げるが、実際に、基板はさらに、複数の第１アクティブ領域１０１及び第２アクティブ領域１０２を備える。
いくつかの実施例において、隣接する第１トランジスタ領域１０に対応する第１アクティブ領域１０１間の間隔を適切な間隔範囲に設計することができ、それによって、一方は、互いに分離して設ける第１アクティブ領域１０１を製造するプロセスウィンドウを大きくし、製造プロセスの難易度を下げるのに有利である。もう一方は、隣接する第１トランジスタ領域１０に対応する第１アクティブ領域１０１間の間隔も大きすぎることがなく、第１アクティブ領域１０１の形成のためにスペースを広く確保することができ、第１トランジスタ領域１０に対応するアクティブ領域のサイズが小さすぎることがなく、半導体レイアウト構造に基づいて半導体テスト構造を製造した後、第１トランジスタをより良い性能を有させる。
いくつかの実施例において、レイアウト構造はさらに、金属層１０５を含み、金属層１０５は、第１トランジスタ領域１０及び第２トランジスタ領域１１に対応し、第１トランジスタ領域１０の上方に位置する金属層１０５と、第２トランジスタ領域１１の上方に位置する金属層１０５は互いに分離される。金属層１０５は、一方は、第１トランジスタ領域１０及び第２トランジスタ領域１１に外部電気的信号を供給し、もう一方は、電気的特性テストを行うために、第１トランジスタ領域１０及び第２トランジスタ領域１１の電気的信号を導出するために使用される。第１トランジスタ領域１０の上方に位置する金属層１０５と第２トランジスタ領域１１の上方に位置する金属層１０５とを互いに分離して設けることにより、半導体レイアウト構造に基づいて半導体テスト構造を製造した後、第１トランジスタに電気的に接続される金属層１０５と、第２トランジスタに対応する金属層１０５とが互いに分離されるため、第１トランジスタ及び第２トランジスタのいずれかをテストするとき、金属層１０５によって、テストを行っていない他の第１トランジスタまたは第２トランジスタにカップリング効果が生じることがなく、即ち、第１トランジスタ及び第２トランジスタに対する電気的特性テストが互いに影響を与えることがなく、それにより、半導体テスト構造の寄生リーク現象を改善する。具体的には、いくつかの実施例において、金属層と第１トランジスタ領域１０及び第２トランジスタ領域１１との間には、金属接触構造に対応する金属接触層１２をさらに含み、金属接触構造は、金属層と第１トランジスタ領域１０及び第２トランジスタ領域１１とを電気的に接続するために使用される。
図４に参照すると、いくつかの実施例において、第１トランジスタ領域１０は、第１ドーピング領域１０６及び第２ドーピング領域１０７を含み、第１ドーピング領域１０６は、第１トランジスタ領域１０のソース領域とドレイン領域のうちの一方として、前記第１トランジスタ領域１０における第２トランジスタ領域１１から離れる側に位置し、第２ドーピング領域１０７は、第１トランジスタ領域１０のソース領域とドレイン領域のうちの他方として、第１トランジスタ領域１０と第２トランジスタ領域１１との間に位置する。いくつかの実施例において、第１ドーピング領域１０６は、第１トランジスタ領域１０のソース領域であり得、第２ドーピング領域１０７は、第１トランジスタ領域１０のドレイン領域であり得、第２ドーピング領域１０７は、第２トランジスタ領域１１のドレイン領域とすることもでき、即ち、第１トランジスタ領域１０及び第２トランジスタ領域１１は、ドレイン領域として、１つの第２ドーピング領域１０７を共有することにより、半導体レイアウト構造に基づいて形成された半導体テスト構造が小さいサイズを有するようにする。いくつかの実施例において、第１トランジスタ領域１０の上方に位置する金属層１０５は、具体的に、第１ドーピング領域１０６の上方及び第２ドーピング領域１０７の上方に位置することができ、このように、いくつかの実施例において、第１ドーピング領域１０６を第１トランジスタ領域１０のソース領域とし、第２ドーピング領域１０７を第１トランジスタのドレイン領域とする場合、半導体テスト構造を形成した後、第１ドーピング領域１０６は、金属層１０５に電気的に接続されることにより、金属層１０５は、一方は、第１トランジスタの電気的信号を導出することができ、もう一方は、金属層１０５によって第１トランジスタのソースに外部電気的信号を供給して、第２トランジスタを正常に動作させる。第２ドーピング領域１０７に電気的に接続される金属層１０５は、対応するサブワード線に電気的に接続されることにより、第１トランジスタ及び第２トランジスタが、対応するサブワード線を駆動することができる。
いくつかの実施例において、第１ドーピング領域１０６に対応する金属層１０５は、第２ドーピング領域１０７に対応する金属層１０５と互いに分離され、隣接する第１ドーピング領域１０６に対応する金属層１０５は互いに分離される。このようにして、金属層１０５から第１ドーピング領域１０６に供給する外部電気的信号が、第２ドーピング領域１０７に干渉を与えない。隣接する第１ドーピング領域１０６に対応する金属層１０５は互いに分離され、それにより、１列の第１トランジスタ領域１０のうちの１つの第１トランジスタ領域１０に対応する第１トランジスタに対してテストを行うとき、テスト対象の第１トランジスタの上方の金属層１０５において移動する電子が、隣接する第１トランジスタの上方の金属層１０５に伝送される問題が発生することがなく、それにより、隣接する第１トランジスタに対するカップリング効果の発生を防止し、半導体テスト構造の寄生リークをさらに改善することができる。
図５は、本発明の一実施例による別の半導体レイアウト構造の構成を例示的に示す図であり、図５を参照すると、他の実施例において、隣接する第１ドーピング領域に対応する金属層は分離されなくてもよい。
いくつかの実施例において、第２トランジスタ領域１１に対応する金属層１０５は、第２ゲート構造１０４の上方に位置する。このように、半導体レイアウト構造に基づいて半導体テスト構造を製造した後、金属層１０５が第２ゲートに電気的に接続されることにより、一方は、金属層１０５によって、第２ゲート構造１０４のために駆動信号を伝送して、第２トランジスタを駆動することができ、もう一方は、金属層１０５によって第２トランジスタに対して電気的特性テストを行うこともできる。さらに、第２ゲート構造１０４の上方に位置する金属層１０５と、第１トランジスタの上方に位置する金属層１０５とが互いに分離され、それにより、第２トランジスタ領域１１に対応する第２トランジスタに対してテストを行うとき、金属層１０５によって第１トランジスタ領域１０に対応する第１トランジスタにカップリング効果が生じることがない。具体的には、金属層１０５が第２ゲート構造１０４に電気的に接続されるため、第２トランジスタをオンにする時に、第２ゲート構造１０４に電気的に接続される金属層１０５において移動する電子が、第１トランジスタに電気的に接続される金属層１０５に伝送されることがなく、それにより、第１トランジスタと第２トランジスタとの間のカップリング効果を改善する。
いくつかの実施例において、隣接する第２ゲート構造１０４の上方に位置する金属層１０５が互いに分離される。即ち、半導体レイアウト構造に基づいて半導体テスト構造を製造した後、隣接する第２ゲート構造１０４に対応する金属層１０５同士が互いに接続されないため、１列の第２トランジスタのうちのいずれかの第２トランジスタに対してテストを行うとき、金属層１０５によって隣接する第２トランジスタにカップリング効果が生じることがなく、例えば、隣接する第２トランジスタの第２ゲート構造１０４のゲート電圧が上昇することがなく、それにより、半導体テスト構造の寄生リーク現象を改善する。
いくつかの実施例において、図４に示すように、第２トランジスタ領域１１はさらに、第３ドーピング領域１０８を含み、第３ドーピング領域１０８は、第２トランジスタ領域１１のソース領域またはドレイン領域のいずれか一方として、隣接する第２ゲート構造１０４の間に位置し、第２ドーピング領域１０７はさらに、第２トランジスタ領域１１のソース領域とドレイン領域のうちの他方とし、第２トランジスタ領域１１に対応する金属層１０５はさらに、第３ドーピング領域１０８の上方に位置し、第２ゲート構造１０４に対応する金属層１０５と、第３ドーピング領域１０８に対応する金属層１０５とが互いに分離される。いくつかの実施例において、第２ドーピング領域１０７が第２トランジスタ領域１１のドレイン領域とする場合、第３ドーピング領域１０８は、第２トランジスタのソース領域とすることができる。いくつかの実施例において、第３ドーピング領域１０８は、隣接する第２ゲート構造１０４に対応する第２トランジスタ領域１１の間の共通ソース領域とすることもでき、即ち、数多い第２トランジスタ領域１１を構成するために、数少ない第３ドーピング領域１０８を設けることにより、半導体レイアウト構造のサイズが小さくなり、製造された半導体テスト構造のサイズが小さくなる。なお、別の実施例において、第２ドーピング領域１０７を第２トランジスタ領域１１のソース領域とすることもでき、第３ドーピング領域１０８を第２トランジスタ領域１１のドレイン領域とすることができる。
半導体レイアウト構造に基づいて半導体テスト構造を製造する際に、第３ドーピング領域１０８は、隣接する２つの第２トランジスタの共通ソースとする。そのうちの１つの第２トランジスタに対して電気的特性テストを行うとき、当該第２トランジスタの第２ゲート構造１０４は、金属層１０５によって伝送される駆動信号に基づいて当該第２トランジスタをオンにし、第２ゲート構造１０４に対応する金属層１０５と、第３ドーピング領域１０８に対応する金属層１０５が互いに分離されるため、第２ゲート構造１０４において移動する電子や少数キャリアが金属層１０５によって第３ドーピング領域１０８に伝送されることがなく、したがって、第３ドーピング領域１０８を共有する他方の第２トランジスタにカップリング効果が生じなく、それにより、半導体テスト構造の寄生リークを改善する。
図６は、本発明の一実施例によるさらに別の半導体レイアウト構造の構成を例示的に示す図であり、図６及び図４を参照すると、いくつかの実施例において、第３ドーピング領域１０８を共有しない２つの第２トランジスタ領域１０２の第２ゲート構造１０４は、対向して設けられ、対向する２つの第２ゲート構造１０４に対応する金属層１０５が接続されることにより、実際の金属層１０５の製造プロセスの難易度を下げることができる。これは、半導体デバイスのサイズが小さくなるにつれて、半導体レイアウト構造のサイズも小さくなるため、第３ドーピング領域１０８を共有しない２つの隣接する第２トランジスタにおける、対向して設けられる第２ゲート構造１０４の間の間隔が小さい。隣接する第２ゲート構造１０４に対応する金属層１０５が接続されるように設けることにより、金属層１０５を製造するためのプロセスウィンドウを大きくすることができ、生産性の向上に有利である。
上記の実施例による半導体レイアウト構造において、隣接する第１トランジスタ領域１０に対応する第１アクティブ領域１０１を互いに分離して設け、即ち、隣接する第１トランジスタ領域１０が同一の第１アクティブ領域１０１を共有しないように設けることにより、製造された半導体テスト構造において、隣接する第１トランジスタが第１アクティブ領域１０１を共有せず、即ち、１つの第１トランジスタに対して電気的特性テストを行うとき、当該第１トランジスタに対応する第１アクティブ領域１０１において移動する電子が、隣接する第１トランジスタに対応する第１アクティブ領域１０１に移動されなく、即ち、第１アクティブ領域１０１によって隣接する第１トランジスタにカップリング効果が生じることがなく、半導体テスト構造の寄生リーク現象を改善する。
本発明の別の実施例は、半導体テスト構造を提供し、当該半導体テスト構造は、前述の開示した実施例による半導体レイアウト構造によって製造されることができ、以下は、本発明の別の実施例による半導体テスト構造を詳細に説明する。
半導体テスト構造は、第１アクティブ領域と第１アクティブ領域に隣接して設けられた第２アクティブ領域、及び、第１ゲート構造と第２ゲート構造を含み、第１アクティブ領域に、間隔をおいて設けられた複数の第１トランジスタが設けられ、第２アクティブ領域に、間隔をおいて設けられた複数の第２トランジスタが設けられ、隣接する第１トランジスタに対応する第１アクティブ領域は互いに分離され、第１ゲート構造は、第１方向に延在し、第２ゲート構造は、第１方向に間隔をおいて設けられ、第１ゲート構造と第２ゲート構造とは隣接して設けられ、第１ゲート構造は、第１トランジスタに対応し、第２ゲート構造は、第２トランジスタに対応する。
隣接する第１トランジスタの間の第１アクティブ領域を互いに分離して設けることにより、第１トランジスタが共有ゲート構造であっても、隣接する第１トランジスタの間の第１アクティブ領域は接続されないため、そのうちの１つの第１トランジスタに対してテストを行うとき、第１アクティブ領域によって隣接する第１トランジスタにカップリング効果が生じることがなく、それにより、半導体テスト構造の寄生リーク現象を改善することができる。
図７は、半導体構造に対する電気的特性テスト後のＩ－Ｖ特性グラフであり、図８は、本発明の一実施例による半導体構造の電気的特性テスト後のＩ－Ｖ特性グラフであり、図７を参照すると、曲線１は、隣接する第１トランジスタの間で第１アクティブ領域を共有する半導体構造に対応し、図８を参照すると、曲線３は、隣接する第１トランジスタの間の第１アクティブ領域が接続されていない半導体構造に対応し、曲線１と曲線３を比較すれば分かるように、隣接する第１トランジスタの間の第１アクティブ領域が互いに分離されるように設けると、半導体構造のリーク電流が大幅に下がる。
いくつかの実施例において、基板は半導体基板であり、例えば、シリコン基板であってもよい。別の実施例において、半導体基板材料は、ゲルマニウム、ケイ素ゲルマニウム、炭化ケイ素などであってもよい。
第１アクティブ領域及び第２アクティブ領域は基板に位置し、いくつかの実施例において、第１アクティブ領域及び第２アクティブ領域は、基板に対してドーピングすることにより得られるものであり、具体的には、第１アクティブ領域及び第２アクティブ領域には、Ｐ型半導体イオンまたはＮ型半導体イオンのいずれかがドーピングされてもよく、Ｐ型イオンは、ホウ素イオン、ガリウムイオンまたはインジウムイオンのいずれかであってもよく、Ｎ型イオンは、リンイオン、ヒ素イオンまたはアンチモンイオンのいずれかであってもよい。なお、本発明の実施例は、１列の第１トランジスタに対応する第１アクティブ領域、及び第１トランジスタに隣接する１列の第２トランジスタに対応する第２アクティブ領域を例として挙げるが、実際には、基板に複数の第１アクティブ領域及び第２アクティブ領域も含む。
いくつかの実施例において、第１トランジスタ及び第２トランジスタは、サブワード線ドライバ（ＳＷＤ：ｓｕｂ ｗｏｒｄ－ｌｉｎｅ ｄｒｉｖｅｒ）とされることができ、高電圧としてのワード線電圧を供給して、サブワード線を駆動するために用いられ、このようにして、ワード線電圧の遅延を改善することができる。第１トランジスタ及び第２トランジスタは、駆動信号に応答してワード線をプリチャージするように構成されてもよい。具体的には、第１トランジスタ及び第２トランジスタは、駆動電圧が供給されるソースと、サブワード線に接続されたドレインとを有し、駆動信号に応答して導通または切断し、それにより、サブワード線の駆動を実現する。
第１トランジスタの間の第１アクティブ領域が互いに分離して設けられ、即ち、各第１トランジスタはそれぞれ、１つの第１アクティブ領域に対応し、第１ゲート構造は、複数の第１トランジスタの第１アクティブ領域に跨って、複数の第１トランジスタのゲート構造を形成し、即ち、複数の第１トランジスタは、１つの第１ゲート構造を共有する。第２ゲート構造は、第１ゲート構造に隣接して配列され、各第２ゲート構造は、１つの第２トランジスタのゲート構造とする。
隣接する第１トランジスタに対応する第１アクティブ領域の間隔を適切な範囲内に制御し、そのうちの１つの第１トランジスタに対してテストを行うとき、当該第１トランジスタに対応するアクティブ領域は、隣接する第１トランジスタに対応する第１アクティブ領域にカップリング効果が生じることがなく、それにより、カップリング効果による隣接する第１トランジスタの高ゲート電圧の問題が発生することを防止し、寄生リーク現象を改善することができる。さらに、この範囲内で、隣接する第１トランジスタに対応する第１アクティブ領域の間の間隔が小さすぎることがなく、それにより、実際の製造プロセスの難易度を下げ、互いに分離される第１アクティブ領域を製造するためのプロセスウィンドウを大きくすることができる。もう一方は、この範囲内で、隣接する第１トランジスタに対応する第１アクティブ領域の間の間隔が大きすぎることがなく、第１アクティブ領域を形成するためのスペースを広く確保し、第１トランジスタに対応する第１アクティブ領域のサイズを小さすぎないようにし、それにより、第１トランジスタのより良い性能を保持する。
いくつかの実施例において、金属層をさらに含み、前記金属層は、第１トランジスタ及び第２トランジスタにそれぞれ電気的に接続され、第１トランジスタに電気的に接続される金属層と、第２トランジスタに電気的に接続される金属層は互いに分離される。金属層は、テスト用として、第１トランジスタ及び第２トランジスタの電気的信号を導出するために使用され、いくつかの実施例において、金属層は、電気的接触構造によって第１トランジスタ及び第２トランジスタに電気的に接続されることができる。具体的には、金属層は、第１トランジスタ及び第２トランジスタの電気的信号を導出して、抵抗テストなどの電気的特性テストを行い、それにより、半導体テスト構造で内部短絡または断線不良が発生しているかどうかを決定する。第１トランジスタに電気的に接続される金属層と、第２トランジスタに電気的に接続される金属層とを互いに分離するように設けることにより、第１トランジスタまたは第２トランジスタのいずれかに対してテストするとき、第１トランジスタ及び第２トランジスタに電気的に接続される２つの金属層を電気的に接続することにより、隣接する第１トランジスタ及び第２トランジスタにカップリング効果が生じることを防止し、それにより、第１トランジスタ及び第２トランジスタの寄生リーク現象を改善することができる。
図７及び図８を参照すると、曲線２は、第１トランジスタに電気的に接続される金属層及び第２トランジスタに電気的に接続される金属層に接続される半導体構造に対応し、図８を参照すると、曲線４は、第１トランジスタに電気的に接続される金属層と、第２トランジスタに電気的に接続される金属層とが互いに分離される半導体構造に対応し、曲線２及び曲線４を比較することにより、第１トランジスタに対応する金属層と、第２トランジスタに対応する金属層とを互いに分離するように設けることにより、半導体構造をテストした後、半導体構造内のリーク電流が大幅に下がる。
いくつかの実施例において、金属層の材料は、Ｃｕ、ＡｌまたはＷのいずれかであってもよい。
いくつかの実施例において、第１トランジスタは、第１ドーピング領域及び第２ドーピング領域を含み、第１ドーピング領域は、第１トランジスタのソースとドレインのうちの一方として、第１トランジスタにおける第２トランジスタから離れる側に位置し、第２ドーピング領域は、第１トランジスタのソースとドレインのうちの他方として、第１トランジスタと第２トランジスタとの間に位置し、第１トランジスタに対応する金属層はそれぞれ、第１ドーピング領域、第２ドーピング領域に電気的に接続される。
いくつかの実施例において、第１ドーピング領域及び第２ドーピング領域は、第１アクティブ領域に位置し、いくつかの実施例において、第１ドーピング領域のイオンドーピングタイプと第２ドーピング領域のイオンドーピングタイプとが同一であり、第１ドーピング領域のイオンドーピングタイプが基板のイオンドーピングタイプと逆であり、このようにして、第１ドーピング領域及び第２ドーピング領域と基板とが、それぞれ、ＰＮ接合を形成することができる。具体的には、いくつかの実施例において、第１ドーピング領域及び第２ドーピング領域に、Ｎ型イオンをドーピングすることができ、基板に、Ｐ型イオンをドーピングすることができる。別の実施例において、第１ドーピング領域及び第２ドーピング領域は、Ｐ型イオンをドーピングすることができ、基板は、Ｎ型イオンをドーピングすることができる。いくつかの実施例において、Ｎ型イオンは、ヒ素イオン、リンイオンまたはアンチモンイオンのうちの少なくとも１つであり得、Ｐ型イオンは、ホウ素イオン、インジウムイオンまたはガリウムイオンのうちの少なくとも１つであり得る。
いくつかの実施例において、第１ドーピング領域は、第１トランジスタのソースであり得、第２ドーピング領域は、第１トランジスタのドレインであり得、第２ドーピング領域はさらに、第２トランジスタのドレインとしてもよく、即ち、第１トランジスタ及び第２トランジスタが１つのドレインを共有することにより、半導体テスト構造のサイズを小さくすることができる。金属層は、第１ドーピング領域に電気的に接続されることにより、第１ドーピング領域が第１トランジスタのソースとして使用される時に、一方は、第１トランジスタの電気的信号を導出することができ、もう一方は、金属層によって第１トランジスタのソースに外部電気的信号を供給して、第１トランジスタを正常に動作させることができる。金属層はさらに、第２ドーピング領域に電気的に接続され、第２ドーピング領域が第１トランジスタ及び第２トランジスタのドレインとして使用される場合、金属層はさらに、対応するサブワード線に電気的に接続されて、サブワード線に対する第１トランジスタ及び第２トランジスタの駆動を実現することができる。
いくつかの実施例において、第１ドーピング領域に対応する金属層と、第２ドーピング領域に対応する金属層とは互いに分離され、隣接する第１ドーピング領域に対応する金属層は互いに分離される。第１ドーピング領域に対応する金属層と、第２ドーピング領域に対応する金属層とは互いに分離され、それにより、第１ドーピング領域を第１トランジスタのソースとし、第２ドーピング領域を第１トランジスタのドレインとする場合、第１ドーピング領域に電気的に接続される金属層は、第１トランジスタのソースに駆動電圧を供給する役割を果たし、第２ドーピング領域に電気的に接続される金属層は、サブワード線を駆動する役割を果たし、それにより、ソース及びドレインの電気的信号同士が干渉しないようにする。
いくつかの実施例において、各第１トランジスタは、１つの第１ドーピング領域に対応するため、隣接する第１ドーピング領域に対応する金属層が互いに分離されるように設けることにより、第１トランジスタに対してテストを行うとき、隣接する第１ドーピング領域に対応する金属層が電気的に接続されることにより、隣接する第１トランジスタにカップリング効果が生じる問題が発生することなく、それにより、隣接する第１トランジスタのゲート電圧の上昇を防止し、寄生リーク現象を改善する。
なお、別の実施例において、隣接する第１ドーピング領域に対応する金属層はさらに、連続膜層構造であり得、複数の第１トランジスタの第１ドーピング領域は、同一の金属層を共有し、このようにして、第１ドーピング領域を第１トランジスタのソースとする場合、同一の金属層内の任意の位置ノードから駆動電圧を入力することができ、即ち、複数の第１トランジスタに対応する第１ドーピング領域に対して同時に駆動電圧を供給することができるため、第１トランジスタ及び第２トランジスタが高い動作効率を有することができる。
いくつかの実施例において、第２ドーピング領域を第２トランジスタのドレインとする場合、第１トランジスタ及び第２トランジスタのドレインが、電気的に接続して駆動されるサブワード線に使用されることを考慮して、いくつかの実施例において、第２ドーピング領域上の金属層を互いに分離して設けることができ、このようにして、第１トランジスタ及び第２トランジスタがそれぞれ、複数のサブワード線を駆動することができる。
いくつかの実施例において、第２トランジスタに対応する金属層が第２ゲート構造に電気的に接続される。一方は、金属層によって、第２ゲート構造のために駆動信号を伝送して、第２トランジスタを駆動することができ、もう一方は、金属層が第２トランジスタに対して電気的特性のテストを行うために使用される。第２ゲート構造に電気的に接続される金属層と、第１トランジスタに電気的に接続される金属層とは互いに分離され、即ち、第２トランジスタまたは第１トランジスタに対して電気的特性のテストを行うとき、金属層によってカップリング効果が生じることがない。例えば、第１トランジスタに対して電気的特性のテストを行うとき、第１トランジスタをオンにする必要があり、このとき、第１トランジスタの第１ドーピング領域及び第２ドーピング領域の間のチャネルが導通され、第２ゲート構造に対応する金属層と、第１トランジスタに対応する金属層との間が互いに分離されるため、第１トランジスタに電気的に接続される金属層において移動する電子が、第２トランジスタに電気的に接続される金属層に伝送されなく、それにより、第２トランジスタにカップリング効果が生じず、即ち、第１トランジスタに電気的に接続される金属層によって第２トランジスタにおける第２ゲート構造のゲート電圧が上昇することなく、それにより、寄生リークを下げる。
各第２ゲート構造は、１つの第２トランジスタのゲート構造とするため、金属層が第２ゲート構造に電気的に接続される場合、隣接する第２トランジスタ同士に寄生リークが存在する可能性があることを考慮すると、いくつかの実施例において、隣接する２つの第２ゲート構造に対応する金属層は互いに分離される。このようにして、そのうちの１つの第２トランジスタに対して電気的特性のテストを行うとき、即ち、駆動信号に応答して第２ゲート構造が第２トランジスタをオンにするとき、隣接する第２ゲート構造に対応する金属層を互いに分離して設けるため、隣接する第２ゲート構造同士に、金属層によってカップリング効果が生じることがなく、隣接する第２トランジスタ間の寄生リーク現象を改善する。
いくつかの実施例において、第２トランジスタは、第３ドーピング領域を含み、第３ドーピング領域は、隣接する２つの第２トランジスタのソースとドレインのうちの一方として、隣接する第２ゲート構造の間に位置し、第２ドーピング領域はさらに、第２トランジスタのソースとドレインのうちの他方とし、第２トランジスタに対応する金属層はさらに、第３ドーピング領域に電気的に接続され、第２ゲート構造に対応する金属層と、第３ドーピング領域に対応する金属層とは互いに分離される。
いくつかの実施例において、第３ドーピング領域がアクティブ領域に位置し、第３ドーピング領域のイオンドーピングタイプは、第１ドーピング領域及び第２ドーピング領域のイオンドーピングタイプと同一であってもよい。
いくつかの実施例において、第２ドーピング領域を第２トランジスタのドレインとする場合、第３ドーピング領域は、第２トランジスタのソースとすることができる。具体的には、いくつかの実施例において、第３ドーピング領域は、隣接する第２ゲート構造に対応する第２トランジスタの間の共通ソースとして使用されることができる。即ち、第３ドーピング領域の両側に位置する第２ゲート構造に対応する第２トランジスタは、１つのソースを共有し、複数の第２トランジスタが、１列に間隔をおいて配列され、１列の第２トランジスタの数が２つより多い場合、第３ドーピング領域を共有しない２つの隣接する第２トランジスタの第２ゲート構造は、対向して設けられる構造である。さらに、第２ドーピング領域を第１トランジスタ及び第２トランジスタの共通ドレインとすることにより、数少ないドーピング領域を設けるだけで多くのトランジスタを形成することができ、省スペース化に有利であり、それにより、半導体テスト構造の小型化を図ることができる。なお、別の実施例において、第３ドーピング領域を隣接する第２ゲート構造に対応する第２トランジスタの間の共通ドレインとすることもでき、第２ドーピング領域を第１トランジスタ及び第２トランジスタの共通ソースとすることができる。
第３ドーピング領域を隣接する２つの第２トランジスタの共通ソースとするため、第２ゲート構造に対応する金属層と、第３ドーピング領域に対応する金属層とを互いに分離するように設けることにより、そのうちの１つの第２トランジスタに対して電気的特性テストを行う場合、第２ゲート構造に対応する金属層と、第３ドーピング領域に対応する金属層とが電気的に接続されて、隣接する第２トランジスタにカップリング効果が生じる問題を防止することができる。具体的には、そのうちの１つの第２トランジスタに対してテストを行う場合、当該第２トランジスタの第２ゲート構造は、金属層から伝送された駆動信号に基づいて当該第２トランジスタをオンにし、第２ゲート構造に対応する金属層と、第３ドーピング領域に対応する金属層とが互いに分離されるため、第２ゲート構造内で移動する電子や少数キャリアが金属層によって第３ドーピング領域に伝送されないため、当該第２トランジスタと第３ドーピング領域を共有する別の第２トランジスタにカップリング効果が生じるのを防止することができる。
別の実施例において、隣接する２つの第２トランジスタは、１つの第２トランジスタ群を構成し、第２トランジスタ群は、第３ドーピング領域を含み、第３ドーピング領域は、第２トランジスタ群における隣接する２つの第２トランジスタのソースまたはドレインとして、第２トランジスタ群における隣接する第２ゲート構造の間に位置し、隣接する第２トランジスタ群において、対向して設けられる２つの第２ゲート構造に対応する金属層は接続される。即ち、同一の第２トランジスタ群に属する２つの第２トランジスタは、１つの第３ドーピング領域を共有する。隣接する２つのトランジスタ群において、第３ドーピング領域を共有しない２つの隣接する第２トランジスタの第２ゲート構造は対向して設けられ、対向する２つの第２ゲート構造に対応する金属層が接続されるように設けることにより、実際の金属層の製造プロセスの難易度を下げるのに有利である。これは、半導体デバイスのサイズが小さくなるにつれて、半導体テスト構造の特徴サイズも小さくなり、それにより、第３ドーピング領域を共有しない２つの隣接する第２トランジスタにおいて、対向する第２ゲート構造の間の間隔が小さくなる。したがって、実際の第２ゲート構造に対応する金属層の製造プロセスでは、隣接する第２ゲート構造に対応する金属層が接続されるように設けることにより、金属層を製造するためのプロセスウィンドウを大きくすることができ、生産性の向上に寄与する。
別の実施例において、第２トランジスタ群における２つの第２トランジスタが１つの第３ドーピング領域を共有するように設ける場合、隣接する第２トランジスタ群において、対向する２つの第２ゲート構造に対応する金属層を分離するように設けることもできる。このようにして、第３ドーピング領域を共有しない２つの第２トランジスタにおいて、そのうちの１つの第２トランジスタをオンにしてテストを行う場合、第２ゲート構造に対応する金属層によって別の１つの第２トランジスタのゲート電圧が上昇されることがなく、それにより、寄生リークを下げる。
実際の製造プロセスを考慮して、いくつかの実施例において、２つの対向して設けられる第２ゲート構造に対応する金属層の間の間隔を小さすぎないようにし、このようにして、実際の製造プロセスの難易度を下げることができる。これは、２つの第２ゲート構造が対向して設けられ、半導体テスト構造全体のサイズが小さいため、２つの第２ゲート構造間の実際の間隔が小さく、対向する第２ゲート構造に対応する金属層を実際に製造するとき、対応する金属層間の間隔が小さすぎると、第２ゲート構造に対してプロセスダメージを与える可能性があるとともに、製造プロセスの難易度も高くなる。したがって、対向する第２ゲート構造に対応する金属層の間の間隔が大きい場合、プロセスの難易度を下げることができる。もう一方は、第２ゲート構造に対応する金属層の間の間隔が、対向する２つの第２ゲート構造の間の間隔と大差がないか又は等しい必要があるため、対向する２つの第２ゲート構造に対応する金属層の間の間隔が大きすぎないようにする必要があり、それにより、半導体テスト構造の小型化を図ることができる。
いくつかの実施例において、隣接する第２トランジスタ群間のアクティブ領域が互いに分離される。同一の第２トランジスタ群において、隣接する２つの第２トランジスタが第３ドーピング領域を共有するため、第３ドーピング領域を共有する２つの第２トランジスタの間のアクティブ領域を接続する必要がある。第３ドーピング領域を共有しない２つの第２トランジスタについては、２つの第２ゲート構造が対向して設けられ、即ち、２つの第２ゲート構造の間に第３ドーピング領域が設けられていないため、対向する２つの第２ゲート構造の間のアクティブ領域を互いに分離して設け、それにより、第３ドーピング領域を共有しない第２トランジスタの間に、アクティブ領域によってカップリング効果が生じることがなく、隣接する第２トランジスタ間の寄生リークをさらに改善する。
上記の実施例による半導体テスト構造において、隣接する第１トランジスタ間のアクティブ領域を互いに分離して設け、このようにして、第１トランジスタが共有ゲート構造であっても、隣接する第１トランジスタ間の第１アクティブ領域が接続されていないため、そのうちの１つの第１トランジスタに対してテストを行うとき、第１アクティブ領域によって隣接する第１トランジスタにカップリング効果が生じることがなく、それにより、半導体テスト構造の寄生リーク現象を改善することができる。
当業者は、上述した各実施形態は、本発明を実現するための具体的な実施例であるが、実際の適用上、本発明の精神及び範囲を逸脱することなく、形態及び詳細でそれに対して様々な変更を実行することができることを理解できるだろう。当業者は、本発明の精神及び範囲を逸脱しない限り、すべてそれぞれ変更及び修正を行うことができるため、本発明の保護範囲は、特許請求の範囲に限定される範囲に準拠するものとする。

Claims (15)

  1. 半導体レイアウト構造であって、アクティブ層とゲート層とを含み、
    前記アクティブ層は、第１アクティブ領域と、前記第１アクティブ領域に隣接して設けられた第２アクティブ領域とを含み、前記第１アクティブ領域は、間隔をおいて設けられた複数の第１トランジスタ領域を含み、前記第２アクティブ領域は、間隔をおいて設けられた複数の第２トランジスタ領域を含み、隣接する前記第１トランジスタ領域に対応する前記アクティブ層は互いに分離され、
    前記ゲート層は、前記アクティブ層の上方に位置し、前記ゲート層は、第１方向に延在する少なくとも１つの第１ゲート構造と、前記第１方向に沿って間隔をおいて設けられた複数の第２ゲート構造とを含み、前記第１ゲート構造は前記第２ゲート構造と隣接して設けられ、前記第１ゲート構造は前記第１トランジスタ領域に対応し、前記第２ゲート構造は前記第２トランジスタ領域に対応する、半導体レイアウト構造。
  2. レイアウト構造はさらに、金属層を含み、前記金属層は、前記第１トランジスタ領域及び前記第２トランジスタ領域に対応し、前記第１トランジスタ領域の上方に位置する前記金属層と、前記第２トランジスタ領域の上方に位置する前記金属層とは互いに分離される、
    請求項１に記載の半導体レイアウト構造。
  3. 前記第１トランジスタ領域は、第１ドーピング領域と第２ドーピング領域とを含み、前記第１ドーピング領域は、前記第１トランジスタ領域のソース領域とドレイン領域のうちの一方として、前記第１トランジスタ領域における前記第２トランジスタ領域から離れる側に位置し、第２ドーピング領域は、前記第１トランジスタ領域のソース領域とドレイン領域のうちの他方として、前記第１トランジスタ領域と前記第２トランジスタ領域との間に位置する、
    請求項２に記載の半導体レイアウト構造。
  4. 前記第１ドーピング領域に対応する金属層と、前記第２ドーピング領域に対応する金属層とは互いに分離され、隣接する前記第１ドーピング領域に対応する前記金属層は互いに分離される、
    請求項３に記載の半導体レイアウト構造。
  5. 前記第２トランジスタ領域に対応する前記金属層は、前記第２ゲート構造の上方に位置する、
    請求項３に記載の半導体レイアウト構造。
  6. 隣接する前記第２ゲート構造の上方に位置する前記金属層は互いに分離される、
    請求項５に記載の半導体レイアウト構造。
  7. 前記第２トランジスタ領域はさらに、第３ドーピング領域を含み、前記第３ドーピング領域は、隣接する前記第２ゲート構造の間に位置して、前記第２トランジスタ領域のソース領域またはドレイン領域のいずれか一方とし、前記第２ドーピング領域はさらに、前記第２トランジスタ領域のソース領域とドレイン領域のうちの他方とし、前記第２トランジスタ領域に対応する前記金属層は、前記第３ドーピング領域の上方にも位置し、前記第２ゲート構造に対応する前記金属層と、前記第３ドーピング領域に対応する前記金属層とは互いに分離される、
    請求項６に記載の半導体レイアウト構造。
  8. 半導体テスト構造であって、第１アクティブ領域と前記第１アクティブ領域に隣接して設けられた第２アクティブ領域、及び、第１ゲート構造と第２ゲート構造を含み、
    前記第１アクティブ領域に、間隔をおいて設けられた複数の第１トランジスタが設けられ、前記第２アクティブ領域に、間隔をおいて設けられた複数の第２トランジスタが設けられ、隣接する前記第１トランジスタに対応する前記第１アクティブ領域は互いに分離され、
    前記第１ゲート構造は、第１方向に延在し、前記第２ゲート構造は、前記第１方向に間隔をおいて設けられ、前記第１ゲート構造は前記第２ゲート構造と隣接して設けられ、前記第１ゲート構造は、前記第１トランジスタに対応し、前記第２ゲート構造は、前記第２トランジスタに対応する、半導体テスト構造。
  9. 前記半導体テスト構造はさらに、金属層を含み、前記金属層は、前記第１トランジスタ及び前記第２トランジスタにそれぞれ電気的に接続され、前記第１トランジスタに電気的に接続される前記金属層と、前記第２トランジスタに電気的に接続される前記金属層とは互いに分離される、
    請求項８に記載の半導体テスト構造。
  10. 前記第１トランジスタは、第１ドーピング領域及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記第１トランジスタ領域のソースとドレインのうちの一方として、前記第１トランジスタにおける前記第２トランジスタから離れる側に位置し、前記第２ドーピング領域は、前記第１トランジスタのソースとドレインのうちの他方として、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１トランジスタに対応する前記金属層は、前記第１ドーピング領域、前記第２ドーピング領域にそれぞれ電気的に接続される、
    請求項９に記載の半導体テスト構造。
  11. 前記第１ドーピング領域に対応する金属層と前記第２ドーピング領域に対応する金属層とは互いに分離され、隣接する前記第１ドーピング領域に対応する前記金属層は互いに分
    請求項１０に記載の半導体テスト構造。
  12. 前記第２トランジスタに対応する前記金属層は、前記第２ゲート構造に電気的に接続される、
    請求項１０に記載の半導体テスト構造。
  13. 隣接する２つの前記第２ゲート構造に対応する前記金属層は互いに分離される
    請求項１２に記載の半導体テスト構造。
  14. 前記第２トランジスタは、第３ドーピング領域を含み、前記第３ドーピング領域は、隣接する２つの前記第２トランジスタのソースとドレインのうちの一方として、隣接する前記第２ゲート構造の間に位置し、前記第２ドーピング領域はさらに、前記第２トランジスタのソースとドレインのうちの他方とし、前記第２トランジスタに対応する前記金属層は、前記第３ドーピング領域にも電気的に接続され、前記第２ゲート構造に対応する前記金属層と前記第３ドーピング領域に対応する前記金属層とは互いに分離される、
    請求項１３に記載の半導体テスト構造。
  15. 隣接する２つの第２トランジスタは、１つの第２トランジスタ群を構成し、前記第２トランジスタ群は、第３ドーピング領域を含み、前記第３ドーピング領域は、前記第２トランジスタ群における隣接する２つの前記第２トランジスタのソースまたはドレインとして、前記第２トランジスタ群における隣接する前記第２ゲート構造の間に位置し、隣接する前記第２トランジスタ群において、対向して設けられる２つの第２ゲート構造に対応する金属層が接続される、
    請求項１２に記載の半導体テスト構造。
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