WO2022103232A1 - 신소자 테스트 시스템 및 신소자 테스트 방법 - Google Patents

신소자 테스트 시스템 및 신소자 테스트 방법 Download PDF

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WO2022103232A1
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array
transistor
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이희덕
송형섭
최현웅
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충남대학교산학협력단
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Definitions

  • the demultiplexer may include: a decoder; and a pass transistor.
  • the present invention it is possible to perform the integration performance and performance analysis of the integrated new device based on the BEOL process.
  • Each of the source electrode line, the gate electrode line, the drain electrode line, and the bit electrode line may be electrically connected through the vias 10a, 20a, 20b, 30a, 30b, and 40b.
  • the source electrode line, the gate electrode line, the drain electrode line, and the bit electrode line may be provided to be electrically insulated from each other.
  • analog demux that is, demultiplexers 210 , 22 , and 230 , including an address decoder and pass transistor, are connected to each of the upper electrode, the lower electrode, and the gate electrode, and through this, the voltage applied from the outside can be accurately determined. location can be passed. That is, according to the present invention, a desired voltage can be individually applied to the top electrode, the bottom electrode, and the gate using the new device test pattern shown in FIG. 4 . In addition, it is possible to selectively connect to the unit cell test array 100 at a desired position through the demultiplexer.
  • FIG. 7A to 7B are diagrams for explaining the first mode and the second mode according to the present invention.

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Abstract

신소자 테스트 시스템이 개시된다. 상기 시스템은, 하나 이상의 단위 셀 테스트 어레이;를 포함하는 어레이 테스트 패턴; 및 상기 어레이 테스트 패턴에 신호를 인가하기 위한 디멀티플렉서;를 포함할 수 있다. 상기 단위 셀 테스트 어레이는, 트랜지스터;를 포함하고, 상기 트랜지스터에는 BEOL 공정을 통해 테스트 대상이 되는 신소자가 집적될 수 있다.

Description

신소자 테스트 시스템 및 신소자 테스트 방법
본 발명은 신소자 테스트 시스템 및 신소자 테스트 방법에 관한 것이다.
최근 들어 활발하게 연구 중인 인공지능, 자율주행, 감성로봇 등 미래형 컴퓨터 기술은 기존의 2진수 기반의 디지털 로직으로 구현하기에는 비현실적인 필요 설계 면적과 천문학적인 전력 소모가 발생하여 적절하지 않다. 연구실 체제의 프로토타입을 넘어 산업체에서 양산체제에 돌입하기 위해서는 새로운 종류의 확률적 연산기에 기반한 초저전력 기술개발이 요구되고 있다. 이와 같은 초저전력 기술개발을 위해서는 기존의 CMOS 소자가 아닌 멤리스터, 원자 스위치, 다치로직 소자 등 새로운 유형의 신소자 개발이 필수적으로 요구된다.
새로운 반도체 신소자 기반 시스템을 개발하기 위해서는 개발한 단일 형태의 반도체 신소자들을 회로 형태로 적절하게 집적할 수 있는지 평가할 필요가 있다.
특별한 형태의 테스트 패턴을 통해, 집적된 신소자 간의 전기적 특성의 베리어빌리티(variability)나 간섭 특성을 평가함으로써 안정적인 동작을 검증할 수 있어야 한다. 그를 위해 신소자를 테스트할 수 있는 시스템의 필요성이 대두되고 있다.
본 발명은 신소자의 집적 성능 평가를 수행할 수 있는 시스템을 제안하고자 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 예시에 따른 신소자 테스트 시스템이 개시된다.
상기 시스템은, 하나 이상의 단위 셀 테스트 어레이;를 포함하는 어레이 테스트 패턴; 및 상기 어레이 테스트 패턴에 신호를 인가하기 위한 디멀티플렉서(DEMUX);를 포함할 수 있다.
일 예시에 따르면, 상기 단위 셀 테스트 어레이는, 트랜지스터;를 포함하고, 상기 트랜지스터에는 BEOL 공정을 통해 테스트 대상이 되는 신소자가 집적될 수 있다.
일 예시에 따르면, 상기 트랜지스터는 소스 층; 게이트 전극; 드레인 층; 상기 소스 층과 전기적으로 연결되는 소스 전극 라인; 상기 게이트 전극과 전기적으로 연결되는 게이트 전극 라인; 상기 드레인 층과 전기적으로 연결되는 드레인 전극 라인; 및 상기 소스 층, 상기 게이트 전극, 상기 드레인 층 모두와 연결되지 않고, 상기 트랜지스터 내에서 수직으로 제공되는 비트 전극 라인;을 포함할 수 있다.
일 예시에 따르면, 상기 소스 전극 라인, 상기 게이트 전극 라인, 상기 드레인 전극 라인 및 상기 비트 전극 라인은 서로 절연되어 제공되며, 상기 소스 전극 라인, 상기 게이트 전극 라인, 상기 드레인 전극 라인 및 상기 비트 전극 라인은 같은 금속층을 공유할 수 있다.
일 예시에 따르면, 상기 비트 전극 라인과 상기 소스 전극 라인은 평행하게 구성될 수 있다.
일 예시에 따르면, 상기 비트 전극 라인과 상기 소스 전극 라인의 폭은 동일하게 제공될 수 있다.
일 예시에 따르면, 상기 디멀티플렉서는, 디코더; 및 패스 트랜지스터;를 포함할 수 있다.
일 예시에 따르면, 상기 디멀티플렉서는 상기 어레이 테스트 패턴의 비트 전극 라인, 소스 전극 라인, 게이트 전극 라인에 각각 독립적으로 원하는 전압을 인가할 수 있다.
일 예시에 따르면, 상기 디멀티플렉서는 제1 모드 또는 제2 모드 중 하나를 선택하여 신소자 테스트를 위한 신호를 인가할 수 있다.
일 예시에 따르면, 상기 제1 모드는 상기 어레이 테스트 패턴 내의 1개의 트랜지스터에 원하는 전압을 인가하는 모드일 수 있다.
일 예시에 따르면, 상기 제2 모드는 상기 어레이 테스트 패턴에 포함된 모든 트랜지스터에 일정한 전압을 인가하는 모드일 수 있다.
본 발명의 다른 일 실시예에 따른 신소자 테스트 시스템을 이용하여 신소자의 성능 테스트를 수행하는 방법이 개시된다.
상기 방법은, 상기 신소자가 BEOL 공정으로 집적된 어레이 테스트 패턴을 정렬하는 단계; 읽고자 하는 모드를 선택하는 단계; 상기 선택한 모드에 맞게 상기 디멀티플렉서를 통해 신호를 인가하는 단계;를 포함할 수 있다.
일 예시에 따르면, 읽고자 하는 모드를 선택하는 단계; 는 제1 모드와 제2 모드 중 어느 하나를 선택하는 단계;를 포함할 수 있다.
일 예시에 따르면, 상기 선택한 모드에 맞게 상기 디멀티플렉서를 통해 신호를 인가하는 단계;는 상기 디멀티플렉서를 통해 원하는 위치의 단위 셀에 접속할 수 있다.
본 발명의 따르면, BEOL 공정을 기반으로 집적된 신소자의 집적 성능 및 성능 분석을 수행할 수 있다.
본 발명에 따르면, 신소자의 검증 시간을 획기적으로 단축할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a 내지 도 1b는 본 발명의 BEOL 공정을 활용한 단위 셀 테스트 어레이의 일 예시를 나타내는 도면이다.
도 2a 내지 도 2b는 도 1에 따른 단위 셀 테스트 어레이에 신소자가 집적된 예시를 나타내는 도면이다.
도 3a 내지 도 3b는 본 발명에 따라 FEOL 위에 BEOL 공정을 활용한 신소자가 집적되는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 디멀티플렉서와 어레이 테스트 패턴의 정렬을 설명하기 위한 도면이다.
도 5는 본 발명의 일 예시에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 6a 내지 도 6b는 본 발명에 따른 디멀티플렉서와 어레이 테스트 패턴 간의 결합관계를 설명하기 위한 도면이다.
도 7a 내지 도 7b는 본 발명에 따른 제1 모드 및 제2 모드를 설명하기 위한 도면이다.
도 8은 본 발명에 따른 어레이 테스트 패턴내에 집적된 신소자 테스트 시스템을 통한 측정 결과를 나타내는 도면이다.
도 9는 본 발명에 따른 제1 모드 및 제2 모드 별 시간 다이어그램을 나타내는 도면이다.
도 10은 본 발명에 따른 어레이 테스트 패턴 내에 집적된 신소자 테스트 시스템을 블록도로 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명에서는 신소자의 집적 성능 평가를 위한 어레이 테스트 패턴을 실제 소자의 동작 환경과 소자 자체 특성을 고려하여 설계한다. 본 발명에 따르면 수백 개에서 수백만 개 이상의 단위 신소자 셀 내의 특정 전압 구간에서 흐르는 전류 데이터를 빠른 속도(수 초~ 10분 이내)로 측정 가능하여, 통계적 분석을 할 수 있는 측정 환경을 공급할 수 있다. 이를 통해 신소자의 검증 시간을 획기적으로 단축할 수 있는 효과가 있다. 기존의 방식에 따르면, 모든 측정이 완료되면 계측 장비 내부의 데이터를 PC로 전달하여 보다 느린 측면이 있었다. 본 발명에 따르면 계측장비 내의 버퍼에 데이터가 가득 차게 되어 타임 로드(timing load)가 발상하기 이전에 지속적으로 PC로 데이터를 전달하는 것으로 통해, 데이터의 속도 측정을 빠르게 처리할 수 있다.
도 1a 내지 도 1b는 본 발명의 단위 셀 테스트 어레이(100)의 일 예시를 나타내는 도면이다.
본 발명에 따른 신소자 테스트 시스템은, 하나 이상의 단위 셀 테스트 어레이를 포함하는 어레이 테스트 패턴(100)과, 어레이 테스트 패턴에 신호를 인가하기 위한 디멀티플렉서(210, 220, 230)를 포함할 수 있다.
도 1a 내지 도 1b를 참조하면, 단위 셀 테스트 어레이(100)의 서로 다른 일 예시가 개시된다.
일 예시에 따르면, 단위 셀 테스트 어레이(100)는 트랜지스터를 포함할 수 있다. 트랜지스터에는 BEOL 공정을 통해 테스트 대상이 되는 신소자가 집적될 수 있다. 도 1a 내지 도 1b의 단위 셀 테스트 어레이(100) 상에 신소자가 집적되는 예시는 도 2 및 도 3의 예시에서 후술한다.
다시 도 1a 및 도 1b를 참조하면, 트랜지스터는 소스 층, 게이트 전극(10), 드레인 층을 포함할 수 있다. 일 예시에 따르면 본 발명에 따른 트랜지스터는 모스펫(MOSFET)일 수 있다. 본 발명에 따른 트랜지스터는 소스 층과 전기적으로 연결되는 소스 전극 라인(20a, 20b, 21, 22, 23), 게이트 전극(10)과 전기적으로 연결되는 게이트 전극 라인(10a, 11), 드레인 층과 전기적으로 연결되는 드레인 전극 라인(30a, 30b, 31, 32, 33, 34) 및 소스 층, 게이트 전극, 드레인 층 모두와 연결되지 않고, 트랜지스터 내에서 수직으로 제공되는 비트 전극 라인(40b, 42, 43, 44)을 포함할 수 있다. 각각의 소스 전극 라인, 게이트 전극 라인, 드레인 전극 라인 및 비트 전극 라인은 비아(10a, 20a, 20b, 30a, 30b, 40b)를 통해 전기적으로 연결될 수 있다. 소스 전극 라인, 게이트 전극 라인, 드레인 전극 라인 및 비트 전극 라인은 서로 전기적으로 절연되어 제공될 수 있다.
일 예시에 따르면 소스 전극 라인은 소스층과, 제1 금속층에 위치한 금속(21)과, 제2 금속층에 위치한 금속(22), 제3 금속층에 위치한 금속(23)이 전기적으로 연결된 라인일 수 있다. 일 예시에 따르면 게이트 전극 라인은 게이트 전극(10)과, 제1 금속층에 위치한 금속(11)이 전기적으로 연결된 라인일 수 있다. 일 예시에 따르면 드레인 전극 라인은 드레인층과, 제1 금속층에 위치한 금속(31)과, 제2 금속층에 위치한 금속(32), 제3 금속층에 위치한 금속(33), 제4 금속층에 위치한 금속(34)이 전기적으로 연결된 라인일 수 있다. 일 예시에 따르면, 비트 전극 라인은 제2 금속층에 위치한 금속(42), 제3 금속층에 위치한 금속(43) 및 제4 금속층에 위치한 금속(44)이 전기적으로 연결된 라인일 수 있다.
도 1의 실시예에 따르면, 소스 전극 라인, 게이트 전극 라인, 드레인 전극 라인 및 비트 전극 라인은 같은 금속층을 공유하나, 각각의 전극 라인들이 포함하는 금속들은 같은 금속층 내에 서로 절연된 채로 제공되는 서로 다른 금속들일 수 있다.
본 발명에 따른 단위 셀 테스트 어레이(100)는 각각의 라인에 별도의 신호를 인가하여 제어할 수 있는 효과가 있다.
도 1b의 실시예의 경우에는, 제4 금속층에 포함된 금속층(34, 44)이 개시되지 아니한 점에서 도 1a의 실시예와 차이가 있다. 도 1b와 같은 실시예의 경우라도 연결된 비아(30b, 40b)를 통해 전기신호를 인가할 수 있어 도 1a와 효과는 동일할 수 있다. 도 1에 따르면 표준 CMOS 공정을 통해 신소자를 집적할 수 있도록, BEOL(back end of line) 기반의 신소자 집적용 단위 셀 테스트 어레이(100)가 개시된다. 신소자를 증착하기 전 평가를 위한 CMOS TEG 어레이를 트랜지스터들로 구성할 수 있다.
도 2a 내지 도 2b는 도 1에 따른 단위 셀 테스트 어레이에 신소자(50)가 집적된 예시를 나타내는 도면이다.
도 2a에 따르면, 신소자(50)가 도 1a의 단위 셀 테스트 어레이에 집적된 일 예시를 나타낸다. 도 2b에 따르면, 신소자(50)가 도 1b의 단위 셀 테스트 어레이에 집적된 일 예시를 나타낸다. 이와 같은 예시와 같이, 도 1의 실시예에 따른 단위 셀 테스트 어레이에 신소자를 집적시킴으로써 신소자 테스트를 위한 단위 셀 테스트 어레이를 형성할 수 있다.
도 1 및 도 2를 참조하면, 단위 셀 테스트 어레이를 구성하는 트랜지스터는 전체 단위 셀 크기를 초과하지 않는 범위 내에서 증착되는 신소자에 비해 매우 낮은 수준의 채널 저항을 확보할 수 있도록 채널의 너비(Width)를 가능한 한 크게 제작할 수 있다. 일 예시에 따르면, 트랜지스터의 채널의 길이(Length)는 최소 폭으로 설계할 수 있다. 본 발명에 따른 어레이 테스트 패턴에 포함되는 단위 셀 테스트 어레이의 개수는 수백 개~ 수백만 개까지 조절할 수 있다. 본 발명에서 제안하는 테스트 패턴은 도 1을 참조하면 비아 3, 금속 4까지 스플릿(split) 되어 공정이 진행되어 있으므로 유연하게 다양한 종류의 BEOL 기반 반도체 신소자 집적공정을 진행할 수 있는 효과가 있다.
도 3a 내지 도 3b는 본 발명에 따라 신소자(50)가 트랜지스터 상에 집적되는 것을 설명하기 위한 도면이다. 도 3a 및 도 3b에 따르면, 신소자(50)를 트랜지스터 내에 BEOL 공정을 통해 집적시키고, 그 후 서로 다른 전극(Top Electrode, Bottom Electrode, Gate)에 각각 서로 다른 전압을 인가하는 것을 통해 신소자 테스트를 수행할 수 있다. 도 3a를 참조하면, Vt에서 Vb의 방향으로 흐르는 전류를 측정한 결과가 도 7에서의 가로축에 나타나는 It와 동일할 수 있다.
도 4는 본 발명의 디멀티플렉서와 어레이 테스트 패턴의 정렬을 설명하기 위한 도면이다.
본 발명에 따른 신소자 테스트 시스템은, 디멀티플렉서(210, 220, 230)와 어레이 테스트 패턴을 포함할 수 있다. 도 4의 일 실시예에 따른 신소자 테스트 시스템에 따르면, 3개의 디멀티플렉서(210, 220, 230)와, 복수 개의 단위 셀 테스트 어레이(100)를 포함하는 어레이 테스트 패턴이 개시된다.
도 4를 참조하면, 상부 전극, 하부 전극 및 게이트 전극 각각에 어드레스 디코더, 패스 트랜지스터로 이루어진 아날로그 디먹스, 즉 디멀티플렉서(210, 22, 230)가 연결되어 있으며, 이를 통해서 외부에서 인가되는 전압을 정확한 위치로 전달할 수 있다. 즉 본 발명에 따르면, 도 4와 같은 신소자 테스트 패턴을 이용하여, 상부 전극(Top Electrode), 하부 전극(Bottom Electrode), 게이트에 개별적으로 원하는 전압을 인가할 수 있다. 또한, 디멀티플렉서를 통해 선택적으로 원하는 위치의 단위 셀 테스트 어레이(100)에 접속할 수 있다.
도 4를 참조하면 어레이를 구성하는 트랜지스터의 각 소스 전극 라인(SL), 게이트 전극 라인(WL), 비트 전극 라인(BL)이 존재하며 검증 과정에서 발생하는 기생 저항을 같게 만들기 위해 소스 전극 라인(SL)과 비트 전극 라인(BL)을 서로 평행하게 구성할 수 있다. 이하에서 게이트 전극 라인은 워드 라인(WL)으로도 명칭한다.
본 발명에서는, 전기적 특성 측정 시, 어레이 위치에 따라 다르게 분포하는 기생 저항으로 인해 신소자 고유의 저항 측정의 정확도가 낮아지는 영향을 줄이기 위하여 각각의 소스 전극 라인(SL), 비트 전극 라인(BL)을 M2 - M3를 이용하여 라우팅 형태로 구성할 수 있다. 또한, 본 발명에서는 소스 전극 라인(SL)과 비트 전극 라인(BL)의 기생 저항으로 인한 영향성을 같게 만들기 위하여 소스 전극 라인(SL)과 비트 전극 라인(BL)의 메탈 라인의 폭을 같게 설계할 수 있다.
도 5는 본 발명의 일 예시에 따른 디멀티플렉서를 설명하기 위한 도면이다.
본 발명에 따른 디멀티플렉서는, 디코더 및 패스 트랜지스터를 포함할 수 있다. 본 발명에 따른 디멀티플렉서는 넓은 전압 입력 범위를 보장할 수 있도록 패스 트랜지스터를 포함할 수 있다. 디멀티플렉서는 입력받은 신호에 맞게 선택된 주소로 연결할 수 있다. 본 발명에 따른 디멀티플렉서는 어레이 테스트 패턴의 비트 전극 라인, 소스 전극 라인, 게이트 전극 라인에 각각 독립적으로 원하는 전압을 인가할 수 있다. 일 예시에 따르면, 어드레스 신호에 따라서 해당하는 주소 값의 VG에 전압이 인가되면, 해당 트랜지스터는 켜지게 된다. 이때, Top 전극과 하부 전극의 전압은 트랜지스터와 신소자에 나누어 걸리게 되고, 해당 트랜지스터 및 신소자에 전류가 흐르게 된다. 이와 같이 트랜지스터에 집적된 신소자에 흐르는 전류를 어레이 테스트 패턴의 전 영역에 걸쳐 측정할 수 있게 되는 경우, 집적된 신소자의 저항 분포를 알 수 있다. 또한, 이를 통해 신소자의 균일도(uniformity) 혹은 생산량(yield)을 평가할 수 있다.
도 6a 내지 도 6b는 본 발명에 따른 디멀티플렉서와 어레이 테스트 패턴 간의 결합관계를 설명하기 위한 도면이다.
도 6a에 따르면, 본 발명에 따른 디멀티플렉서와 단위 셀 테스트 어레이의 연결구조를 설명하기 위한 도면이다. 도 6a에 따르면 워드 라인 및 비트 라인과, 단위 셀 테스트 어레이의 연결 구조가 개시된다. 각각의 디멀티플렉서는 패스 트랜지스터를 포함할 수 있다. 각각의 디멀티플렉서에는 외부 계측장비에서 인가하는 신호(V_WL, V_BL) 및 어드레스 신호(V_RA, V_CA)가 인가될 수 있다.
도 6a를 참조하면, V_WL 신호는 항상 3.3V의 DC로 인가되더라도 WL_SEL의 신호에 따라서 단위 셀 어레이에 V_WL 신호가 전달될 지 아닐지 여부가 결정된다. 일 예시에 따르면, WL_SEL 신호가 HIGH인 경우, 패스 트랜지스터가 ON 되어 신호를 전달할 수 있고, WL_SEL 신호가 LOW일 경우, 패스 트랜지스터가 OFF 되어 신호를 차단할 수 있다.
도 6b에 따르면, 외부에서 인가하는 어드레스 신호(i.e. RA[0])에 따라 디멀티플렉서 내부에서의 WL_SEL[0], WL_SEL[1] 신호가 결정되고 해당 WL_SL 신호에 따라 ON 되는 패스 트랜지스터가 변화되며 신호가 전달되는 주소값이 변화하게 된다.
도 7a 내지 도 7b는 본 발명에 따른 제1 모드 및 제2 모드를 설명하기 위한 도면이다.
본 발명에 따른 디멀티플렉서는 제1 모드 또는 제2 모드 중 하나를 선택하여 신소자 테스트를 위한 신호를 어레이 테스트 패턴에 인가할 수 있다.
제1 모드는 어레이 테스트 패턴 내의 1개의 트랜지스터에 원하는 전압을 인가하는 모드일 수 있다. 제2 모드는 어레이 테스트 패턴에 포함된 모든 트랜지스터에 일정한 전압을 인가하는 모드일 수 있다.
이하에서 제1 모드 및 제2 모드를 보다 상세히 설명한다.
도 7a는 제1 모드에 따른 일 예시를 나타내는 도면이다. 도 6b는 제2 모드에 따른 일 예시를 나타내는 도면이다.
도 7a 및 도 7b와 같은 실시예를 통해, 집적된 신소자의 전기적 특성을 측정하는 것이 가능하다.
도 7a의 경우와 같이 제1 모드, 즉 읽기 모드를 선택하여 각 단위 셀들을 라인 스캐닝을 수행하면서 전기적 특성을 측정할 수 있다. 도 7b의 경우와 같이 제2 모드, 즉 스트레스 모드를 선택하여 어레이 테스트 패턴 내에 존재하는 모든 단위 셀 테스트 어레이들을 한꺼번에 연결할 수 있다.
다른 일 실시예에 따르면, 이를 응용하여 모든 신소자에 일괄적으로 특정한 전압을 인가하여 신뢰성 성능 등을 평가할 수도 있다.
본 발명에 따른 신소자 테스트 시스템을 이용하여 신소자의 성능 테스트를 수행하는 방법은 다음과 같다.
신소자가 BEOL 공정으로 집적된 어레이 테스트 패턴을 정렬하고, 읽고자 하는 모드를 선택할 수 있다. 그 후, 선택한 모드에 맞게 디멀티플렉서를 통해 신호를 인가할 수 있다. 이때, 읽고자 하는 모드를 선택하는 단계는 제1 모드와 제2 모드 중 어느 하나를 선택할 수 있다. 제1 모드는 어레이 내의 1개의 트랜지스터에 원하는 전압을 인가하는 모드이며, 제2 모드는 어레이 테스트 패턴에 포함된 모든 트랜지스터에 일정한 전압을 인가하는 모드일 수 있다.
선택한 모드에 맞게 상기 디멀티플렉서를 통해 신호를 인가하는 단계;는 디멀티플렉서를 통해 원하는 위치의 단위 셀에 접속할 수 있다.
도 8은 제1 모드에서의 본 발명에 따른 신소자 테스트 시스템을 통한 측정 결과를 나타내는 도면이다.
도 8에 따르면, VT를 각각 50mV, 100mV, 150mV로 설정하여 측정한 결과 나타나는 전류 값을 나타낸다. 일 예시에 따르면, 50mV를 인가한 측정 결과 약 100μA 수준의 전류가 흐른다는 것은 트랜지스터의 채널 저항 값이 약 500Ω 수준임을 의미한다. 따라서 도 4와 같은 시스템에 신소자가 집적되고, 신소자의 저항이 5kΩ 이상일 경우 탑 전극에서 인가한 대부분의 전압은 신소자에 걸리게 된다. 즉 도 8에서 2.8%의 variation으로 측정되었다는 것의 의미는, 신소자가 집적된 이후에 하부 트랜지스터의 영향이 매우 낮은 수준(< 3%)으로 영향을 미침을 확인할 수 있다. 이 의미는, 이를 통해 고유한 신소자의 데이터만을 확보할 수 있다.
본 발명에 따른 신소자 테스트 시스템을 이용하여 측정하는 경우, 도 8의 경우와 같이 신소자의 device to device, die to die, variability를 빠르게 확보할 수 있다.
도 9는 본 발명에 따른 제1 모드 및 제2 모드 별 시간 다이어그램을 나타내는 도면이다.
도 9에 따른 변수들이 각각 의미하는 바는 다음과 같다.
INIT은 계측기와 테스트 패턴 간의 동기화를 의미한다. VG는 게이트에서의 전압을 의미한다. 이는 게이트 전극 라인과 연관될 수 있다. VT는 상부 전극부에 인가되는 전압일 수 있다. 이는 신소자가 연결되는 부분일 수 있다. 이를 통해 전류를 측정할 수 있다. 이는 비트 전극 라인과 연관될 수 있다. VB는 하부 전극 부의 라인 전압일 수 있다. 이는 소스 전극 라인과 연관될 수 있다. TM_EN은 모드를 선택하기 위한 용도로 제공되는 핀일 수 있다. W_Rb(Write Read bar)도 모드를 선택하기 위한 용도로 제공되는 핀일 수 있다. RA[N-1:0]은 Row를 어드레싱하는 것을 나타내고, CA[N-1:0]은 Column을 어드레싱하는 것을 나타낸다.
일 예시에 따르면, TM_EN이 0의 값을 가지고, W_Rb가 0의 값을 가지는 경우 읽기 모드, 즉 제1 모드로 동작할 수 있다. 일 예시에 따르면, TM_EN이 1의 값을 가지고, W_Rb가 0의 값을 가지는 경우 스트레스 모드, 즉 제2 모드로 동작할 수 있다.
도 9에 따르면 TM_EN의 값이 다르게 제공되어, 각각 모드 선택이 다르게 제공되는 것을 확인할 수 있다. 도 9(a)의 경우에는 이를 통해 선택한 특정 셀에서의 특성만을 측정하는 것을 확인할 수 있다. 도 9(b)의 경우에는, 전체 셀에서의 특성을 측정하는 것을 확인할 수 있다.
본 발명에 따르면, 고속 샘플 장비와 FPGA 보드를 이용하여 테스트 패턴 내 읽기 모드와 스트레스 모드 2가지 모드를 조절할 수 있다. 각 모드들은 TE_EN과 W_Rb 핀의 논리 조합에 의해 선택된다. 읽기 모드를 통해서 어레이 내 1개 트랜지스터에 원하는 전압을, 스트레스 모드를 통해서 모든 트랜지스터에 일정한 전압을 인가할 수 있다.
도 10은 본 발명에 따른 신소자 테스트 시스템을 블록도로 나타낸 도면이다.
도 10을 참조하면, SMU(Source Measurement Unit)는 계측기이고, 이를 통해 계측기와 테스트 패턴을 동기화(INIT)하며, 반도체 소자(FPGA, Field Programmable Gate Array)에서의 각각의 모드를 선택함으로써 이를 테스트 할 수 있는 내용이 개시되어 있다.
본 발명에 따르면 BEOL 기반 반도체 신소자에 대해, 추가적인 환경 셋업 혹은 검증을 위한 별도의 공정 없이 연구한 신소자를 본 발명에서 제시된 웨이퍼 위에 집적공정을 실시하고 단시간에 대용량의 데이터를 확보하여 개발의 검증 및 양산 단계에서의 시간 소요를 대폭 축소할 수 있다.
본 발명에 따르면 집적된 신소자 간의 간섭 특성이나 통계적인 전기적 특성 분석을 진행할 수 있으며, 대용량 집적된 신소자의 아날로그 특성 데이터를 빠른 시간에 측정할 수 있다. 또한, 적게는 수백 개에서 많게는 백만 개 이상의 신소자의 전기적 특성 데이터를 수 초~ 10분 이내 초고속 측정이 가능한 효과가 있다, 또한, 본 발명은 정확한 신소자의 검증을 위하여 높은 수준의 균일도가 확보된 CMOS 어레이를 바탕으로 초고속 특성 측정이 가능하며, 낮은 수준의 신호 딜레이와 대다수의 신소자에 적용 가능하다는 점에서 기존과 상이한 효과가 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (15)

  1. 하나 이상의 단위 셀 테스트 어레이;를 포함하는 어레이 테스트 패턴; 및
    상기 어레이 테스트 패턴에 신호를 인가하기 위한 디멀티플렉서;를 포함하는 신소자 테스트 시스템.
  2. 제1항에 있어서,
    상기 단위 셀 테스트 어레이는,
    트랜지스터;를 포함하고,
    상기 트랜지스터에는 BEOL 공정을 통해 테스트 대상이 되는 신소자가 집적될 수 있는 신소자 테스트 시스템.
  3. 제2항에 있어서, 상기 트랜지스터는
    소스 층; 게이트 전극; 드레인 층;
    상기 소스 층과 전기적으로 연결되는 소스 전극 라인;
    상기 게이트 전극과 전기적으로 연결되는 게이트 전극 라인;
    상기 드레인 층과 전기적으로 연결되는 드레인 전극 라인; 및
    상기 소스 층, 상기 게이트 전극, 상기 드레인 층 모두와 연결되지 않고, 상기 트랜지스터 내에서 수직으로 제공되는 비트 전극 라인;을 포함하는 신소자 테스트 시스템.
  4. 제3항에 있어서,
    상기 소스 전극 라인, 상기 게이트 전극 라인, 상기 드레인 전극 라인 및 상기 비트 전극 라인은 서로 절연되어 제공되며,
    상기 소스 전극 라인, 상기 게이트 전극 라인, 상기 드레인 전극 라인 및 상기 비트 전극 라인은 같은 금속층을 공유하는 신소자 테스트 시스템.
  5. 제4항에 있어서,
    상기 비트 전극 라인과 상기 소스 전극 라인은 평행하게 구성되는 신소자 테스트 시스템.
  6. 제4항에 있어서,
    상기 비트 전극 라인과 상기 소스 전극 라인의 폭은 동일하게 제공되는 신소자 테스트 시스템.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 디멀티플렉서는, 디코더; 및 패스 트랜지스터;를 포함하는 신소자 테스트 시스템.
  8. 제7항에 있어서,
    상기 디멀티플렉서는 상기 어레이 테스트 패턴의 비트 전극 라인, 소스 전극 라인, 게이트 전극 라인에 각각 독립적으로 원하는 전압을 인가할 수 있는 신소자 테스트 시스템.
  9. 제7항에 있어서,
    상기 디멀티플렉서는 제1 모드 또는 제2 모드 중 하나를 선택하여 신소자 테스트를 위한 신호를 인가하는 신소자 테스트 시스템.
  10. 제9항에 있어서,
    상기 제1 모드는 상기 어레이 테스트 패턴 내의 1개의 트랜지스터에 원하는 전압을 인가하는 모드인 신소자 테스트 시스템.
  11. 제9항에 있어서,
    상기 제2 모드는 상기 어레이 테스트 패턴에 포함된 모든 트랜지스터에 일정한 전압을 인가하는 모드인 신소자 테스트 시스템.
  12. 제2항에 따른 신소자 테스트 시스템을 이용하여 신소자의 성능 테스트를 수행하는 방법에 있어서,
    상기 신소자가 BEOL 공정으로 집적된 어레이 테스트 패턴을 정렬하는 단계;
    읽고자 하는 모드를 선택하는 단계;
    상기 선택한 모드에 맞게 상기 디멀티플렉서를 통해 신호를 인가하는 단계;를 포함하는 신소자 테스트 방법.
  13. 제12항에 있어서,
    읽고자 하는 모드를 선택하는 단계; 는
    제1 모드와 제2 모드 중 어느 하나를 선택하는 단계;를 포함하는 신소자 테스트 방법.
  14. 제13항에 있어서,
    상기 제1 모드는 어레이 내의 1개의 트랜지스터에 원하는 전압을 인가하는 모드이며,
    상기 제2 모드는 어레이 테스트 패턴에 포함된 모든 트랜지스터에 일정한 전압을 인가하는 모드인 신소자 테스트 방법.
  15. 제14항에 있어서,
    상기 선택한 모드에 맞게 상기 디멀티플렉서를 통해 신호를 인가하는 단계;는
    상기 디멀티플렉서를 통해 원하는 위치의 단위 셀에 접속하는 신소자 테스트 방법.
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