KR20030003308A - 반도체 메모리의 테스트 패턴 - Google Patents

Abstract

본 발명은 추가된 트랜지스터의 게이트 전압에 따른 전류를 측정하여 각 셀들의 누설 전류를 측정할 수 있도록한 반도체 메모리의 테스트 패턴에 관한 것으로, 일방향으로 지나는 워드 라인(W/L)과,상기 워드 라인(W/L)에 수직한 방향으로 지나는 비트 라인(B/L)과,상기 비트 라인에 한쪽 전극이 연결되고 게이트 전극이 워드 라인에 연결되는 제 1 트랜지스터(TR1)와,스토리지 노드의 제 1 전극(V_SN)과 제 1 트랜지스터(TR1)의 드레인에 공통으로 게이트가 연결되는 제 2 트랜지스터(TR2)와,상기 제 2 트랜지스터(TR2)의 소오스에 연결되는 VD 라인 및 제 2 트랜지스터(TR2)의 드레인에 연결되는 출력 라인(OUT)으로 단위 셀이 구성된다.

Description

반도체 메모리의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 추가된 트랜지스터의 게이트 전압에 따른 전류를 측정하여 각 셀들의 누설 전류를 측정할 수 있도록한 반도체 메모리의 테스트 패턴에 관한 것이다.

일반적으로 메모리(DRAM)의 기능 테스트시 장시간의 시간이 소요되며, 디램의 경우 트랜지스터의 소스(Source)와 게이트(Gate) 사이에 충전되어 있는 전하가 트랜지스터의 역방향 누설전류 때문에 충전된 전하의 양이 시간에 따라 감소하기 때문에 이를 테스트하기 위해서는 손실되는 전하의 양을 주기적으로 보상해주는 리프레쉬 회로가 필요하다.

종래 기술의 테스트 패턴(Teat Pattern)들에서는 셀 어레이(Cell Array) 전체의 누설 전류를 측정하거나 단위 셀 하나만의 누설 전류를 측정할 수 있었다.

그러나 DRAM 내의 모든 셀(cell)들은 각각 다른 누설 전류 특성을 가지고 있어서 현재의 테스트 패턴으로는 평균적인 누설 전류 특성만을 테스트 할 수 있다.

실제로 해당 칩(chip)의 사용 수명(retention time)을 결정하는 가장 취약한 셀들의 특성을 반영하지는 못한다.

DRAM에서 리프레쉬 동작은 많은 시간과 전력을 소모한다. DRAM의 세대가 바뀔수록 수명 시간(retention time;데이터를 잃지 않고 유지할 수 있는 시간)은 두배로 증가되는 경향이 있어서, 곧 한계에 달하게 될 것으로 알려졌다.

DRAM의 각 셀들은 각각의 누설 전류 특성에 해당하는 수명 시간을 갖고 있다.

그러나 각 셀들의 수명 시간이 동일한 것이 아니라 수십초부터 수십 밀리초까지 넓은 영역에 걸쳐 존재한다. 그런데 문제는 그 칩의 수명 시간이 불량한 셀(leakage가 가장 큰 비트)에 의해서 결정된다는데 있다.

수명 시간을 개선하기 위해서는 이러한 워스트 셀(worst cell)에 대한 특성을 파악하는 것이 중요하다. 그러나 현재의 테스트 패턴으로는 retention time이 워스트(worst)한 셀(cell)의 특성을 보는 것은 불가능하다. 그 이유는 기존의 테스트 패턴상에서는 평균적인 특성을 반영하는 것이지 각 셀들의 특성을 반영하지는 않기 때문이다.

이와 같은 종래 기술의 반도체 장치의 테스트 패턴은 다음과 같은 문제가 있다.

DRAM 내의 모든 셀(cell)들은 각각 다른 누설 전류 특성을 가지고 있는데도 평균적인 누설 전류 특성만을 테스트 할 수 있어 실제로 해당 칩(chip)의 사용 수명(retention time)을 결정하는 가장 취약한 각 셀들의 특성을 반영하지는 못한다.

본 발명은 이와 같은 종래 기술의 반도체 장치의 테스트 패턴의 문제를 해결하기 위한 것으로, 추가된 트랜지스터의 게이트 전압에 따른 전류를 측정하여 각 셀들의 누설 전류를 측정할 수 있도록한 반도체 메모리의 테스트 패턴을 제공하는데 그 목적이 있다.

도 1은 본발명에 따른 리프레쉬 불량 분석을 위한 테스트 패턴의 단위 셀

도 2는 본 발명에 따른 리프레쉬 불량 분석을 위한 테스트 패턴 회로도

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 테스트 패턴은 일방향으로 지나는 워드 라인(W/L)과,상기 워드 라인(W/L)에 수직한 방향으로 지나는 비트 라인(B/L)과,상기 비트 라인에 한쪽 전극이 연결되고 게이트 전극이 워드 라인에 연결되는 제 1 트랜지스터(TR1)와,스토리지 노드의 제 1 전극(V_SN)과 제 1 트랜지스터(TR1)의 드레인에 공통으로 게이트가 연결되는 제 2 트랜지스터(TR2)와,상기 제 2 트랜지스터(TR2)의 소오스에 연결되는 VD 라인 및 제 2 트랜지스터(TR2)의 드레인에 연결되는 출력 라인(OUT)으로 단위 셀이 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리의 테스트 패턴 에 관하여 상세히 설명하면 다음과 같다.

도 1은 본발명에 따른 리프레쉬 불량 분석을 위한 테스트 패턴의 단위 셀이고, 도 2는 본 발명에 따른 리프레쉬 불량 분석을 위한 테스트 패턴 회로도이다.

본 발명은 DRAM 단위 셀에 트랜지스터가 하나 더 추가된 셀 구조를 사용해서, 각 셀의 누설 전류 특성을 변화시키지 않고 추가된 트랜지스터의 게이트 전압에 따른 전류를 측정해서 각 셀들의 누설 전류를 측정할 수 있도록한 것이다.

특히, DRAM의 리프레쉬 불량 분석을 위한 테스트 패턴(test Pattern)에 관한 것이다.

이 테스트 패턴은 도 1와 같이 일반적인 DRAM 셀 구조에 트랜지스터가 하나 더 붙은 형태로 이루어진다.

즉, 도 2의 TR1은 DRAM의 셀 트랜지스터이고 옆의 스토리지노드와 함께 DRAM의 단위 셀(or bit)를 형성하는데, 여기서는 단위 셀(cell)등의 특성을 보기 위한 TR2가 붙어 있는 구조이다.

즉, 일방향으로 지나는 워드 라인(W/L)과, 상기 워드 라인(W/L)에 수직한 방향으로 지나는 비트 라인(B/L)과, 비트 라인에 한쪽 전극이 연결되고 게이트 전극이 워드 라인에 연결되는 제 1 트랜지스터(TR1)와, 스토리지 노드의 제 1 전극(Vsn)과 제 1 트랜지스터(TR1)의 드레인에 공통으로 게이트가 연결되는 제 2 트랜지스터(TR2)와, 제 2 트랜지스터(TR2)의 소오스에 연결되는 VD 라인 및 제 2트랜지스터(TR2)의 드레인에 연결되는 출력 라인(OUT)으로 단위 셀이 구성된다.

동작 원리는 다음과 같다.

도 1과 같은 셀 어레이(cell array)에서 각 셀 별 수명 시간을 측정한다.

TR2와 VD, Out 단자를 제외하면 일반적인 DRAM의 셀 어레이와 동일하며, 셀의 스토리지 노드와 TR2의 게이트가 연결되어 있으므로 스토리지 노드에서 TR2의 게이트 쪽으로 흐르는 전류는 무시할만 하므로 TR2와 VD, Oute단자는 DRAM의 동작에 전혀 영향을 주지 않는다.

각 셀의 수명 시간을 측정한 후 누설 전류 특성을 측정할 필요가 있는 셀을 선택한다.

다음과 같은 순서로 단위 셀의 VSN에 대한 leakage를 측정할 수 있다.

VD와 VCP(Cell plate 전압)의 bias 조건을 결정한 후 스토리지 노드에 원하는 전위의 데이터를 라이트한다.

그리고 출력 단자의 전류를 시간에 따라 (Writing 동작 후부터) 측정 (I_out-t 데이터 측정)한다.

이어, 워드 라인(W/L)을 on한 상태로 비트라인(B/L)의 전압을 바꾸면서(스토리지 노드쪽에 B/L 전압과 동일 전위가 된 상태로) 제 2 트랜지스터(TR2)의 전류를 측정 (V_SN- I_out데이터 측정)한다.

그리고 이상의 측정 결과로부터 동일 전류에 해당하는 V_SN을 결정한다. (이때 TR2의 전류는 게이트 전압, 즉 V_SN에 의해 결정되므로 current로부터 V_SN을 결정할수 있다.)

V_SN에 대한 누설 전류를 다음과 같은 수식으로 구현할 수 있다.

여기서 C_s는 셀 커패시턴스(cell capacitance)이다.

이와 같이 각 바이어스별 누설 전류 측정을 통해 비정상적인 수명 시간을 갖는 셀에 대한 분석을 할 수 있다.

이와 같은 본 발명에 따른 반도체 메모리의 테스트 패턴은 다음과 같은 효과가 있다.

일반적인 테스트 패턴으로는 측정할 수 없었던 워스트 리프레쉬(retention time이 짧은) 셀의 누설 전류 특성을 측정할 수 있어서 효율적인 불량 분석이 가능하다.

Claims (2)

1. 일방향으로 지나는 워드 라인(W/L)과,

   상기 워드 라인(W/L)에 수직한 방향으로 지나는 비트 라인(B/L)과,

   상기 비트 라인에 한쪽 전극이 연결되고 게이트 전극이 워드 라인에 연결되는 제 1 트랜지스터(TR1)와,

   스토리지 노드의 제 1 전극(V_SN)과 제 1 트랜지스터(TR1)의 드레인에 공통으로 게이트가 연결되는 제 2 트랜지스터(TR2)와,

   상기 제 2 트랜지스터(TR2)의 소오스에 연결되는 VD 라인 및 제 2 트랜지스터(TR2)의 드레인에 연결되는 출력 라인(OUT)으로 단위 셀이 구성되는 것을 특징으로 하는 반도체 메모리의 테스트 패턴.
2. 제 1 항에 있어서, 스토리지 노드에 원하는 전위의 데이터를 라이트하고 출력 단자의 전류를 시간에 따라 측정(I_out-t 데이터 측정)하고,

   워드 라인(W/L)을 on한 상태로 비트라인(B/L)의 전압을 바꾸면서 제 2 트랜지스터(TR2)의 전류를 측정 (V_SN- I_out데이터 측정)하고,

   이상의 측정 결과로부터,(여기서, C_s는 셀 커패시턴스)를이용하여 V_SN을 구하는 것을 특징으로 하는 반도체 메모리의 테스트 패턴.