KR20170047314A - 반도체 장치, 드라이버 ic, 표시 장치, 및 전자 장치 - Google Patents

반도체 장치, 드라이버 ic, 표시 장치, 및 전자 장치 Download PDF

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KR20170047314A
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케이 다카하시
히데토모 고바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

테스트 회로를 포함하는 반도체 장치를 소형화한다. 상기 반도체 장치는 r개의 제 1 입력 단자(r은 2 이상의 정수), 제 2 입력 단자, r개의 기능 회로, 디멀티플렉서, 및 스위치 회로를 포함한다. 디멀티플렉서는 패스 트랜지스터 로직 회로이다. 디멀티플렉서의 r개의 출력 단자는 각개의 기능 회로의 입력 단자와 전기적으로 접속되고, 상기 입력 단자는 제 2 입력 단자와 전기적으로 접속된다. r개의 기능 회로의 입력 단자는 스위치 회로를 통하여 각개의 제 1 입력 단자와 전기적으로 접속된다. 예를 들어, 기능 회로의 검증 시에 검증용 신호를 제 2 입력 단자에 입력하여 디멀티플렉서를 동작시킨다. 디멀티플렉서에 의하여 하나의 검증용 신호를 r개의 기능 회로에 입력한다.

Description

반도체 장치, 드라이버 IC, 표시 장치, 및 전자 장치{SEMICONDUCTOR DEVICE, DRIVER IC, DISPLAY DEVICE, AND ELECTRONIC DEVICE}
본 발명의 일 실시형태는 반도체를 포함하는 회로, 처리 회로, 또는 기억 회로; 표시 장치 또는 발광 장치 등의 반도체 장치; 그 구동 방법; 또는 그 제작 방법 등에 관한 것이다.
발광 소자를 사용한 액티브 매트릭스 표시 장치의 화소에 관해서, 다양한 회로 구성이 제안되고 있다. 일반적으로, 화소는 적어도 발광 소자, 화소로의 데이터 신호의 입력을 제어하는 트랜지스터, 및 발광 소자에 공급되는 전류를 제어하는 트랜지스터(구동 트랜지스터)가 제공된다. 구동 트랜지스터를 흐르는 드레인 전류를 발광 소자에 공급함으로써, 발광 소자를 드레인 전류 값에 대응한 휘도로 발광시킨다. 구동 트랜지스터의 드레인 전류는 데이터 신호의 전압에 의하여 제어된다.
그러므로, 표시 장치의 화면에 포함되는 복수의 화소 사이에서 구동 트랜지스터의 전기적 특성(문턱 전압 및 전계 효과 이동도 등)에 편차가 있으면, 이들 화소에 같은 전압의 데이터 신호가 공급되더라도 발광 소자의 휘도의 편차가 생긴다. 복수의 화소 사이의 구동 트랜지스터의 전기적 특성의 편차는 표시 장치의 표시 품질 저하의 원인이다.
한편, 고해상도를 실현하기 위하여 액티브 매트릭스 표시 장치의 화소수 증가가 진행되며, 수십만 내지 수천만이나 되는 화소가 하나의 표시 장치에 제공된다. 예를 들어, full-HD 해상도의 경우, 화소수는 1366×768×3(RGB)=1,049,088이고, 8K4K(Super Hi-Vision)의 경우, 화소수는 7,680×4,320×3(RGB)=33,177,600이다. 다수의 화소에서 구동 트랜지스터의 전기적 특성을 완전히 일치시키는 것은 매우 어렵다. 그러므로, 구동 트랜지스터의 전기적 특성을 취득하고 발광 소자의 휘도를 보정하는 것이 제안되어 있다(예를 들어, 특허문헌 1 참조).
표시부의 다계조(multiple gray levels) 및 고화질화 등의 요구를 충족시키기 위하여, 표시 장치의 드라이버 회로로서, 특히 영상 신호로부터 데이터 신호를 생성하기 위한 소스 드라이버 회로로서, 전용 IC(드라이버 IC)가 사용된다(예를 들어, 특허문헌 2 참조).
일본 특허공개공보 2009-265459호 일본 특허공개공보 2007-286525호
해상도를 높이기 위하여, 화소부에 더하여 드라이버 회로의 회로수도 증가시킨다. 예를 들어, 동작을 검증하기 위한 테스트 회로를 드라이버 IC에 조합하는 경우, 이 테스트 회로의 크기도 증대된다.
또한, 화소의 구동 트랜지스터의 전기적 특성을 취득하기 위한 회로는, 화소를 흐르는 약 1nA 내지 수백nA로 매우 적은 전류의 신호를 다룬다. 따라서, 이 회로의 동작을 검증하는 경우에는, 이러한 매우 작은 전류 신호를 사용하는 것이 바람직하다.
그리고, 본 발명의 일 실시형태의 목적은 신규 반도체 장치 또는 신규 반도체 장치의 동작 방법을 제공하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은 반도체 장치를 소형화하는 것, 또는 높은 정확성으로 동작을 검증할 수 있는 반도체 장치를 제공하는 것이다.
또한, 복수의 목적의 기재는 서로 그 존재를 방해하지는 않는다. 본 발명의 일 실시형태는 반드시 모든 목적을 달성할 필요는 없다. 상기에 열거한 것 이외의 목적은 명세서, 도면, 및 청구항의 기재로부터 명백해질 것이며, 이러한 목적도 본 발명의 일 실시형태의 목적이 될 수 있다.
본 발명의 일 실시형태는 r개의 회로(r은 2 이상의 정수(整數)) 및 r개의 출력 단자를 포함하는 디멀티플렉서를 포함하는 반도체 장치이다. 상기 디멀티플렉서는 패스 트랜지스터 로직 회로(패스 트랜지스터 로직)이다. 디멀티플렉서의 r개의 출력 단자는 각개의 회로와 전기적으로 접속된다.
본 발명의 일 실시형태는 r개의 제 1 입력 단자(r은 2 이상의 정수), 제 2 입력 단자, r개의 회로, r개의 출력 단자를 포함하는 디멀티플렉서, 및 스위치 회로를 포함하는 반도체 장치이다. 디멀티플렉서는 패스 트랜지스터 로직 회로이다. 디멀티플렉서의 r개의 출력 단자는 각개의 회로의 입력 단자와 전기적으로 접속된다. 디멀티플렉서의 입력 단자는 제 2 입력 단자와 전기적으로 접속된다. r개의 회로의 입력 단자는 각개의 제 1 입력 단자와 전기적으로 접속되고, 회로의 입력 단자와, 대응하는 제 1 입력 단자 사이의 전기적 연속성이 스위치 회로에 의하여 제어된다.
예를 들어, 상술한 실시형태의 반도체 장치 중 어느 것을 표시 장치의 드라이버 IC에 사용할 수 있다.
본 명세서 등에 있어서, 제 1, 제 2, 및 제 3 등의 서수는 구성요소 간의 혼동을 피하기 위하여 사용되며, 이들 용어는 구성요소를 수적으로 한정하거나 순서를 한정하지 않는다.
본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용하는 장치를 말하며, 반도체 소자(예를 들어, 트랜지스터 또는 다이오드)를 포함하는 회로, 및 이 회로를 포함하는 장치 등을 의미한다. 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 어떤 장치도 의미한다. 예를 들어, 집적 회로, 및 집적 회로를 포함하는 칩은 모두 반도체 장치이다. 또한, 메모리 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 장치 등은 이들 자체가 반도체 장치일 수 있거나, 또는 각각 반도체 장치를 포함할 수 있다.
또한, 트랜지스터는 게이트, 소스, 및 드레인이라는 3개의 단자를 포함한다. 게이트는 트랜지스터의 전기적 연속성을 제어하는 제어 단자로서 기능한다. 트랜지스터의 도전형 또는 단자에 인가되는 전위의 레벨에 따라, 한쪽 단자가 소스로서 기능하고 다른 쪽이 드레인으로서 기능한다. 그러므로, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 전환할 수 있다. 본 명세서 등에서는, 게이트 이외의 2개의 단자를 제 1 단자 및 제 2 단자라고 하여도 좋다.
노드는 회로 구성 및 디바이스 구조 등에 따라, 단자, 배선, 전극, 도전체, 또는 불순물 영역 등이라고 할 수 있다. 또한, 단자 등을 노드라고 할 수 있다.
전압이란, 어떤 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 말하는 경우가 많다. 전압은 전위라고 할 수 있고, 그 반대도 마찬가지이다. 또한, 전위는 상대적인 값을 나타낸다. 따라서, "접지 전위"는 반드시 0V를 의미할 필요는 없다.
또한, 본 명세서 등에서, 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있고, "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 발명의 일 실시형태는 신규 반도체 장치 또는 신규 반도체 장치의 동작 방법을 제공할 수 있다. 또는, 본 발명의 일 실시형태는 반도체 장치를 소형화하거나 또는 높은 정확성으로 동작을 검증할 수 있다.
또한, 복수의 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 실시형태에서는, 상술한 모든 효과를 얻을 필요는 없다. 본 발명의 일 실시형태에서, 상술한 목적 이외의 목적, 상술한 효과 이외의 효과, 및 신규 특징은 명세서 및 도면의 기재로부터 명백해질 것이다.
첨부되는 도면에 있어서:
도 1은 반도체 장치의 구성예를 도시한 것.
도 2는 패스 트랜지스터 로직 회로(PTL)의 구성예를 도시한 회로도.
도 3은 PTL의 구성예를 도시한 회로도.
도 4는 PTL의 구성예를 도시한 회로도.
도 5는 표시 장치의 구성예를 도시한 것.
도 6은 표시 장치의 구조예를 도시한 분해 사시도.
도 7은 표시 패널의 구조예를 도시한 평면도.
도 8의 (A)는 화소의 구성예를 도시한 회로도이고, 도 8의 (B)는 이 화소의 동작예를 나타내는 타이밍 차트.
도 9의 (A) 및 (B)는 모니터 회로의 구성예를 도시한 회로도.
도 10은 드라이버 IC의 구성예를 도시한 것.
도 11은 로직 회로(LGC) 및 PTL의 구성예를 도시한 것.
도 12는 디멀티플렉서(DEMUX)의 구성예를 도시한 회로도.
도 13은 아날로그-디지털 변환 회로 및 판독 회로의 구성예를 도시한 것.
도 14는 회로(ADC_CM), 및 판독 회로의 구성예를 도시한 것.
도 15는 회로(ADC_CM)의 동작예를 나타내는 타이밍 차트.
도 16은 표시 패널의 구조예를 도시한 단면도.
도 17의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것.
도 18의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것.
도 19는 트랜지스터의 구조예를 도시한 것.
도 20의 (A) 내지 (F)의 각각은 전자 장치의 구조예를 도시한 것.
도 21의 (A) 내지 (I)의 각각은 전자 장치의 구조예를 도시한 것.
본 발명의 실시형태에 대하여 아래에서 설명하기로 한다. 다만, 본 발명의 일 실시형태는 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 벗어나지 않고 본 발명의 형태 및 상세한 사항을 다양하게 수정할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 그러므로, 본 발명의 일 실시형태는 이하의 실시형태의 설명에 한정하여 해석되어서는 안된다.
도면에 있어서, 동일한 구성요소, 같은 기능을 갖는 구성요소, 동일한 재료로 형성되는 구성요소, 또는 동시에 형성되는 구성요소는 동일한 참조 부호로 나타내는 경우가 있으며, 그 설명은 반복하지 않는 경우가 있다.
같은 참조 부호를 서로 구별할 필요가 있을 때는, 그 참조 부호에 "_1", "_2", "[n]", 또는 "[m, n]" 등을 부기하여도 좋다. 예를 들어, 화소부 내의 복수의 배선(SL)을 개별로 서로 구별하는 경우, 화소부의 열 번호를 사용하여 2번째 열의 배선(SL)을 "배선(SL[2])"이라고 표기하여도 좋다.
본 명세서에 있어서, 예를 들어, 클록 신호(CLK)를 "신호(CLK)" 또는 "CLK" 등으로 줄여서 쓰는 경우가 있다. 이것은 다른 구성요소(예를 들어, 신호, 전압, 전위, 회로, 소자, 전극, 및 배선)에도 마찬가지로 적용된다.
도면에서의 회로 블록들의 레이아웃은 설명에서의 위치 관계를 특정하기 위한 것이다. 그러므로, 상이한 회로 블록에서 상이한 기능이 실현되도록 도면에 나타내고 있어도, 실제의 회로 또는 영역은 같은 회로 블록에서 상이한 기능이 실현되도록 구성되어도 좋다. 또한, 도면에서의 각 회로 블록의 기능은 설명을 위하여 특정된다. 그러므로, 하나의 회로 블록이 도시되어 있어도, 실제의 회로 또는 영역은 하나의 회로 블록에서 수행되는 것처럼 도시된 처리가 복수의 회로 블록에서 수행되도록 구성되어도 좋다.
본 명세서 등에서 "X와 Y가 접속된다"라고 명시적으로 기재되어 있을 때는 X와 Y가 전기적으로 접속되는 경우, X와 Y가 기능적으로 접속되는 경우, 그리고 X와 Y가 직접 접속되는 경우가 그것에 포함된다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않으며, 도면 또는 문장에는 다른 접속 관계도 포함된다. X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
도면에 있어서 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 그러므로, 본 발명의 실시형태는 이러한 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 개략도이고, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 차이로 인한 신호, 전압, 또는 전류의 편차가 포함될 수 있다.
아래에서 본 발명의 실시형태에 대하여 설명하는데, 실시형태의 어느 것을 적절히 조합할 수 있다. 또한, 하나의 실시형태에, 몇 개의 구조예가 제시되는 경우에는, 이들 구조예 중 어느 것을 적절히 조합할 수 있다.
(실시형태 1)
패스 트랜지스터 로직 회로를 포함하는 반도체 장치에 대하여 설명한다. 여기서는, 패스 트랜지스터 로직 회로가 회로의 동작을 검증하기 위한 테스트 회로에 사용되는 예를 나타낸다.
도 1에 도시된 반도체 장치(100)는 회로(110), 배선(112), 출력 단자(113), 로직 회로(LGC)(120), 로직 회로(LGC)(121), 스위치 회로(123), 판독 회로(READ)(124), 및 패스 트랜지스터 로직 회로(PTL)(130)를 포함한다. 회로(110)는 K단의 회로(111)(K는 2 이상의 정수)를 포함한다. 반도체 장치(100)는 K개의 입력 단자, 및 신호(CMOUT)를 출력하는 출력 단자를 포함한다. 신호(MI[1] 내지 MI[K])가 K개의 입력 단자 각개에 입력된다.
스위치 회로(123)는 회로(110)로의 신호(MI[1] 내지 MI[K])의 입력을 제어하는 기능을 갖는다. 스위치 회로(123)는 K개의 스위치를 포함한다. 각 스위치는 반도체 장치(100)의 입력 단자 중 어느 하나와 회로(110) 사이의 전기적 연속성을 제어한다. 스위치의 전기적 연속성은 신호(TCM)에 의하여 제어된다.
LGC(120)는 회로(110) 및 READ(124)를 제어하기 위한 신호를 생성하는 기능을 갖는다. 회로(110)에서의 각 회로(111)는 LGC(120)에 의하여 생성된 신호에 따라 입력 신호를 처리한다. READ(124)는 회로(110)를 구동하기 위한 회로이다. READ(124)는 LGC(120)에 의하여 생성된 신호에 따라 신호를 출력하는 회로(111[1] 내지 111[K]) 중에서 회로를 선택하는 기능을 갖는다. 회로(111) 및 READ(124)의 동작에 필요한 신호는 반도체 장치(100)의 외부 회로로부터 입력되어도 좋다.
PTL(130) 및 LGC(121)는 회로(110)의 동작을 검증하기 위한 회로이다. LGC(121)는 PTL(130)을 제어하는 기능을 갖는다. LGC(121)는 신호(S[h-1:0] 및 SB[h-1:0])를 생성한다. 신호(SB[h-1:0])는 신호(S[h-1:0]의 반전 신호이다. PTL(130)은 하나의 입력 신호(TIREF)를 K개의 출력 배선(K개의 출력 단자) 중 어느 하나에 분배하는 기능을 갖는다. 즉, PTL(130)은 디멀티플렉서(DEMUX)로서 기능한다. PTL(130)은 신호(S[h-1:0] 및 SB[h-1:0])에 따라 신호(TIREF)를 출력하는 배선을 선택한다. 신호(S[h-1:0] 및 SB[h-1:0])에 의하여 형성된 데이터는 신호(TIREF)가 입력되는 회로(111[1] 내지 111[K])를 나타낸다.
(통상 동작)
반도체 장치(100)의 통상 동작 시에, 스위치 회로(123)의 K개의 스위치가 온 상태가 된다. 회로(110)에서 신호(MI[1] 내지 MI[K])가 처리된다. READ(124)는 회로(111[1] 내지 111[K]) 중 어느 하나를 선택하고, 선택된 회로(111)에 의하여 처리된 하나 또는 복수의 신호가 배선(112)에 출력된다. 배선(112)은 출력 단자(113)와 전기적으로 접속된다. 출력 단자(113)로부터 추출된 신호(CMOUT)는 반도체 장치(100)의 외부 회로에 의하여 처리된다. 또한, 신호(CMOUT)가 복수의 신호를 포함하는 신호군인 경우, 신호(CMOUT)의 신호 수에 따라 복수의 배선(112) 및 출력 단자(113)가 제공된다.
(검증 동작)
회로(110)의 검증 동작 시에, 스위치 회로(123)의 K개의 스위치가 오프 상태가 된다. PTL(130)에 의하여, 신호(S[h-1:0] 및 SB[h-1:0])에 의하여 특정되는 어느 하나의 회로(111)에 신호(TIREF)가 입력된다. 예를 들어, 모든 회로(111)를 검증하는 경우, PTL(130)에 의하여 신호(TIREF)가 회로(111[1] 내지 111[K])에 순차적으로 입력된다. READ(124)에 의하여, 회로(111[1] 내지 111[K])에 의하여 처리된 신호가 배선(112)에 순차적으로 출력된다. K개의 회로(111)에 의하여 같은 신호(TIREF)가 처리되기 때문에, 신호(CMOUT)를 분석함으로써 각 회로(111)에서 불량의 평가 또는 성능 검증 등을 수행할 수 있다.
도 1은 회로(111[1] 내지 111[K])의 출력 단자가 공통 배선(112)과 접속되는 예이다. 반도체 장치(100)의 구성은 이에 한정되지 않는다. 예를 들어, 각 회로(111[1] 내지 111[K])의 다음 단에 또 다른 회로가 전기적으로 접속되어도 좋다.
<<PTL의 구조예>>
도 1의 PTL(130)에 사용할 수 있는 반도체 장치에 대하여 설명한다. 도 2의 PTL(131)은 신호 경로가 트리 구조를 가지며 복수의 트랜지스터가 이진 트리 구조를 형성하도록 직렬로 접속되는 회로이다. 여기서, 트랜지스터는 n채널 트랜지스터이다. PTL(131)은 2 h 출력의 DEMUX로서 기능하고, 입력 단자와 각 출력 단자 사이에 h개의 트랜지스터가 직렬로 전기적으로 접속된다. 출력 단자로부터 q번째 단(q는 1 이상 h 이하의 정수)에는 2( h +1- q )개의 트랜지스터가 제공되고, 같은 노드에 접속된 소스를 각각 포함하는 2( h-q ) 쌍의 트랜지스터가 제공된다. 트랜지스터 쌍에 있어서, 한쪽 트랜지스터의 게이트에 신호(SB[q-1])가 입력되고, 다른 쪽 트랜지스터의 게이트에 신호(S[q-1])가 입력된다.
h가 4인 경우를 예로 들어 PTL(131)의 동작을 설명한다. 이 경우, PTL(131)은 16출력의 DEMUX로서 기능한다. 여기서는, 이해를 용이하게 하기 위하여 신호(S[3:0])는 디지털 신호이다. 데이터 값이 "1"일 때, 신호(S[q-1] 및 SB[q-1])는 고레벨(H레벨)이고, 트랜지스터가 온 상태가 될 수 있는 전압을 갖고, 데이터 값이 "0"일 때, 신호(S[q-1] 및 SB[q-1])는 저레벨(L레벨)이고, 트랜지스터가 오프 상태가 될 수 있는 전압을 갖는다. 예를 들어, 신호(S[3:0])가 "0000"일 때, 단자(OUT[1])로부터 신호가 출력된다. 신호(S[3:0])가 "0111"일 때, 단자(OUT[8])로부터 신호가 출력된다.
PTL(131)의 출력 단자 수는 PTL(131)의 다음 단의 회로의 구성에 따라 적절히 변경하여도 좋다. 이 경우, 각개의 출력 단자에 접속되는 트랜지스터의 단 수가 서로 같은 것이 바람직하다. 예를 들어, 도 3의 PTL(132)의 회로 구성을 적용할 수 있다. 도 3의 PTL(132)은 28출력의 DEMUX로서 기능한다. PTL(132)에는, 신호(S[4:0] 및 SB[4:0])가 입력된다. 도 4는 논리 기호로 표현된 PTL(132)을 도시한 것이다. PTL(132)은 하나의 DEMUX(141), 2개의 DEMUX(142(142_1 및 142_2)), 및 2개의 DEMUX(143(143_1 및 143_2))를 포함한다. DEMUX(141)는 4출력을 가지고, DEMUX(142)는 8출력을 가지고, DEMUX(143)는 6출력을 갖는다. 도 3에 도시된 바와 같이, DEMUX(143)는 DEMUX(142)로부터 3개의 트랜지스터가 생략된 회로에 상당한다.
도 2 및 도 3에 나타낸 예에서, n채널 트랜지스터 대신에 p채널 트랜지스터를 사용할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 패스 트랜지스터 로직 회로가 디멀티플렉서로서 기능할 때, 직렬로 접속된 패스 트랜지스터의 단 수보다 출력 수를 많게 할 수 있다. 예를 들어, 패스 트랜지스터의 단 수가 10인 경우, 디멀티플렉서의 출력의 최대수는 210=1024로 할 수 있다. PTL은 적은 수의 소자로 다수의 출력을 가질 수 있다. 테스트 회로는 통상 동작 시에는 동작할 필요가 없기 때문에, 회로 크기가 작은 PTL(130)를 사용하여 테스트 회로를 형성하는 것은, 테스트 회로를 조합함으로써 생기는 면적 오버헤드를 줄이는 데에 매우 효과적이다. 이것은 10단의 패스 트랜지스터 로직 회로 대신에 1024단의 시프트 레지스터가 반도체 장치(100)에 제공되는 경우를 상정하면 설명할 수 있다.
또한, 다수의 회로(111)를 검증하기 위하여 사용되는 신호(TIREF)가 아날로그 신호, 특히 아날로그 전류 신호인 경우, PTL(130)에 의하여 신호(TIREF)를 복수의 회로(111)에 분배하는 것은 검증의 정확성을 향상시키는 데에 효과적이다. 예를 들어, 검증 시에 단자(OUT[1])가 선택되어 있을 때, 신호(SB[h-1:0])가 입력되는 트랜지스터가 온 상태이고, 나머지 트랜지스터들이 오프 상태이다. 그러므로, 단자(OUT[1])로부터 출력되는 신호는 오프 상태 시의 트랜지스터의 누설 전류의 영향을 상당히 받는다. PTL(130)에서는, 직렬로 접속되는 트랜지스터의 단 수를 출력 단자 수보다 적게 할 수 있기 때문에, 아날로그 전류의 전류값의 편차 및 회로(111)에서의 검증 오차를 억제할 수 있다.
(실시형태 2)
여기서, 패스 트랜지스터 로직 회로를 포함하는 반도체 장치의 일례로서 표시 장치에 대하여 설명한다. 실시형태 1의 반도체 장치가 드라이버 회로에 제공되는 예를 설명한다.
<<표시 장치>>
도 5는 표시 장치의 구성예를 도시한 블록도이다. 표시 장치(200)는 화소부(210), 주변 회로(220), CPU(230), 제어 회로(231), 전원 회로(232), 화상 처리 회로(233), 및 메모리(234)를 포함한다.
CPU(230)는 명령을 실행하고 표시 장치(200)를 총괄적으로 제어하기 위한 회로이다. CPU(230)는 외부로부터 입력되는 명령 및 내부 메모리에 저장된 명령을 실행한다. CPU(230)는 제어 회로(231) 및 화상 처리 회로(233)를 제어하기 위한 신호를 생성한다. CPU(230)로부터의 제어 신호에 기초하여, 제어 회로(231)는 표시 장치(200)의 동작을 제어한다. 제어 회로(231)는 CPU(230)에 의하여 결정된 처리가 실행되도록 주변 회로(220), 전원 회로(232), 화상 처리 회로(233), 및 메모리(234)를 제어한다. 제어 회로(231)에는, 예를 들어, 화면 갱신의 타이밍을 결정하는 다양한 동기 신호가 입력된다. 동기 신호의 예에는, 수평 동기 신호, 수직 동기 신호, 및 기준 클록 신호가 포함된다. 제어 회로(231)는 이들 신호로부터 주변 회로(220)의 제어 신호를 생성한다. 전원 회로(232)는 화소부(210) 및 주변 회로(220)에 전원 전압을 공급하는 기능을 갖는다.
화소부(210)는 복수의 화소(211), 복수의 배선(GL), 복수의 배선(SL), 및 복수의 배선(ML)을 포함한다. 복수의 화소(211)는 어레이 형태로 배열된다. 복수의 배선(GL, SL, 및 ML)은 복수의 화소(211)의 배열에 따라 제공된다. 배선(GL)은 수직 방향으로 배열된다. 배선(SL 및 ML)은 수평 방향으로 배열된다. 배선(GL)은 게이트선, 주사선, 또는 선택 신호선 등이라고도 할 수 있다. 배선(SL)은 소스선 또는 데이터선 등이라고도 할 수 있다. 배선(ML)은 화소(211)를 모니터하기 위하여 제공되며, 예를 들어, 모니터 배선이라고 할 수 있다.
주변 회로(220)는 게이트 드라이버 회로(221), 소스 드라이버 회로(222), 모니터 회로(223), 및 아날로그-디지털 변환 회로(ADC)(224)를 포함한다.
게이트 드라이버 회로(221)는 배선(GL)을 구동하기 위한 회로이며, 배선(GL)에 공급되는 신호를 생성하는 기능을 갖는다. 소스 드라이버 회로(222)는 배선(SL)을 구동하기 위한 회로이며, 배선(SL)에 공급되는 신호를 생성하는 기능을 갖는다. 모니터 회로(223)는 배선(ML)을 흐르는 아날로그 신호를 검출하는 기능을 갖는다. ADC(224)는 모니터 회로(223)로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 회로이다. 신호(CMOUT)는 ADC(224)의 출력 신호이며 디지털 신호이기도 하다. 신호(CMOUT)는 화상 처리 회로(233)에 입력된다. 여기서는, 실시형태 1의 반도체 장치가 ADC(224)에 사용된다.
화상 처리 회로(233)는 외부로부터 입력된 영상 신호를 처리하여 데이터 신호(VDATA)를 생성하는 기능을 갖는다. 데이터 신호(VDATA)는 계조를 나타내는 디지털 신호이다. 또한, 화상 처리 회로(233)는 신호(CMOUT)를 사용하여 데이터 신호(VDATA)를 보정하는 기능을 갖는다. 소스 드라이버 회로(222)는 데이터 신호(VDATA)를 처리하여, 각 배선(SL)에 공급되는 데이터 신호를 생성하는 기능을 갖는다. 화상 처리 회로(233)에서 처리를 수행하기 위하여 필요한 데이터를 저장하기 위하여 메모리(234)가 제공된다. 예를 들어, 신호(CMOUT), 데이터 신호(VDATA), 또는 외부로부터 입력된 영상 신호가 메모리(234)에 저장된다.
도 6은 표시 장치(200)의 분해 사시도이다. 표시 장치(200)는 상부 커버(258-1)와 하부 커버(258-2) 사이에, FPC(256)가 접속되는 터치 패널 유닛(252), FPC(255)가 접속되는 표시 패널(250), 프레임(259), 인쇄 기판(251), 및 배터리(253)를 포함한다. 배터리(253) 및 터치 패널 유닛(252) 등은 제공되지 않는 경우가 있다. 또한, 표시 패널에 광을 비추는 백 라이트 유닛을 필요에 따라 제공하여도 좋다.
상부 커버(258-1) 및 하부 커버(258-2)의 형상 및 크기는 터치 패널 유닛(252) 및 표시 패널(250)의 크기에 따라 적절히 변경할 수 있다. 프레임(259)은 표시 패널(250)을 보호하며, 인쇄 기판(251)의 동작에 의하여 발생된 전자기파를 차단하기 위한 전자기 실드(electromagnetic shield)로서도 기능한다. 프레임(259)은 방열판으로서 기능하여도 좋다.
인쇄 기판(251)은 CPU(230), 전원 회로(232), 화상 처리 회로(233), 및 메모리(234)를 포함한다. 전원 회로(232)에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도로 제공된 배터리(253)를 사용하여도 좋다. 상용 전원을 사용하는 경우에는 배터리(253)를 생략할 수 있다. 표시 장치(200)는 편광판, 위상차판, 또는 프리즘 시트 등의 부재가 추가로 제공되어도 좋다.
터치 패널 유닛(252)은 저항막식 터치 패널 또는 정전 용량식 터치 패널을 표시 패널(250)과 중첩되도록 형성할 수 있다. 표시 패널(250)의 대향 기판(실링 기판(sealing substrate))은 터치 패널 기능을 가질 수 있다. 표시 패널(250)의 각 화소에 광센서를 제공하여 광학식 터치 패널을 형성하여도 좋다. 정전 용량식 터치 패널이 얻어지도록 표시 패널(250)의 각 화소에 터치 센서용 전극을 제공하여도 좋다.
도 6의 표시 패널(250)은 기판(260) 및 기판(대향 기판)(261)을 포함한다. 기판(260)은 화소부(210) 및 주변 회로(220)가 제공된다. 화소부(210) 등의 회로가 제공된 기판(260)을 소자 기판(백플레인)이라고 하는 경우가 있다. 주변 회로(220)의 일부 또는 모두를 화소부(210)와 같은 제작 공정으로 기판(260)에 제공하여도 좋다. 도 6의 나타낸 예에서는, 주변 회로(220)의 일부가 IC(263)에 제공된다. IC(263)는 COG(chip on glass) 방식으로 기판(260)에 탑재된다.
<<표시 패널>>
도 7은 표시 패널(250)의 소자 기판의 구조예를 도시한 평면도이다. 여기서는, 오른쪽, 왼쪽, 위, 및 아래 등 위치를 나타내는 용어의 기준으로서 도 7을 사용한다.
표시 패널(250)은 화소부(210) 및 주변 회로(220)(회로(221 내지 224))가 제공된다. 주변 회로 중 게이트 드라이버 회로(221) 및 모니터 회로(223)는 화소부(210)와 같은 제작 공정으로 기판(260) 위에 형성된다. 게이트 드라이버 회로(221)는 2개의 회로(GDL 및 GDR)로 분할되고, 이들 회로는 화소부(210)의 좌우에 제공된다. 예를 들어, 홀수 행의 배선(GL)이 GDR과 전기적으로 접속되고, 짝수 행의 배선(GL)이 GDL과 전기적으로 접속된다. 이 경우, GDL과 GDR이 교대로 배선(GL)을 구동한다.
영역(262)에는, 소스 드라이버 회로(222) 및 ADC(224)가 제공된다. 도 7에 나타낸 예에서, 소스 드라이버 회로(222) 및 ADC(224)는 6개의 드라이버 IC(10)를 포함한다. 드라이버 IC(10)의 수는 이에 한정되지 않는다. 영역(262)에는 복수의 단자(미도시)가 형성되고, 이들 단자에 드라이버 IC(10)가 전기적으로 접속된다.
이하의 표시 장치(200)의 설명에 있어서, 수평 방향(H)의 화소부(210)의 해상도는 n×RGB이고, 수직 방향(V)의 해상도는 m이다. n 및 m은 각각 2 이상의 정수이다. RGB(적색, 녹색, 및 청색)는 화소(211)에서 표시되는 색을 나타낸다. 여기서는, 3(RGB) 화소(211)(부화소)가 하나의 단위 화소를 형성한다.
단위 화소의 구조는 이에 한정되지 않으며, 부화소의 수, 부화소의 발광색, 및 단위 화소 내의 부화소의 배열 등은 적절히 설정할 수 있다. 예를 들어, 4개의 부화소가 하나의 단위 화소를 형성하는 경우, 표시되는 색의 조합은 적색(R), 녹색(G), 청색(B), 및 황색(Y), 또는 적색(R), 녹색(G), 청색(B), 및 백색(W)으로 할 수 있다. 본 명세서 등에서는, 화소에서 표시되는 색에 의하여 구성요소를 구별하는 경우, "_R","[R]", 또는 "R[1]" 등의 식별 기호를 덧붙인다. 예를 들어, 화소(211_R)는 적색 화소(211)를 나타낸다. 배선(SL_G[2])은 화소(211_G)에 전기적으로 접속되는 제 2 열의 배선(SL)을 나타낸다.
<<화소>>
도 8의 (A)는 화소(211)의 일례를 나타내는 회로도이고, 도 8의 (B)는 도 8의 (A)의 화소(211)의 동작예를 나타내는 타이밍 차트이다.
도 8의 (A)는 제 k 행 제 j 열(k는 2 이상 m 이하의 정수이고, j는 2 이상 n 이하의 정수)에 배치된 화소(211)를 나타낸 것이다. 화소(211)는 배선(GL, SL, ML, 및 ANL)과 전기적으로 접속된다. 화소(211)는 트랜지스터(M1 내지 M3), 커패시터(C1), 및 발광 소자(EL1)를 포함한다.
발광 소자(EL1)는 한 쌍의 단자(애노드 및 캐소드)를 포함한다. 발광 소자(EL1)로서는, 전류 또는 전압으로 휘도를 제어할 수 있는 소자를 사용할 수 있다. 발광 소자(EL1)의 대표적인 예는 발광 다이오드(LED) 및 유기 발광 다이오드(OLED)이다. OLED를 사용하는 경우, 발광 소자(EL1)는 전계 발광(EL: electroluminescent)층을 포함한다. EL층은 애노드와 캐소드 사이에 단층 또는 복수의 층을 사용하여 형성된다. EL층은 발광성 물질을 함유하는 층(발광층)을 적어도 포함한다. EL층이 발광에 사용되는 발광 소자를 EL 소자라고 하는 경우가 있다. EL 소자가 화소에 사용되는 표시 장치를 EL 표시 장치라고 하는 경우가 있다. 특히 유기 EL층을 포함하는 발광 소자를 유기 EL 소자라고 하고, 유기 EL 소자를 포함하는 표시 장치를 유기 EL 표시 장치(OLED)라고 하는 경우가 있다. 말할 필요도 없이, 발광 소자(EL1)는 유기 EL 소자로 할 수 있다.
도 8의 (A)에서 트랜지스터(M1 내지 M3)는 n채널 트랜지스터이지만, 이들 트랜지스터 중 일부 또는 모두가 p채널 트랜지스터이어도 좋다. 트랜지스터(M1 내지 M3)는 게이트와 전기적으로 접속되는 백 게이트를 각각 포함한다. 이러한 디바이스 구조에 의하여, 트랜지스터(M1 내지 M3)의 전류 구동 능력을 향상시킬 수 있다. 트랜지스터(M1 내지 M3)의 일부 또는 모두가 백 게이트를 포함하지 않는 트랜지스터이어도 좋다.
트랜지스터(M1)는 트랜지스터(M2)의 게이트(노드(N2))와 배선(SL)을 접속하는 패스 트랜지스터이다. 트랜지스터(M3)는 배선(ML)과 발광 소자(EL1)의 애노드(노드(N1))를 접속하는 패스 트랜지스터이다. 트랜지스터(M2)는 구동 트랜지스터이며, 발광 소자(EL1)에 공급되는 전류의 전류원으로서 기능한다. 트랜지스터(M2)의 드레인 전류량에 따라, 발광 소자(EL1)의 휘도가 조절된다. 커패시터(C1)는 노드(N1)와 노드(N2) 사이의 전압을 저장하는 저장 용량이다.
<동작예>
배선(SL)에는 데이터 신호(Vda)가 입력된다. 데이터 신호(Vda)의 전압값은 영상 신호의 계조에 대응한다. 도 8의 (B)에 있어서, Vda[k] 및 Vda[k+1]은 각각 k번째 및 k+1번째의 화소(211)에 입력되는 데이터 신호(Vda)를 나타낸다.
기간(P1)은 기록 동작 기간이며, 이 기간 동안 발광 소자(EL1)는 발광하지 않는다. 배선(ANL)에는 전압(Vano)이 인가되고, 발광 소자(EL1)의 캐소드에는 전압(Vcat)이 인가된다. 배선(ML)은 전압(V0)을 공급하는 전원선과 전기적으로 접속된다. 배선(GL)을 고레벨로 설정하여 트랜지스터(M1 및 M3)를 온 상태로 한다. 배선(SL)의 전압이 노드(N2)에 인가되기 때문에, 이 전압에 대응하는 값을 갖는 드레인 전류가 트랜지스터(M2)를 흐른다.
또한, 전압(Vano), 전압(V0), 및 전압(Vcat)은 이하의 식(b1), 식(b2), 및 식(b3)을 만족시키도록 설정하는 것이 바람직하다. 이하의 식에 있어서, 전압(VthE)은 발광 소자(EL1)의 문턱 전압을 나타내고, 전압(Vth2)은 트랜지스터(M2)의 문턱 전압을 나타낸다.
V0<Vcat+VthE …(b1)
Vano>V0+VthE …(b2)
Vano>Vcat+VthE+Vth2 …(b3)
식(b1) 및 식(b2)이 만족되었을 때, 기간(P1)(기록 기간)에 트랜지스터(M3)를 온 상태로 함으로써, 트랜지스터(M2)의 드레인 전류를 발광 소자(EL1)가 아니라 배선(ML)에 우선적으로 흘릴 수 있다. 식(b3)이 만족되었을 때, 기간(P2)(발광 기간)에 배선(ANL)과 발광 소자(EL1)의 캐소드 사이에 전위차가 발생되기 때문에, 트랜지스터(M2)의 드레인 전류가 발광 소자(EL1)에 공급되어, 발광 소자(EL1)가 발광할 수 있다. 기간(P2) 동안 트랜지스터(M1) 및 트랜지스터(M3)는 오프 상태가 된다.
기간(P3)은 트랜지스터(M2)의 드레인 전류를 취득하는 모니터 기간이다. 트랜지스터(M1 및 M3)는 온 상태가 된다. 또한, 배선(ML)과 전압(V0)을 공급하는 전원선 사이의 전기적인 접속이 차단된다. 배선(SL)에는, 노드(N2)의 전압이 전압(Vth2)보다 높게 되는 전압을 인가한다. 배선(ANL)에 전압(Vano)을 인가하고, 발광 소자(EL1)의 캐소드에 전압(Vcat)을 인가한다. 이와 같이 배선(SL) 등을 구동함으로써, 트랜지스터(M2)의 드레인 전류를 발광 소자(EL1)가 아니라 배선(ML)에 우선적으로 흘릴 수 있다.
기간(P3)에 화소(211)로부터 배선(ML)에 출력되는 전류(IMON)는 발광 기간 동안 트랜지스터(M2)를 흐르는 드레인 전류에 상당한다. 전류(IMON)를 분석하고, 그 분석 결과에 기초하여 데이터 신호(Vda)의 전압을 보정함으로써, 화소(211)의 휘도의 어긋남을 보정할 수 있다.
모니터 동작은 반드시 발광 동작 후에 수행될 필요는 없다. 예를 들어, 화소(211)에서, 데이터 기록 동작과 발광 동작이 여러 번 반복된 후에 모니터 동작을 수행할 수 있다. 또는, 모니터 동작 후에, 최소 계조 레벨 0에 대응하는 데이터 신호를 화소(211)에 기록함으로써, 발광 소자(EL1)를 비발광 상태로 하여도 좋다.
여기서는 표시 소자로서 발광 소자가 사용되는 예를 제시하였지만, 본 발명의 일 실시형태는 이에 한정되지 않는다. 예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 적용하거나 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 EL 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, MEMS 셔터 표시 소자, 광간섭 방식 MEMS 표시 소자, 전기 습윤(electrowetting) 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브 등을 포함하는 표시 소자 중 적어도 하나를 포함한다. 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다. EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 있다. 액정 소자를 포함하는 표시 장치의 예에는, 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크, 전자 분류체(electronic liquid powder(등록상표)), 또는 전기 영동 소자를 포함하는 표시 장치의 예는, 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두가 알루미늄 또는 은 등을 함유하도록 형성된다. 이러한 경우, 반사 전극 아래에 SRAM 등 메모리 회로를 제공할 수 있으며, 이는 소비전력의 저감으로 이어진다. 또한, LED를 사용하는 경우, LED의 전극 또는 질화물 반도체 아래에 그래핀 또는 그래파이트를 제공하여도 좋다. 그래핀 또는 그래파이트는 복수의 층이 적층된 다층막이어도 좋다. 이와 같이, 그래핀 또는 그래파이트를 제공함으로써, 그 위에, 결정을 포함하는 n형 GaN 반도체층 등 질화물 반도체막을 쉽게 형성할 수 있게 된다. 또한, 그 위에, 결정을 포함하는 p형 GaN 반도체층 등을 제공하여, LED를 형성할 수 있다. 또한, 결정을 포함하는 n형 GaN 반도체층과, 그래핀 또는 그래파이트 사이에 AlN층을 제공하여도 좋다. LED에 포함되는 GaN 반도체층은 MOCVD(metal organic chemical vapor deposition)법으로 형성하여도 좋다. 다만, 그래핀을 제공할 때, LED에 포함되는 GaN 반도체층은 스퍼터링법으로 형성할 수도 있다.
<<모니터 회로>>
전류(IMON)는 모니터 회로(223)에 입력된다. 모니터 회로(223)는 ADC(224)로의 전류(IMON)의 출력을 제어하는 기능을 갖는다. 도 9의 (A)는 모니터 회로(223)의 구성예를 나타낸 것이다. 모니터 회로(223)는 신호(V0_SW) 및 신호(MSEL[3:1])에 의하여 제어되고 m단의 회로(MONI)를 포함한다. 도 9의 (B)는 회로(MONI[j])의 구성예를 나타낸 회로도이다. 예를 들어, 표시 패널(250)의 해상도가 8K4K(4320×RGB(H)×7680(V))인 경우, 모니터 회로(223)는 4320개의 회로(MONI)를 포함한다.
회로(MONI)는 3입력 1출력의 회로이다. 회로(MONI)의 입력 단자에, 3개의 배선(ML_R, ML_G, 및 ML_B)이 전기적으로 접속되고, 그 출력 단자는 단자(MOUT)이고 ADC(224)와 전기적으로 접속된다. 회로(MONI)는 6개의 트랜지스터(Msw1, Msw2, Msw3, MS1, MS2, 및 MS3)를 포함한다. 트랜지스터(Msw1 내지 Msw3 및 MS1 내지 MS3)는 각각 스위치로서 기능한다. 트랜지스터(Msw1)는 전원선(215)과 배선(ML_R) 사이의 전기적 연속성을 제어하고, 트랜지스터(Msw2)는 전원선(215)과 배선(ML_G) 사이의 전기적 연속성을 제어하고, 트랜지스터(Msw3)는 전원선(215)과 배선(ML_B) 사이의 전기적 연속성을 제어한다. 트랜지스터(MS1)는 단자(MOUT)와 배선(ML_R) 사이의 전기적 연속성을 제어하고, 트랜지스터(MS2)는 단자(MOUT)와 배선(ML_G) 사이의 전기적 연속성을 제어하고, 트랜지스터(MS3)는 단자(MOUT)와 배선(ML_B) 사이의 전기적 연속성을 제어한다. 전원선(215)은 전압(V0)을 공급하기 위한 배선이다.
트랜지스터(Msw1 내지 Msw3)의 게이트에 신호(V0_SW)가 입력된다. 트랜지스터(MS1, MS2, 및 MS3)의 게이트에 신호(MSEL[1], MSEL[2], 및 MSEL[3])가 입력된다. 기록 기간(도 8의 (B)의 기간(P1)) 및 발광 기간(도 8의 (B)의 기간(P2)) 동안, 트랜지스터(Msw1 내지 Msw3)를 온 상태로 하고 트랜지스터(MS1 내지 MS3)를 오프 상태로 한다. 모니터 기간(도 8의 (B)의 기간(P3)) 동안, 트랜지스터(Msw1 내지 Msw3)를 오프 상태로 한다. 트랜지스터(MS1 내지 MS3) 중 어느 하나가 온 상태가 되도록 제어된다. 모니터 기간 동안, 배선(ML_R[j], ML_G[j], 및 ML_B[j])을 통하여 흐르는 전류 신호(IMON_R[j], IMON_G[j], 및 IMON_B[j])가 순차적으로 단자(MOUT[j])로부터 출력된다.
여기서는, 트랜지스터(Msw1 내지 Msw3 및 MS1 내지 MS3)가 n채널 트랜지스터이지만, 이들 트랜지스터의 일부 또는 모두가 p채널 트랜지스터이어도 좋다. 또한, 트랜지스터(Msw1 내지 Msw3 및 MS1 내지 MS3)는 각각 백 게이트를 포함하지만, 이들 트랜지스터의 일부 또는 모두가 백 게이트를 포함하지 않는 트랜지스터이어도 좋다.
<<게이트 드라이버 회로(GDR 및 GDL)>>
회로(GDR 및 GDL)는 각각 m/2단의 시프트 레지스터이다. 도 8의 (A)의 화소(211) 및 도 9의 (B)의 회로(MONI)는 각각 단일 도전형의 트랜지스터를 포함하는 회로이다. 그러므로, 표시 패널(250)의 비용 삭감 등을 위하여 회로(GDR 및 GDL)는 n채널 트랜지스터만을 사용하여 형성되는 것이 바람직하다.
<<드라이버 IC>>
도 10은 드라이버 IC의 구성예를 나타낸 것이다. 도 10에 나타낸 드라이버 IC(10)는 회로(SD)(20), 테스트 회로(21), 아날로그-디지털 변환 회로(ADC)(30), 로직 회로(LGC)(31), 판독 회로(32), 스위치 회로(33), 패스 트랜지스터 로직 회로(PTL)(34), 로직 회로(LGC)(35), 복수의 단자(50), 3r개의 단자(51)(r은 2 이상 n 이하의 정수), 복수의 단자(52), 단자(60), r개의 단자(61), 및 복수의 단자(62)를 포함한다. 단자(50)는 입력 단자이고, 단자(51 및 52)는 출력 단자이다. 단자(60 및 61)는 입력 단자이고, 단자(62)는 출력 단자이다. 도 10은 드라이버 IC(10)의 단자 중 몇 개를 나타낸 것이다. 또한, 단자(50)와 같이 도 10에서 단자가 하나의 단자로 나타내어지더라도, 이 단자가 입력 신호 또는 출력 신호 수에 대응하는 복수의 단자를 포함하는 단자군일 수 있다. 이는 다른 도면에도 마찬가지로 적용된다.
<소스 드라이버부>
SD(20)는 소스 드라이버 회로(222)에 대응하는 회로이며, 3r개의 단자(51)와 전기적으로 접속된다. 도 10은 단위 화소가 3(RGB) 화소(211)를 포함하는 예를 나타낸 것이다. 단위 화소가 4(RGBY) 화소(211)의 경우에는, 단자(51)의 수는 4r이다.
단자(51[1] 내지 51[3r])는 각개의 배선(SL)과 전기적으로 접속된다. 단자(50)는 n A비트의 데이터 신호(VDATA)의 입력 단자이다. 데이터 신호(VDATA)는 화상 처리 회로(233)에 의하여 처리된 영상 신호이다. SD(20)는 데이터 신호(VDATA)를 처리하여 3r개의 데이터 신호(아날로그 전압 신호)(Vda[1] 내지 Vda[3r])를 생성한다. 또한, SD(20)는 제어 회로(231)에 의하여 특정되는 타이밍에 데이터 신호(Vda[1] 내지 Vda[3r])를 단자(51[1] 내지 51[3r])에 출력한다. SD(20)에 의하여 수행되는 처리의 예는, 병렬-직렬 변환, 디지털-아날로그 변환, 및 신호 증폭이다. 이들 처리에 따라 복수 종류의 기능 회로가 SD(20)에 제공된다.
테스트 회로(21)는 SD(20)의 동작을 검증하기 위하여 제공된다. 테스트 회로(21)는 SD(20)와 단자(51) 사이의 전기적 연속성을 제어하는 스위치 회로를 포함한다. SD(20)의 검증 동안에 테스트 회로(21)는 SD(20)와 단자(51[1] 내지 51[3r]) 사이의 전기적 연속성을 차단한다. 테스트 회로(21)의 제어에 따라 SD(20)는 하나 또는 복수의 데이터 신호(Vda)를 단자(52)로부터 출력한다. 여기서는, 단자(52)로부터의 출력 신호를 신호(TSD)라고 한다. 단자(52)로부터 출력되는 신호(TSD)를 분석하면, SD(20)에서 불량의 판정 또는 성능의 검증 등을 수행할 수 있다.
<전류 검출부>
드라이버 IC(10)는 모니터 회로(223)로부터의 출력 신호(IMON)의 전류값을 취득하기 위한 전류 검출부를 포함한다. 전류 검출부에 도 1의 반도체 장치(100)가 사용된다. 전류 검출부는 ADC(30), LGC(31), 판독 회로(32), 스위치 회로(33), PTL(34), LGC(35), 단자(60), r개의 단자(61), 및 복수의 단자(62)를 포함한다. 단자(60 및 61)는 입력 단자이고, 단자(62)는 출력 단자이다.
단자(61[1] 내지 61[r])는 각개의 회로(MONI)의 단자(MOUT)(도 9)와 전기적으로 접속된다. ADC(30)는 단자(61[1] 내지 61[r])로부터 입력되는 신호를 각각 디지털 신호로 변환하기 위한 회로이며, r개의 회로(ADC_CM)를 포함한다. 회로(ADC_CM)는 입력 신호를 n B비트 디지털 신호로 변환하는 아날로그-디지털 변환 회로이다. LGC(31)는 ADC(30) 및 판독 회로(32)를 제어하는 제어 신호를 생성하기 위한 회로이다.
스위치 회로(33)는 ADC_CM[1] 내지 ADC_CM[r]와 단자(61[1] 내지 61[r]) 각각 사이의 전기적 연속성을 제어하는 기능을 갖는다. 스위치 회로(33)는 r개의 스위치(SW3)를 포함한다. 스위치(SW3[j])(j는 1 이상 r 이하의 정수)는 단자(61[j])와 ADC(30)의 입력 단자 사이의 전기적 연속성을 제어한다. 스위치(SW3)는 예를 들어, 트랜지스터를 포함하여도 좋다. ADC(30)를 검증하기 위해서는, ADC_CM[1] 내지 ADC_CM[r]에 아날로그 전류 신호(TIREF)를 입력한다. 통상 동작 시, 즉 표시 패널(250)이 화상을 표시하고 있을 때, 화소(211)의 모니터 기간 동안 ADC_CM[1] 내지 ADC_CM[r]에 전류 신호(IMON[1] 내지 IMON[r])를 입력한다.
판독 회로(32)는 ADC(30)의 신호를 읽어내기 위한 회로이다. 예를 들어, 판독 회로(32)에 시프트 레지스터를 제공하고, 시프트 레지스터가 ADC_CM[1] 내지 ADC_CM[r]에 순차적으로 제어 신호를 출력하여 신호를 읽어낸다. 복수의 단자(62)는 판독 회로(32)의 출력 신호(CMOUT)를 위한 단자이다.
PTL(34)은 ADC(30)의 동작을 검증하기 위한 회로이다. LGC(35)는 PTL(34)의 제어 신호를 생성하기 위한 회로이다. PTL(34)은 r출력의 DEMUX로서 기능할 수 있다. PTL(34)은 하나의 단자(PIN)로부터 입력되는 신호(TIREF)를 r개의 단자(POUT[1] 내지 POUT[r])에 분배할 수 있다. 단자(60)는 신호(TIREF)를 입력하기 위한 단자이다.
예를 들어, 표시 패널(250)에 6개의 드라이버 IC(10)가 사용되고 해상도가 4K2K(Quad Full HD, 3840×RGB(H)×2160)인 경우, 단자(61)의 수는 640이고, 단자(51)의 수는 1920(3×640)이다. 해상도가 8K4K(4320×RGB(H)×7680(V))인 경우, 단자(61)의 수는 720이고, 단자(51)의 수는 2160(3×720)이다.
<PTL>
도 11은 PTL(34) 및 LGC(35)의 구성예를 나타낸 것이다. LGC(35)는 PTL(34)의 패스 트랜지스터들 사이의 전기적 연속성을 제어하는 신호를 생성하는 기능을 갖는다. 도 11에 화소부(210)의 해상도가 8K4K(4320×RGB(H)×7680(V))인 예를 나타내었다.
도 11의 LGC(35)는 카운터 회로(301) 및 2개의 레벨 시프트 회로(LS)(302)를 포함한다. 단자(66, 67, 68, 및 69)는 드라이버 IC(10)의 단자이다. 단자(66)는 클록 신호(TMCLK)를 위한 입력 단자이고, 단자(67)는 신호(TCM)의 입력 단자이다. 단자(68)는 전원 전압(VDDS)의 입력 단자이고, 단자(69)는 전원 전압(VSS)의 입력 단자이다.
카운터 회로(301)는 2진법의 10자리의 카운트 값을 얻는 기능을 갖는다. 카운터 회로(301)의 카운트 값의 자리 수는 PTL(34)의 구성에 따라 결정할 수 있다. 카운터 회로(301)는 신호(TMCLK)의 상승(또는 하강)을 카운트한다. 카운터 회로(301)는 카운트 값을 나타내는 신호(TC_CNT[9:0]) 및 반전 신호(TC_CNTB[9:0])를 출력한다. 신호(TCM)는 카운트 값을 리셋하기 위한 신호이다. 예를 들어, 신호(TCM)를 고레벨로 설정하면, 카운트 값이 1023(210-1)이 되고 신호(TC_CNT[9:0])가 고레벨로 설정된다.
여기서는, 카운터 회로(301)의 리셋 동작과 스위치 회로(33)의 스위치(SW3)의 스위칭 동작이 서로 연동된다. 그러므로, 신호(TCM)는 직접 또는 레벨 시프터(LS)를 통하여 스위치 회로(33)에 입력된다. 스위치(SW3)는 신호(TCM)에 의하여 온 상태 또는 오프 상태가 되도록 제어된다.
LS(302-1)는 신호(TC_CNT[9:0])의 레벨을 시프트하여 신호(CNT[9:0])를 생성한다. LS(302-2)는 신호(TC_CNTB[9:0])의 레벨을 시프트하여 신호(CNTB[9:0])를 생성한다. 신호(CNT[9:0] 및 CNTB[9:0])는 PTL(34)에 입력된다. PTL(34)의 패스 트랜지스터는 신호(CNT[9:0] 및 CNTB[9:0])에 의하여 온 상태 또는 오프 상태가 되도록 제어된다.
PTL(34)은 PTL(132)(도 3 및 도 4)과 같은 회로 구성을 가질 수 있고, 이진 트리 구조를 형성하도록 복수의 n채널 패스 트랜지스터 또는 복수의 p채널 패스 트랜지스터가 서로 접속된다. 도 11의 PTL(34)은 하나의 DEMUX(311), 2개의 DEMUX(312), 및 2개의 DEMUX(313)를 포함한다. DEMUX(311)에 신호(CNT 및 CNTB) 각각의 상위 2비트가 입력되고, DEMUX(312 및 313)에 신호(CNT 및 CNTB) 각각의 하위 7비트가 입력된다.
DEMUX(311)는 4출력의 회로이다. DEMUX(312)는 256출력의 회로이고, DEMUX(313)는 104출력의 회로이다. DEMUX(312_1)는 단자(POUT[1] 내지 POUT[256])와 전기적으로 접속되고, DEMUX(312_2)는 단자(POUT[257] 내지POUT[512])와 전기적으로 접속된다. DEMUX(313_1)는 단자(POUT[513] 내지POUT[616])와 전기적으로 접속되고, DEMUX(313_2)는 단자(POUT[617] 내지POUT[720])와 전기적으로 접속된다.
도 12는 DEMUX(312)의 구성예를 나타낸 것이다. 도 12에서, 패스 트랜지스터는 n채널 트랜지스터이다. 도 12로부터 점선으로 둘러싸인 패스 트랜지스터를 제외한 회로가 DEMUX(313)에 상당한다.
카운터 회로(301)는 PTL(34)의 구성에 따라 카운트 값을 생성한다. 도 11의 예에서, 카운터 회로(301)는 0 내지 615를 카운트하고 나서 768부터 871까지를 카운트한다. 카운트 값이 615일 때, 단자(POUT[616])가 선택된다. 카운트 값이 768일 때 단자(POUT[617])가 선택되고, 카운트 값이 871일 때 단자(POUT[720])가 선택된다. 또한, 카운터 회로(301)가 리셋되어 카운트 값이 1023일 때, PTL(34)에 신호 경로가 형성되지 않기 때문에 아무 단자(POUT)도 단자(PIN)와 전기적으로 접속되지 않는다. 신호(IMON)를 화소부(210)로부터 ADC(30)에 입력하는 경우에는, 카운터 회로(301)의 카운트 값이 리셋된다.
<ADC 및 판독 회로>
도 13은 ADC(30) 및 판독 회로(32)의 구성예를 나타낸 것이다. ADC_CM은 적분 회로(321), 콤퍼레이터(322), 및 카운터 회로(323)를 포함한다. ADC(30)를 제어하기 위하여, 드라이버 IC(10)의 외부, LGC(31), 및 시프트 레지스터(SR)(332)로부터 신호가 입력된다. 예를 들어, ADC(30)에는, SR(332)의 최종단으로부터의 신호(CMSROUT)가 입력된다.
판독 회로(32)는 r개의 회로(331) 및 SR(332)를 포함한다. 회로(331[j])는 ADC_CM[j]으로부터 단자(62)로의 신호의 출력을 제어하는 기능을 갖는다. 회로(331)는 예를 들어, 하나 또는 복수의 트라이 스테이트 버퍼 회로(TRIBUF)를 포함할 수 있다. SR(332)은 회로(331)의 제어 신호를 생성하는 기능을 갖는다. 여기서는, SR(332)은 TRIBUF의 인에이블 신호를 생성한다. SR(332)은 복수의 TRIBUF 중 하나를 선택하고, 선택한 TRIBUF와 단자(62)를 접속시켜, TRIBUF의 출력을 하이 임피던스 상태로 한다.
<ADC_CM>
도 14는 ADC_CM 및 판독 회로(32)의 구성예를 나타낸 것이다. 도 14의 ADC_CM은 적분 회로(321), 콤퍼레이터(322), 카운터 회로(323), 및 회로(324)를 포함한다. ADC_CM은 신호(Ia)의 값을 검출하는 기능 및 신호(Ia)의 값을 나타내는 디지털 신호를 생성하는 기능을 갖는다. 바꿔 말하면, ADC_CM은 전류 적분 ADC이며, 아날로그 전류 신호를 디지털 신호로 변환하는 기능을 갖는다. 신호(Ia)는 검증 동안에 아날로그 전류 신호(TIREF)이고, 통상 동작 동안에 회로(MONI)의 출력 신호(IMON)이다.
적분 회로(321)는 연산 증폭기(350), 커패시터(351), 및 스위치(SW50)를 포함한다. 연산 증폭기(350)에 있어서, 반전 입력 단자(단자(-))에는 신호(Ia)가 입력되고, 비반전 입력 단자(단자(+))에는 참조 전압(VREF1)이 입력된다. 스위치(SW50)는 신호(CMSET)에 의하여 제어된다. 신호(CMSET)는 설정 신호(set signal)이며, 연산 증폭기(350)의 출력 단자의 전압을 초기값으로 설정하는 기능을 갖는다. 이 예에서는, 설정 동작에 의하여 연산 증폭기(350)의 출력 단자의 전압은 전압(VREF1)으로 설정된다. 신호(CMSET)는 드라이버 IC(10)의 단자(63)로부터 입력된다.
콤퍼레이터(322)는 연산 증폭기(350)의 출력 신호(VAMP)를 참조 전압(VREF2)과 비교하는 기능을 갖는다. 도 14의 예에서는, 콤퍼레이터(322)로서 히스테리시스 콤퍼레이터가 사용된다. 단자(+)의 입력 신호의 전압이 단자(-)의 입력 신호의 전압보다 높게 되면, 신호(VCMP)는 고레벨이 된다. 전압(VREF1) 및 전압(VREF2)은 드라이버 IC(10) 내부의 전원 생성 회로에서 생성된다. 여기서는, 전압(VREF1)은 전압(VREF2)보다 높다.
회로(324)는 스위치(SW51 내지 SW54) 및 인버터(352)를 포함한다. 스위치(SW51 및 SW52)는 신호(CMPOL)에 의하여 제어되고, 스위치(SW53 및 SW54)는 신호(CMPOLB)에 의하여 제어된다. 회로(324)에 의하여, 콤퍼레이터(322)의 단자(+) 및 단자(-)로의 입력이 신호(VAMP)와 전압(VREF2) 사이에서 전환된다. 즉, 회로(324)는 ADC_CM의 동작 모드를 전류 싱크 모드와 전류 소스 모드 사이에서 전환하는 기능을 갖는다. 신호(CMPOL)는 모드를 설정하기 위한 신호이고, 신호(CMPOL)는 드라이버 IC(10)의 단자(64)로부터 입력된다. 인버터(352)에 의하여 신호(CMPOL)의 반전 신호(CMPOLB)가 생성된다.
카운터 회로(323)는 신호(Ia)의 전류값을 나타내는 디지털 데이터를 생성하는 기능을 갖는다. 카운터 회로(323)는 래치 회로(LAT)(353)를 포함한다. 카운터 회로(323)에는, 클록 신호(CMCLK), 신호(VCMP), 신호(SRESET), 및 신호(CMSROUT)가 입력된다. 클록 신호(CMCLK)는 드라이버 IC(10)의 단자(65)에 입력된다. 신호(SRESET)는 LGC(35)에서 생성되는 신호이며, SR(332)에도 입력된다. 카운터 회로(323)는 신호(CMCLK)의 상승(또는 하강)의 횟수를 카운트하는 기능을 갖는다. LAT(353)는 카운트 값을 유지하기 위한 회로이다. 신호(VCMP)는 카운터 회로(323)의 카운트 동작을 정지하는 기능을 갖는다. 예를 들어, 신호(VCMP)가 저레벨로부터 고레벨로 변화될 때, 카운터 회로(323)는 LAT(353)의 데이터 재기록을 정지한다. 이로써, LAT(353)에서 유지된 카운트 값이 설정한다. 신호(SRESET)는 LAT(353)의 카운트 값을 리셋하기 위한 신호이다. 신호(CMSROUT)는 LAT(353)로부터 카운트 값을 출력시키기 위한 신호이다. LAT(353)는 카운트 값을 나타내는 디지털 신호(CNTA)를 출력한다. 도 14는 카운터 회로(323)가 2진법에서 12자리의 카운트 값을 얻는 기능을 갖는 예를 나타낸 것이다.
<ADC_CM의 동작예>
도 15는 ADC_CM의 동작예를 나타내는 타이밍 차트이다. 도 15의 동작예에서는, 전압(VREF2)이 콤퍼레이터(322)의 단자(+)에 입력되고, 신호(VAMP)가 단자(-)에 입력된다.
ADC_CM은 신호(CMSET 및 SRESET)에 의하여 리셋된다. 또한, 신호(SRESET)에 의하여 SR(332)도 리셋된다. 신호(VAMP)의 전압은 전압(VREF1)이 되고, LAT(353)에서 유지되는 카운트 값이 0가 된다. 카운터 회로(323)는 신호(CMCLK)의 상승의 횟수를 카운트하고, LAT(353)의 카운트 값이 하나씩 증가된다. 신호(CMSET)가 저레벨이 되고 스위치(SW50)가 오프 상태가 되면, 신호(Ia)로 인하여 신호(VAMP)의 전압은 전압(VREF1)으로부터 하강된다. 그 후, 신호(VAMP)의 전압이 전압(VREF2) 미만이 되면, 신호(VCMP)가 고레벨이 된다. 카운터 회로(323)는 고레벨 신호(VCMP)의 입력에 의하여 LAT(353)의 카운트 값의 갱신을 정지하여 카운트 값을 설정한다. 설정한 카운트 값은 신호(Ia)의 전류량을 나타낸다. 여기서는, 카운트 값을 218로 설정한다. 카운터 회로(323)는 고레벨 신호(CMSROUT)의 입력에 의하여 카운트 값 "218"의 신호(CNTA)를 출력한다.
<회로(331)>
신호(CNTA)는 회로(331)의 TRIBUF의 수에 따라 1비트 또는 복수 비트씩 분배되어, TRIBUF에 입력된다. 도 14의 예에서는, 회로(331)는 3개의 TRIBUF를 포함하기 때문에, 신호(CNTA[11:0])는 4비트씩 분리되어 회로(331)에 입력된다. TRIBUF_1에는 신호(CNTA[3:0])가 입력되고, TRIBUF_2에는 신호(CNTA[7:4])가 입력되고, TRIBUF_3에는 신호(CNTA[11:8])가 입력된다.
SR(332)은 신호(SRESET, SRSP, 및 MCLK 등)에 따라 TRIBUF의 인에이블 신호를 생성한다. 신호(SRESET)는 SR(332)의 리셋 신호이다. 신호(SRSP)는 스타트 펄스 신호이다. 신호(MCLK)는 클록 신호이다.
회로(331)에 있어서, TRIBUF_1, TRIBUF_2, 및 TRIBUF_3에 순차적으로 인에이블 신호가 입력되고, 신호(CNTA[3:0]), 신호(CNTA[7:4]), 및 신호(CNTA[11:8])는 이 순서대로 ADC_CM으로부터 단자(62)에 출력된다. 즉, 도 14의 예에서는, 회로(331)는 4비트씩 신호(CNTA[11:0])를 읽어낸다. 읽어낸 신호는 단자(62)로부터 출력된다. 4비트의 신호(CMOUT[3:0])는 단자(62)의 출력 신호이다.
신호(CMOUT)는 화상 처리 회로(233)에 입력된다. 화상 처리 회로(233)는 신호(CMOUT)를 분석하고 데이터 신호(VDATA)를 보정한다. 데이터 신호(VDATA)를 보정하기 위하여 사용되는 전류 신호(IMON)는 약한 신호이며, 예를 들어 약 110pA 내지 10nA이다. 이로써, ADC(30)의 검증에 사용되는 전류 신호(TIREF)는 신호(IMON)와 거의 동등한 전류값인 것이 요구된다.
본 실시형태에서는, PTL(34)은 검증하는 회로(ADC_CM)의 수보다 매우 적은 단 수의 트랜지스터를 포함할 수 있다. 이로써, 테스트 회로의 회로 크기를 축소할 수 있기 때문에, 드라이버 IC(10)를 작게 할 수 있다. 또한, PTL(34)의 패스 트랜지스터의 누설 전류로 인한 신호(TIREF)의 편차를 억제할 수 있다. 예를 들어, 도 11의 예에서는, 780개의 ADC_CM을 검증하기 위하여 10단의 패스 트랜지스터를 포함하는 PTL(34)이 제공된다. 이와 같이 PTL(34)을 테스트 회로에 사용하면, 크기가 작은 테스트 회로에 의하여 다수의 회로를 검증할 수 있고, 오차가 적은 검증을 수행할 수 있다. 특히, 검증 오차를 줄이는 데에, PTL을 테스트 회로에 제공하여 약 1nA 내지 10nA의 전류 신호를 처리하는 기능 회로를 검증하는 것은 효과적이다. 검증하는 회로의 수가 많아질수록, PTL(34)로 인한 누설 전류를 줄이는 효과가 현저해진다. 검증하는 회로의 수는 예를 들어, 2 k 이상(예를 들어, k는 8 이상 19 이하)으로 할 수 있다. 또한, 회로의 수의 상한은 2k보다 크며, 약 1×104, 1×106, 또는 1×107로 할 수 있다.
<<표시 패널>>
도 16은 표시 패널(250)의 디바이스 구조의 일례를 나타낸 것이다. 도 16에는 표시 패널(250)의 적층 구조를 도시하였다. 또한, 도 16은 화소부(210) 및 화소부(210)와 함께 형성되는 주변 회로(220a)(도 7의 예에서는 GDR, GDL, 모니터 회로(223))의 디바이스 구조를 도시한 도면이며, 표시 패널(250)의 특정 부분의 단면도가 아니다. 도 16에서, 표시 패널(250)은 발광 소자(EL1)로부터 방출되는 광(555)이 기판(261) 측으로부터 추출되는 톱 이미션 구조를 갖는다.
기판(260)에 제공되는 트랜지스터 및 커패시터 등의 디바이스 구조에, 특별한 제한은 없다. 화소부(210) 및 주변 회로(220a)의 각 기능에 적합한 디바이스 구조를 선택할 수 있다. 트랜지스터의 디바이스 구조로서는, 예를 들어, 톱 게이트형, 보텀 게이트형, 게이트(프런트 게이트)와 보텀 게이트의 양쪽이 제공되는 듀얼 게이트형, 및 하나의 반도체층에 대하여 복수의 게이트 전극을 포함하는 멀티 게이트형을 들 수 있다. 트랜지스터의 채널이 형성되는 반도체층에도 특별한 제한은 없다. 반도체층에 포함되는 반도체는 단결정 반도체와 비단결정 반도체로 크게 나누어진다. 비단결정 반도체로서는, 다결정 반도체, 미결정 반도체, 및 비정질 반도체 등을 들 수 있다. 반도체 재료로서는, Si, Ge, 및 C 등의 14족 원소를 1종류 또는 복수 종류 포함하는 14족 반도체(예를 들어, 실리콘, 실리콘 저마늄, 또는 탄소화 실리콘), 산화물 반도체(예를 들어, In-Ga-Zn 산화물 또는 In-Sn-Zn 산화물), 및 화합물 반도체 등을 들 수 있다.
여기서는, 표시 패널(250)의 일례로서, 같은 도전형을 갖는 트랜지스터로 소자 기판이 형성되는 예를 설명한다. 예를 들어, 소자 기판의 트랜지스터가 산화물 반도체층에 채널이 형성되는 트랜지스터(이하에서 OS 트랜지스터라고 하는 경우가 있음)이다. 도 16은 트랜지스터(M3), 커패시터(C1), 발광 소자(EL1), 및 주변 회로(220a)의 트랜지스터(M10)를 도시한 것이다. 트랜지스터(M3 및 M10)는 각각 게이트 전극이 기판(260) 측에 제공되는 듀얼 게이트 구조를 갖는다.
<소자 기판>
표시 패널(250)의 소자 기판은 기판(260) 위에 산화물 반도체(OS)층, 복수의 절연층, 및 복수의 도전층 등을 적층함으로써 형성된다.
표시 패널(250)의 도전층은 단층 도전막 또는 2개 이상의 도전막으로 형성할 수 있다. 이러한 도전막으로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 및 베릴륨 등의 금속막을 사용할 수 있다. 또한, 이들 금속을 성분으로 함유하는 합금막 및 화합물막, 인 등 불순물 원소를 함유하는 다결정 실리콘막, 및 실리사이드막 등을 사용할 수 있다. 또한, 소자 기판에 포함되는 도전막으로서, 투광성 도전막을 사용할 수 있다. 투광성 도전막으로서는, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(ITO라고 함), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 금속 산화물을 함유하는 막을 들 수 있다.
표시 패널(250)의 절연층은 단층 절연막 또는 2개 이상의 절연막으로 형성할 수 있다. 무기 절연막으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈럼 등으로 형성되는 막을 들 수 있다. 또한, 수지막으로서는, 아크릴 수지, 폴리이미드 수지, 벤조사이클로뷰테인계 수지, 실록산계 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 수지막을 들 수 있다. 또한, 본 명세서에 있어서, 산화질화물은 질소보다 더 많은 산소를 함유하는 화합물을 말하고, 질화 산화물은 산소보다 더 많은 질소를 함유하는 화합물을 말한다.
도 16의 표시 패널의 소자 기판은 산화물 반도체(OS)층(501 및 502), 제 1 도전층에 제공된 도전층(511 내지 513), 제 2 도전층에 제공된 도전층(521 내지 524), 제 3 도전층에 제공된 도전층(531 내지 533), 제 4 도전층에 제공된 도전층(541 내지 544), 제 5 도전층에 제공된 도전층(550), 제 6 도전층에 제공된 도전층(551), 제 7 도전층에 제공된 도전층(552), EL층(553), 및 절연층(571 내지 576)을 포함한다. 절연층(571)은 트랜지스터(M3 및 M10)의 게이트 절연층, 및 커패시터(C1)의 유전체를 구성한다. 절연층(572)은 커패시터(C1)의 유전체로서의 역할을 한다. 절연층(576)은 기판(260)과 기판(261) 사이의 공간을 유지하기 위한 스페이서로서 기능한다.
<GDR 및 GDL>
트랜지스터(M10)는 OS층(501) 및 도전층(511, 521, 522, 및 531)을 포함한다. 도전층(531)은 백 게이트로서의 역할을 하고, 도전층(511)과 전기적으로 접속된다. 도전층(541)은 GDR 및 GDL에 제공되는 소자를 전기적으로 접속하기 위한 전극 또는 배선이다.
<화소부>
트랜지스터(M3)는 OS층(502) 및 도전층(512, 523, 524, 및 532)을 포함한다. 도전층(532)은 백 게이트로서의 역할을 하고 도전층(512)과 전기적으로 접속된다. 도전층(512)은 배선(GL)으로서의 역할을 하고 도전층(523)은 배선(ML)으로서의 역할을 한다. 도전층(524)은 트랜지스터(M3) 및 커패시터(C1)로 공유된다. 도 16의 예에서는, 도전층(512)이 트랜지스터(M3)의 차광층으로서 기능할 수 있다. OS층(502)의 하면 전체는 절연층(571)을 개재하여 도전층(512)과 중첩된다. 커패시터(C1)는 MIM형이고, 도전층(513), 절연층(571), 도전층(524), 절연층(572), 및 도전층(533)의 적층을 포함한다. 도전층(542)은 배선(ANL)으로서의 역할을 하고, 도전층(543)은 배선(SL)으로서의 역할을 하고, 도전층(544)은 발광 소자(EL1)를 트랜지스터(M3) 및 커패시터(C1)와 전기적으로 접속하기 위한 전극으로서의 역할을 한다.
발광 소자(EL1)는 절연층(574) 위에 제공된다. 도전층(550 내지 552)과 EL층(553)이 적층되는 부분이 발광 소자(EL1)로서 기능한다. 도전층(550 및 551)은 발광 소자(EL1)의 애노드 전극 및 캐소드 전극으로서의 역할을 한다. 도전층(550 및 551)은 각 화소(211)에 제공된다. 적어도 하나의 도전층(552) 및 적어도 하나의 EL층(553)이 화소부(210)에 제공된다.
EL층(553)은 정공과 전자가 재결합되어 발광할 수 있는 발광 재료를 적어도 사용하여 형성된다. EL층(553)에는, 정공 주입층, 정공 수송층, 전자 수송층, 또는 전자 주입층 등의 기능층을 필요에 따라 형성하여도 좋다. 여기서는, 백색 광을 발하는 EL층(553)이 제공된다. 도전층(551)은 발광 소자(EL1)가 마이크로캐비티 구조를 가지도록 제공된다. 예를 들어, 도전층(551)은 산화 실리콘을 함유하는 산화 인듐 주석막을 사용하여 형성할 수 있다. 도전층(551)에 의하여 도전층(550)과 도전층(552) 사이의 광로 길이가 조절된다. 도전층(551)의 두께는 화소(211)로부터 추출되는 광의 파장에 따라 조절된다. 예를 들어, 도전층(551)의 두께는 5nm 내지 100nm의 범위에서 조절되어도 좋다. 광(555)의 파장이 증가될수록 도전층(551)의 두께는 두껍게 된다. 따라서, 화소(211_R), 화소(211_G), 및 화소(211_B) 사이의 도전층(551)의 두께의 관계는 화소(211_R)>화소(211_G)>화소(211_B)가 된다.
<대향 기판의 구조예>
대향 기판이 실란트(미도시)로 기판(260)과 대향하도록 고정된다. 도 16의 표시 패널(250)의 대향 기판은 기판(261), 차광층(580), 컬러 필터층(581), 및 오버코트층(582)을 포함한다. 컬러 필터층(581)은 화소(211)에 대응한 색으로 착색된다. 컬러 필터층(581)은 소자 기판에 제공되거나 또는 생략되어도 좋다. 주변 회로(220a)는 차광층(580)에 의하여 차광된다. 화소부(210)에는, 표시에 기여하지 않는 영역을 차광하기 위하여 차광층(580)이 제공된다. 오버코트층(582)은 대향 기판의 표면을 평탄화시키는 기능 및 불순물(물 및/또는 산소 등)의 확산을 방지하는 기능을 갖는다. 오버코트층(582)은 예를 들어, 폴리이미드 수지, 에폭시 수지, 또는 아크릴 수지 등을 사용하여 형성할 수 있다.
(기판)
기판(260 및 261)의 예에는 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 접합 필름, 섬유상 재료를 포함하는 종이, 및 베이스 필름(base film)이 포함된다. 유리 기판의 예로서는, 바륨 보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 또는 소다 석회 유리 기판 등을 들 수 있다. 플렉시블 기판의 예에는, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에터 설폰(PES)으로 대표되는 플라스틱 및 아크릴 등의 플렉시블 합성 수지가 포함된다. 접합 필름으로서는, 폴리프로필렌, 폴리에스터, 폴리플루오르화바이닐, 또는 폴리염화바이닐 등으로 만들어진 필름, 또는 무기 증착 필름 등을 사용할 수 있다. 베이스 필름의 예에는, 폴리에스터, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 및 종이가 포함된다. 또한, 도 16의 예에서, 기판(261)은 광(555)(가시광)을 투과시킨다.
기판(260)은 반드시 화소부(210) 및 주변 회로(220a)를 제작하기 위하여 사용한 지지 기판(유리 기판 등)일 필요는 없다. 화소부(210) 및 주변 회로(220a)가 형성된 후 또는 화소부(210) 및 주변 회로(220a)의 형성 단계에 지지 기판이 분리되고 플렉시블 기판이 접착층에 의하여 접합되어도 좋다. 또한, 마찬가지로, 기판(261)은 반드시 컬러 필터층(581) 등의 제작에 사용되는 지지 기판(유리 기판 등)일 필요는 없고, 오버코트층(582)의 형성 후에 지지 기판이 분리되고 플렉시블 기판이 접착층에 의하여 접합되어도 좋다.
기판(260 및 261)의 각각으로서 플렉시블 기판을 사용하면, 플렉시블 표시 장치를 얻을 수 있다. 또한, 플렉시블 표시 장치를 조합하면, 플렉시블 반도체 장치를 얻을 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치에 사용되는 트랜지스터에 대하여 설명한다.
<<트랜지스터의 구조예 1>>
도 17의 (A) 내지 (D)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 17의 (A) 및 (B)는 각각 트랜지스터(TA1) 및 트랜지스터(TA2)의 상면도(레이아웃)이다. 도 17의 (C)는 선 x1-x2를 따른 트랜지스터(TA1 및 TA2)의 단면도이고, 도 17의 (D)는 선 y1-y2를 따른 트랜지스터(TA1 및 TA2)의 단면도이다. 바꿔 말하면, 도 17의 (C)는 트랜지스터(TA1 및 TA2)의 채널 길이 방향의 단면도이고, 도 17의 (D)는 트랜지스터(TA1 및 TA2)의 채널 폭 방향의 단면도이다.
또한, 디바이스 구조의 명료화를 위하여, 도 17의 (A) 내지 (D)에는 각 트랜지스터의 게이트, 소스, 및 드레인에 신호 또는 전위를 공급하기 위한 배선을 나타내지 않았다. 또한, 도 17의 (A) 내지 (D)의 예에서는, 채널 길이는 소스 전극과 드레인 전극 사이의 거리에 대응하고, 채널 폭은 산화물 반도체층과 게이트 전극이 서로 중첩되는 영역에서의 소스 전극 또는 드레인 전극의 길이에 대응한다. 트랜지스터(TA1 및 TA2)의 채널 길이는 각각 La1 및 La2이고, 트랜지스터(TA1 및 TA2)의 채널 폭은 각각 Wa1 및 Wa2이다.
트랜지스터(TA1 및 TA2)는 동일 절연 표면(기판(600)) 상에 제공된다. 트랜지스터(TA1 및 TA2)는 동일한 공정을 거쳐 제작할 수 있다. 트랜지스터(TA1 및 TA2)는 각각 게이트 및 백 게이트를 포함하고, 백 게이트는 게이트와 접속된다. 또한, 트랜지스터(TA1 및 TA2)의 각각에 반드시 백 게이트를 제공할 필요는 없다.
<트랜지스터(TA1)>
트랜지스터(TA1)는 기판(600) 위에 형성되고, 전극(GE1), 전극(SE1), 전극(DE1), 전극(BGE1), 및 층(OS1)을 포함한다. 전극(GE1)은 게이트 전극이고, 전극(SE1)은 소스 전극이고, 전극(DE1)은 드레인 전극이고, 전극(BGE1)은 백 게이트 전극이다. 층(OS1)은 산화물 반도체층이다.
층(OS1)은 절연층(621)을 개재하여 전극(GE1)과 중첩된다. 층(OS1)의 상면 및 측면과 접촉되도록 한 쌍의 전극(SE1, DE1)이 형성된다. 도 17의 (A)에 도시된 바와 같이, 층(OS1)은 전극(GE1)과도 한 쌍의 전극(SE1, DE1)과도 중첩되지 않는 영역을 포함한다. 층(OS1)에 있어서, 채널 길이 방향의 길이가 채널 길이(La1)보다 길고, 채널 폭 방향의 길이가 채널 폭(Wa1)보다 길다.
층(OS1), 전극(GE1), 전극(SE1), 및 전극(DE1)을 덮도록 절연층(622) 및 절연층(623)이 형성된다. 절연층(623) 위에 전극(BGE1)이 형성된다. 전극(BGE1)은 층(OS1) 및 전극(GE1)과 중첩되도록 제공된다. 여기서는, 전극(BGE1)은 전극(GE1)과 같은 형상을 갖고 같은 위치에 배치되도록 제공된다. 전극(BGE1)은 절연층(621 내지 623)을 관통하는 개구(CG1)를 통하여 전극(GE1)과 접촉한다.
도 17의 (D)에 도시된 바와 같이, 트랜지스터(TA1)는 채널 영역이 전극(GE1) 및 전극(BGE1)으로 둘러싸인 디바이스 구조를 갖는다. 따라서, 트랜지스터(TA1)의 채널 영역은 전극(GE1)뿐만 아니라 전극(BGE1)에 의하여 형성되는 전자기장의 영향을 받는다. 그러므로, 전극(BGE1)이 전극(GE1)과 접속되면, 트랜지스터(TA1)의 온 전류를 증가시킬 수 있다. 또한, 트랜지스터(TA1)의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터(TA1)의 문턱 전압 등의 전기적 특성의 편차를 억제할 수 있다. 또한, 전극(BGE1)을 제공함으로써, 트랜지스터(TA1)의 강도를 향상시킬 수 있다. 굽힘 등 기판(600)의 변형에 대하여 전극(BGE1)이 보강 부재로서의 역할을 하여, 트랜지스터(TA1)가 고장나는 것을 방지할 수 있다.
채널 영역을 포함하는 층(OS1)은 다층 구조를 가지며, 여기서는, 일례로서 3개의 산화물 반도체막(631, 632, 및 633)으로 형성되는 3층 구조가 적용된다. 층(OS1)에 사용되는 산화물 반도체는 적어도 하나의 공통 금속 원소를 함유하는 금속 산화물인 것이 바람직하고, In을 함유하는 것이 더 바람직하다. 트랜지스터의 반도체층에 사용할 수 있는 In을 함유하는 금속 산화물로서는, In-Ga 산화물 및 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이 대표적인 예이다. 또한, 이러한 금속 산화물에 다른 원소 또는 재료를 첨가함으로써 얻어진 재료를 사용할 수 있다.
산화물 반도체막(632)은 트랜지스터(TA1)의 채널 영역이 형성되는 막이다. 또한, 산화물 반도체막(633)은 후술되는 트랜지스터(TA2)의 채널 영역으로서의 역할을 한다. 따라서, 트랜지스터(TA1)에서는 산화물 반도체막(632)에, 그리고 트랜지스터(TA2)에서는 산화물 반도체막(633)에 채널이 형성되도록, 산화물 반도체막(631 내지 633)의 주성분인 금속 원소의 원자 비율을 조절하는 것이 바람직하다.
트랜지스터(TA1)에서 산화물 반도체막(632)에 채널이 형성되기 때문에, 채널 영역이 절연층(621) 및 절연층(622)과 접촉하지 않는다. 또한, 산화물 반도체막(631 내지 633)이 적어도 하나의 공통 금속 원소를 함유하는 금속 산화물막일 때, 산화물 반도체막(632)과 산화물 반도체막(631) 사이의 계면, 및 산화물 반도체막(632)과 산화물 반도체막(633) 사이의 계면에서 계면 산란이 일어나기 어렵다. 이로써, 트랜지스터(TA1)의 전계 효과 이동도를 트랜지스터(TA2)보다 높게 할 수 있고, 또한 온 전류를 높일 수 있다.
<트랜지스터(TA2)>
트랜지스터(TA2)는 트랜지스터(TA1)의 변형이며, 층(OS2)이 산화물 반도체막(633)으로 형성되는 단층 구조인 점에서 트랜지스터(TA1)와 다르고, 다른 점에서는 마찬가지이다. 여기서는, 트랜지스터(TA2)의 채널 길이(La2) 및 채널 폭(Wa2)은 각각 트랜지스터(TA1)의 채널 길이(La1) 및 채널 폭(Wa1)과 같게 되도록 설정한다. 트랜지스터(TA2)는 전극(GE2), 전극(SE2), 전극(DE2), 전극(BGE2), 및 층(OS2)을 포함한다. 전극(BGE2)은 절연층(621 내지 623)을 관통하는 개구(GC2)를 통하여 전극(GE2)과 접촉한다. 전극(GE2)은 게이트 전극이고, 전극(SE2)은 소스 전극이고, 전극(DE2)은 드레인 전극이고, 전극(BGE2)은 백 게이트 전극이다. 층(OS2)은 산화물 반도체층이다.
[절연층]
절연층(621 내지 623)은 트랜지스터(TA1 및 TA2)가 형성되는 영역 전체에 형성된다. 절연층(621 내지 623)의 각각은 단일막 또는 복수의 막으로 형성된다. 절연층(621)은 트랜지스터(TA1 및 TA2)의 게이트 절연층으로서의 역할을 한다. 절연층(622 및 623)은 트랜지스터(TA1 및 TA2)의 백 채널 측의 게이트 절연층으로서의 억할을 한다. 또한, 가장 위에 있는 막인 절연층(623)은 기판(600) 위에 형성되는 트랜지스터의 보호막으로서 기능할 수 있는 재료를 사용하여 형성하는 것이 바람직하다. 절연층(623)은 적절히 제공되어도 좋다. 제 3 층의 전극(BGE1)과 제 2 층의 전극(SE1 및 DE1)을 절연하기 위하여, 이들 사이에 적어도 하나의 절연막을 형성한다.
[산화물 반도체막]
층(OS1)과 같이 반도체층이 다층인 경우, 다층 반도체층을 형성하는 산화물 반도체막은 적어도 하나의 공통 금속 원소를 함유하는 것이 바람직하고, In을 함유하는 것이 더 바람직하다.
산화물 반도체막(631)이 In-Ga 산화물막일 때, 예를 들어 In의 원자수비를 Ga의 원자수비보다 작게 설정한다. 산화물 반도체막(631)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)일 때, In의 원자수비를 M의 원자수비보다 작게 설정하고, 이 3개 중에서 Zn의 원자수비를 가장 크게 할 수 있다.
산화물 반도체막(632)이 In-Ga 산화물막일 때, 예를 들어 In의 원자수비를 Ga의 원자수비보다 크게 설정한다. 산화물 반도체막(632)이 In-M-Zn 산화물막일 때, In의 원자수비를 M의 원자수비보다 크게 설정하고, In의 원자수비가 M 및 Zn의 원자수비보다 큰 것이 바람직하다.
산화물 반도체막(633)이 In-Ga 산화물막일 때, 예를 들어 In의 원자수비를 Ga의 원자수비와 같게 또는 작게 설정한다. 산화물 반도체막(633)이 In-M-Zn 산화물막일 때, In의 원자수비를 M의 원자수비와 같게 설정하고, Zn의 원자수비를 In 및 M의 원자수비보다 크게 할 수 있다. 여기서, 산화물 반도체막(633)은 트랜지스터(TA2)의 채널 영역을 포함하는 막이기도 하다.
산화물 반도체막(631 내지 633)을 스퍼터링에 의하여 형성할 때, 타깃의 구성요소의 원자수비 등을 조절함으로써 막의 원자수비를 조절할 수 있다. 산화물 반도체막(631 내지 633)을 CVD에 의하여 형성할 때는, 원료 가스의 유량비 등을 조절함으로써 막의 원자수비를 조절할 수 있다. 아래에서는 일례로서 스퍼터링에 의하여 산화물 반도체막(631 내지 633)으로서 In-M-Zn 산화물막을 형성하기 위한 퇴적 타깃에 대하여 설명한다.
산화물 반도체막(631)의 타깃의 금속 원소의 원자 비율이 In:M:Zn=x 1:y 1:z 1일 때, x 1/y 1은 1/6 이상 1 미만인 것이 바람직하고, z 1/y 1은 1/3 이상 6 이하인 것이 바람직하고 1 이상 6 이하인 것이 더 바람직하다.
타깃에서의 금속 원소의 원자 비율의 대표적인 예는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, 그리고 In:M:Zn=1:6:8이다.
산화물 반도체막(632)의 타깃의 금속 원소의 원자 비율이 In:M:Zn=x 2:y 2:z 2일 때, x 2/y 2는 1보다 크고 6 이하인 것이 바람직하고, z 2/y 2는 1보다 크고 6 이하인 것이 바람직하다. 타깃에서의 금속 원소의 원자 비율의 대표적인 예는 In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=3:1:3, 그리고 In:M:Zn=3:1:4이다.
산화물 반도체막(633)의 타깃의 금속 원소의 원자 비율이 In:M:Zn=x 3:y 3:z 3일 때, x 3/y 3은 1/6 이상 1 이하인 것이 바람직하고, z 3/y 3은 1/3 이상 6 이하인 것이 바람직하고 1 이상 6 이하인 것이 더 바람직하다. 타깃에서의 금속 원소의 원자 비율의 대표적인 예는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, 그리고 In:M:Zn=1:6:8이다.
산화물 반도체막(631 내지 633)으로서 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(631 내지 633)으로서, 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 보다 바람직하게는 1×1011/cm3 이하인 산화물 반도체막을 사용한다.
산화물 반도체막(631 내지 633)으로서, 불순물 농도가 낮으며 결함 상태(defect states)의 밀도가 낮은 산화물 반도체막을 사용하는 것은, 트랜지스터가 더 우수한 전기적 특성을 가질 수 있기 때문에 바람직하다. 여기서는, 불순물 농도가 낮으며 결함 상태의 밀도가 낮은(산소 빈자리 수가 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도가 낮은 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는 일이 거의 없다(노멀리 온이 되는 일이 거의 없다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태의 밀도가 낮아서 트랩 상태의 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 매우 낮은 오프 전류를 제공하고, 소자의 채널 폭이 1×106μm이고 채널 길이(L)가 10μm일 때에도, 1V부터 10V까지의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하가 될 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기적 특성의 편차가 작으며 신뢰성이 높다. 불순물의 예로서는, 수소, 질소, 알칼리 금속, 및 알칼리 토금속을 들 수 있다.
산화물 반도체막에 함유되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 형성된다. 산소 빈자리에 수소가 들어감으로써, 캐리어로서의 역할을 하는 전자가 생성되는 경우가 있다. 또한, 금속 원자와 결합되는 산소에 수소의 일부가 결합됨으로써, 캐리어로서의 역할을 하는 전자의 생성을 일으키는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 산화물 반도체막(631 내지 633)에서는 산소 빈자리에 더하여 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(631 내지 633)에서, 이차 이온 질량 분석(SIMS)에 의하여 측정되는 수소의 농도를 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더더욱 바람직하게는 1×1016atoms/cm3 이하로 설정한다.
산화물 반도체막(631 내지 633)이, 14족에 속하는 원소인 실리콘 또는 탄소를 함유하면, 막 내의 산소 빈자리가 증가되어, 막이 n형이 된다. 이 이유로, 산화물 반도체막(631 내지 633) 각각의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정한다.
SIMS에 의하여 측정되는, 각 산화물 반도체막(631 내지 633) 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 설정한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때 캐리어를 생성할 수 있고, 이 경우, 트랜지스터의 오프 전류가 높아질 수 있다. 그러므로, 산화물 반도체막(631 내지 633) 각각의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
질소를 함유하면, 산화물 반도체막(631 내지 633)은 캐리어로서의 역할을 하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 n형이 되기 쉽다. 따라서 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽고, 산화물 반도체막(631 내지 633)의 질소 함유량은 가능한 한 저감되는 것이 바람직하다. 예를 들어, SIMS에 의하여 측정되는 질소 농도를 예를 들어, 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
상술한 산화물 반도체막(631 내지 633)에 한정되지 않고, 요구되는 전기적 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 다른 산화물 반도체막을 사용할 수 있다. 요구되는 전기적 특성을 얻기 위하여, 산화물 반도체막(631 내지 633) 각각의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자 비율, 원자간 거리, 및 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
트랜지스터의 구조는 상술한 트랜지스터(TA1 및 TA2)의 구조에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기적 특성에 따라 트랜지스터의 구조를 변경할 수 있다. 예를 들어, 백 게이트 전극의 유무, 산화물 반도체층의 적층 구조, 및 산화물 반도체층, 게이트 전극, 및 소스 전극 및 드레인 전극의 형상 및 위치 등을 적절히 변경할 수 있다.
<<트랜지스터의 구조예 2>>
도 18의 (A) 내지 (D)는 톱 게이트 OS 트랜지스터의 구조의 예를 도시한 것이다. 도 18의 (A) 및 (B)는 각각 트랜지스터(TA3 및 TA4)의 상면도(레이아웃)이다. 도 18의 (C)는 선 x5-x6을 따른 트랜지스터(TA3 및 TA4)의 단면도이며, 채널 길이 방향의 단면 구조를 나타낸다. 도 18의 (D)는 선 y5-y6을 따른 트랜지스터(TA3 및 TA4)의 단면도이며, 채널 폭 방향의 단면 구조를 나타낸다.
트랜지스터(TA3 및 TA4)는 기판(650) 위에 형성된다. 트랜지스터(TA3)는 전극(BGE3), 절연층(651) 위의 층(OS3), 전극(SE3), 전극(DE3), 절연층(652), 및 전극(GE3)을 포함한다. 트랜지스터(TA4)는 층(OS4), 전극(SE4), 전극(DE4), 절연층(653), 및 전극(GE4)을 포함한다. 또한, 트랜지스터(TA3 및 TA4)는 절연층(654)으로 덮인다. 절연층(653) 및 절연층(652)은 각각 게이트 절연막으로서 기능한다. 전극(GE3 및 GE4)은 게이트 전극이고, 전극(SE3 및 SE4)은 소스 전극이고, 전극(DE3 및 DE4)은 드레인 전극이고, 전극(BGE3)은 백 게이트 전극이다. 층(OS3 및 OS4)은 산화물 반도체층이고, 각각 단층 산화물 반도체막 또는 산화물 반도체막의 적층막을 사용하여 형성된다.
개구(CG3)에서 전극(GE3)이 전극(BGE3)과 접촉한다. 전극(GE3) 및 전극(BGE3)에 같은 전위를 인가함으로써, 온 전류를 증가할 수 있고, 초기 특성의 편차를 저감할 수 있고, -GBT 스트레스 테스트로 인한 열화 및 상이한 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다. 한편, 전극(GE3)과 전극(BGE3)을 접속하지 않고 이들에 상이한 전위를 인가함으로써, 트랜지스터(TA3)의 문턱 전압을 제어할 수 있다.
트랜지스터(TA4) 및 트랜지스터(TA3)에서, 전극(GE4)과, 전극(SE4) 및 전극(DE4)이 서로 중첩되지 않음으로써, 전극(GE4)과, 전극(SE4) 및 전극(DE4) 사이의 기생 용량을 저감할 수 있다. 또한, 전극(GE3)과, 전극(SE3) 및 전극(DE3)이 서로 중첩되지 않음으로써, 전극(GE3)과, 전극(SE3) 및 전극(DE3) 사이의 기생 용량을 저감할 수 있다. 그 결과, 기판(650)으로서 대면적 기판을 사용한 경우에, 전극(SE4, DE4, GE4, SE3, DE3, 및 GE3)에서의 신호 지연을 저감할 수 있다.
트랜지스터(TA3)에서, 전극(SE3), 전극(DE3), 및 전극(GE3)을 마스크로서 이용하여 불순물 원소를 층(OS3)에 첨가함으로써, 산소 빈자리를 포함하는 영역이 형성된다. 트랜지스터(TA4)에서, 전극(SE4), 전극(DE4), 및 전극(GE4)을 마스크로서 이용하여 희가스 원소를 층(OS4)에 첨가함으로써, 산소 빈자리를 포함하는 영역이 형성된다. 수소를 함유하는 절연막을 사용하여 절연층(654)을 형성하는 경우, 트랜지스터(TA3 및 TA4)에서 산소 빈자리를 포함하는 영역이 수소를 함유하는 절연층(654)과 접촉하기 때문에, 절연층(654)에 함유되는 수소가, 산소 빈자리를 포함하는 영역에 확산되어 저저항 영역이 형성된다. 즉, 자기정렬 방식으로 저저항 영역을 형성할 수 있다.
<<산화물 반도체의 구조>>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 c-axis aligned crystalline oxide semiconductor(CAAC-OS), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
본 명세서에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. "수직"이라는 용어는 두 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우를 포함한다. "실질적으로 수직"이라는 용어는 두 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다. 또한, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<CAAC-OS>
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다. CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
TEM(transmission electron microscope)을 이용하여 얻어진 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석상(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 부근일 때의 피크에 더하여 2θ가 36° 부근일 때 또 다른 피크가 나타날 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 나타낸다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다. c축에 실질적으로 수직인 방향으로 샘플에 X선빔이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 따라서, XRD를 사용한 구조 분석은 CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
또한, 전자 회절은 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.
CAAC-OS는 결함 상태의 밀도가 낮은 산화물 반도체이다. 산화물 반도체의 결함으로서는 예를 들어, 불순물로 인한 결함 및 산소 빈자리가 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체, 또는 산소 빈자리 수가 적은 산화물 반도체라고 할 수 있다.
산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서의 역할을 가질 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는, 거기에 수소가 포획되면 캐리어 트랩으로서의 역할을 하거나 캐리어 발생원으로서의 역할을 한다.
또한, 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 이외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 흐트러져 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시킨다.
결함 상태의 밀도가 낮은(산소 빈자리 수가 적은) 산화물 반도체는 캐리어 밀도가 낮을 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 즉, CAAC-OS는 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 포함하는 트랜지스터는 문턱 전압이 음이 되는 일이 거의 없다(노멀리 온이 되는 일이 거의 없다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 상기 산화물 반도체에서 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸린다. 포획된 전하는 고정 전하처럼 작용할 수 있다. 그러므로, 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체를 포함하는 트랜지스터는 불안정한 전기적 특성을 가질 수 있다. 그러나, CAAC-OS를 포함하는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. CAAC-OS는 결함 상태의 밀도가 낮기 때문에, 광 조사 등에 의하여 생성된 캐리어가 결함 상태에 포획되기 어렵다. 따라서, CAAC-OS를 사용한 트랜지스터에서는 가시광 또는 자외광의 조사로 인한 전기적 특성의 변동이 작다.
<미결정 산화물 반도체>
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 1nm 이상 10nm 이하의 크기, 또는 1nm 이상 3nm 이하의 크기의 미결정인 나노결정(nc)을 포함하는 산화물 반도체를 특히 nc-OS(nanocrystalline oxide semiconductor)라고 한다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확히 관찰되지 않는 경우가 있다. 또한, 나노결정의 기원은 CAAC-OS의 펠릿의 기원과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하여도 좋다.
nc-OS에서 미세한 영역(예를 들어 1nm 이상 10nm 이하의 크기의 영역, 특히 1nm 이상 3nm 이하의 크기의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서는 상이한 펠릿들 사이에 결정 배향의 규칙성이 없다. 그러므로, 막 전체의 배향은 정렬되지 않는다. 따라서, 분석 방법에 따라서는, nc-OS를 비정질 산화물 반도체와 구별하지 못한다. 예를 들어, 펠릿의 크기보다 큰 직경의 X선을 이용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS의 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자빔을 사용하여 nc-OS의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 쓰면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에서, 휘도가 높은 환상(고리 모양)의 패턴을 갖는 영역이 보이는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리 모양의 영역에 복수의 스폿이 보이는 경우가 있다.
상술한 바와 같이 펠릿(나노결정) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮게 되기 쉽다. 또한, nc-OS에서는 상이한 펠릿들 사이에 결정 배향의 규칙성이 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<<트랜지스터의 구조예 3>>
여기서는, 실리콘막을 사용하여 반도체층이 형성되는 예를 나타낸다.
도 19는 톱 게이트 구조의 트랜지스터의 구조예를 도시한 것이다. 도 19의 트랜지스터(TA5)는 n채널 트랜지스터이고 트랜지스터(TA6)는 p채널 트랜지스터이다. 트랜지스터(TA5 및 TA6)는 절연 표면을 갖는 기판(671) 위에 형성된다.
트랜지스터(TA5)는 도전층(660), 도전층(662), 도전층(664), 도전층(666), 도전층(667), 절연층(672), 절연층(673), 절연층(674), 절연층(675), 및 반도체층(680)을 포함한다. 트랜지스터(TA6)는 도전층(661), 도전층(663), 도전층(665), 도전층(668), 도전층(669), 절연층(672), 절연층(673), 절연층(674), 절연층(675), 및 반도체층(681)을 포함한다.
반도체층(680 및 681)은 각각 실리콘막을 사용하여 형성된다. 예를 들어, 반도체층(680 및 681)은 플라스마 CVD법 등의 증착법 또는 스퍼터링법에 의하여 형성되는 비정질 실리콘을 사용하여 형성할 수 있다. 또는, 레이저 어닐링 등에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘을 사용할 수 있다. 또는, 단결정 실리콘 웨이퍼로의 수소 이온 등의 주입에 의하여 표면 부분을 분리하여 얻어진 단결정 실리콘층을 사용할 수 있다.
반도체층(680 및 681)의 결정화 방법으로서, 예를 들어, 레이저 빔을 이용하는 레이저 결정화 방법 또는 촉매 원소를 이용하는 결정화 방법을 들 수 있다. 또는, 촉매 원소를 이용하는 결정화 방법과 레이저 결정화 방법을 조합하여도 좋다. 기판(671)으로서 석영 등 내열성이 있는 기판을 사용할 때, 전열로(electrically-heated furnace)를 이용하는 열 결정화 방법, 적외광을 이용하는 램프 어닐 결정화 방법, 촉매 원소를 이용하는 결정화 방법, 및 약 950℃의 고온 어닐의 조합을 이용할 수 있다.
절연층(672)은 트랜지스터(TA5) 및 트랜지스터(TA6)의 절연층으로서 기능하는 영역을 포함한다. 반도체층(680)은 채널 영역(682), 한 쌍의 LDD(Light Doped Drain) 영역(683), 및 한 쌍의 불순물 영역(684)을 포함한다. 채널 영역(682)은 반도체층(680)의 도전층(664)과 중첩되는 영역이다. 한 쌍의 불순물 영역(684)은 소스 영역 및 드레인 영역으로서 기능한다. n형 도전형을 부여하기 위하여, LDD 영역(683) 및 불순물 영역(684)에 붕소(B), 알루미늄(Al), 또는 갈륨(Ga) 등 불순물 원소가 첨가된다. 반도체층(681)은 채널 영역(685) 및 한 쌍의 불순물 영역(686)을 포함한다. 채널 영역(685)은 반도체층(681)의 도전층(665)과 중첩되는 영역이다. 한 쌍의 불순물 영역(686)은 소스 영역 및 드레인 영역으로서 기능한다. p형 도전형을 부여하기 위하여, 불순물 영역(686)에 인(P) 또는 비소(As) 등 불순물 원소가 첨가한다.
도전층(660) 및 도전층(661)은 제 1 층의 도전층이다. 도전층(660)은 트랜지스터(TA5)의 백 게이트 전극으로서 기능하는 영역을 포함하고, 도전층(661)은 트랜지스터(TA6)의 백 게이트 전극으로서 기능하는 영역을 포함한다. 도전층(662) 및 도전층(663)은 제 2 층의 도전층이고, 도전층(664) 및 도전층(665)은 제 3 층의 도전층이다. 도전층(664)은 채널 길이 방향의 폭이 도전층(662)보다 작고, 도전층(665)은 채널 길이 방향의 폭이 도전층(663)보다 작다. 도전층(662) 및 도전층(664)에서, 절연층(673)을 개재하여 반도체층(680)과 중첩되는 영역은 트랜지스터(TA5)의 게이트 전극으로서 기능한다.
도전층(666 내지 669)은 제 4 층의 도전층이다. 도전층(666) 및 도전층(667)은 트랜지스터(TA5)의 소스 전극 및 드레인 전극으로서 기능하는 영역을 포함하고, 절연층(673) 및 절연층(674)에 제공된 개구에서 반도체층(680)과 접촉한다. 도전층(668) 및 도전층(669)은 트랜지스터(TA6)의 소스 전극 및 드레인 전극으로서 기능하는 영역을 포함하고, 절연층(673) 및 절연층(674)에 제공된 개구에서 반도체층(681)과 접촉한다.
(실시형태 4)
본 실시형태에서는, 표시 장치, 및 표시 장치를 포함하는 반도체 장치에 대하여 설명한다.
실시형태 2에서 설명한 바와 같이, 플렉시블 표시 장치의 사용에 의하여, 플렉시블 전자 장치 및 플렉시블 조명 장치 등의 반도체 장치를 제공할 수 있다. 표시부에 플렉시블 표시 장치를 조합함으로써, 신뢰성이 높고, 반복적인 굽힘에 대한 내성이 높은 전자 장치 및 조명 장치를 제공할 수 있다.
전자 장치의 예에는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화(휴대 전화 장치라고도 함), 휴대 게임기, 휴대 정보 단말, 오디오 재생 장치, 및 파친코기 등의 대형 게임기가 포함된다. 플렉시블 전자 장치는 집 또는 빌딩의 휘어진 내벽 또는 외벽의 표면, 또는 자동차의 휘어진 내장 또는 외장의 표면을 따라 조합할 수 있다. 도 20의 (A) 내지 (F)는 전자 장치의 구조예를 나타낸 것이다. 도 20의 (A) 내지 (F)의 전자 장치의 각 표시부는 예를 들어 실시형태 2의 표시 장치를 조합할 수 있다.
도 20의 (A)의 휴대 전화(7400)는 하우징(7401)에 조합된 표시부(7402), 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 및 마이크로폰(7406) 등을 포함한다. 또한, 휴대 전화(7400)는 본 발명의 일 실시형태의 입출력 장치를 표시부(7402)에 사용함으로써 제작된다. 본 발명의 일 실시형태에 따르면, 휘어진 표시부를 갖는 신뢰성이 높은 휴대 전화를 고수율로 제공할 수 있다. 손가락 등으로 휴대 전화(7400)의 표시부(7402)를 터치하면, 데이터를 휴대 전화(7400)에 입력할 수 있다. 전화를 걸거나 문자를 입력하는 등의 조작은 표시부(7402)를 손가락 등으로 터치함으로써 수행할 수 있다. 조작 버튼(7403)에 의하여 전원 온/오프를 전환할 수 있다. 또한, 표시부(7402)에 표시되는 화상의 종류를 전환할 수 있으며, 예를 들어, 메일 작성 화면에서 메인 메뉴로 화상을 전환할 수 있다.
도 20의 (B)는 손목시계형 휴대 정보 단말의 예를 도시한 것이다. 도 20의 (B)의 휴대 정보 단말(7100)은 하우징(7101), 표시부(7102), 밴드(7103), 버클(7104), 조작 버튼(7105), 및 입출력 단자(7106) 등을 포함한다. 휴대 정보 단말(7100)은 휴대 전화 통화, 이메일, 문서의 읽기 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(7102)의 표시면이 휘어져 있고, 휘어진 표시면에 화상을 표시할 수 있다. 표시부(7102)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 할 수 있다. 예를 들어, 표시부(7102)에 표시된 아이콘(7107)을 터치함으로써 애플리케이션을 기동할 수 있다.
조작 버튼(7105)에 의하여, 시각 설정, 전원 온/오프, 무선 통신의 온/오프 제어, 진동 모드의 설정 및 해제, 및 절전 모드의 설정 및 해제 등의 다양한 기능을 수행할 수 있다. 예를 들어, 휴대 정보 단말(7100)에 조합된 운영 체계에 의하여 조작 버튼(7105)의 기능을 자유로이 설정할 수 있다. 휴대 정보 단말(7100)은 기존 통신 표준에 준거한 통신 방식인 근거리 무선 통신을 채용할 수 있다. 이 경우, 예를 들어 휴대 정보 단말(7100)과 무선 통신이 가능한 헤드세트 사이의 상호 통신에 의하여 핸즈프리 통화가 가능하다. 휴대 정보 단말(7100)은 입출력 단자(7106)를 포함하기 때문에, 커넥터를 통하여 데이터를 다른 정보 기기에/로부터 직접 송신하거나 수신할 수 있다. 입출력 단자(7106)를 통한 충전이 가능하다. 또한, 충전 동작은 입출력 단자(7106)를 사용하지 않고 무선 급전에 의하여 수행하여도 좋다.
실시형태 2의 표시 패널은 평판 광원으로서 기능할 수 있다. 이 경우, 표시 패널을 발광 패널 또는 광원 패널이라고 하는 것이 적절하다. 도 20의 (C)는 이러한 발광 패널을 광원으로서 포함하는 전자 장치의 일례를 나타낸 것이다. 도 20의 (C)의 조명 장치(7210)는 조작 스위치(7203)가 제공된 스테이지(7201) 및 스테이지(7201)에 의하여 지탱되는 발광부를 포함한다. 발광부에 표시 패널이 조합된다. 사용 목적에 따라 발광부의 발광면이 자유로이 구부러질 수 있도록 발광부를 가소성 부재 또는 움직일 수 있는 프레임 등에 고정하여도 좋다. 도 20의 (C)에서는 예로서, 스테이지에 의하여 발광부가 지탱된 조명 장치를 설명하였지만, 발광부가 제공된 하우징을 천장에 고정하거나 천장에서 매달 수 있다. 발광면은 휠 수 있기 때문에 발광면을 오목하게 구부러지게 하여 특정한 영역을 밝게 비추거나, 또는 볼록하게 구부러지게 하여 방 전체를 밝게 비출 수 있다.
본 발명의 일 실시형태가 사용되는 전자 장치 및 조명 장치는 가요성을 갖는 것에 한정되지 않는다. 도 20의 (D)는 이러한 전자 장치의 예를 도시한 것이다. 도 20의 (D)의 표시 장치(7000)는 하우징(7001), 표시부(7002), 및 지지대(7003) 등을 포함한다.
도 20의 (E) 및 (F)는 휴대 터치 패널의 일례를 도시한 것이다. 터치 패널(7300)은 하우징(7301), 표시부(7302), 조작 버튼(7303), 표시부 손잡이(7304), 및 제어부(7305)를 포함한다. 터치 패널(7300)은 원통형 하우징(7301)에 말려진 플렉시블 표시부(7302)를 포함한다. 터치 패널(7300)은 제어부(7305)에 의하여 영상 신호를 수신할 수 있고, 수신한 영상을 표시부(7302)에 표시할 수 있다. 또한, 제어부(7305)에 배터리가 포함된다. 또한, 유선을 통하여 외부로부터 직접 영상 신호 또는 전력을 공급할 수 있도록 제어부(7305)는 커넥터를 접속하기 위한 단자부를 포함하여도 좋다. 조작 버튼(7303)을 누름으로써, 전원 온/오프 및 표시되는 영상의 전환 등을 수행할 수 있다.
도 20의 (F)는 표시부 손잡이(7304)로 표시부(7302)를 꺼낸 상태의 터치 패널(7300)을 도시한 것이다. 이 상태에서 표시부(7302)에 영상을 표시할 수 있다. 하우징(7301) 표면 상의 조작 버튼(7303)에 의하여 한 손으로 조작하는 것이 가능하다. 도 20의 (E)에 도시된 바와 같이, 조작 버튼(7303)을 하우징(7301)의 중앙이 아니라 하우징(7301)의 한쪽에 제공함으로써, 한 손의 조작을 용이하게 할 수 있다. 꺼낼 때, 표시부(7302)가 평탄한 표시면을 가지도록 표시부(7302)의 측부에 보강 프레임을 제공하여도 좋다. 또한, 영상 신호와 함께 수신한 음성 신호에 의하여 소리가 출력되도록 하우징(7301)에 스피커를 조합하여도 좋다.
도 21의 (A) 내지 (C)는 접을 수 있는 휴대 정보 단말(810)의 구조예를 도시한 것이다. 도 21의 (A)는 펼친 휴대 정보 단말(810)을 도시한 것이다. 도 21의 (B)에는 펼치고 있는 도중 또는 접고 있는 도중의 휴대 정보 단말(810)을 도시한 것이다. 도 21의 (C)는 접은 휴대 정보 단말(810)을 도시한 것이다. 휴대 정보 단말(810)은 접었을 때에는 휴대성이 높고, 펼쳤을 때에는 이음매가 없는 큰 표시 영역 때문에 열람성이 높다.
표시 패널(816)은 힌지(818)에 의하여 함께 연결된 8개의 하우징(815)으로 지탱된다. 휴대 정보 단말(810)을 힌지(818)에 의하여 2개의 하우징(815) 사이의 접속부에서 접힘으로써, 휴대 정보 단말(810)을 펼친 상태로부터 접은 상태로 가역적으로 변화시킬 수 있다. 예를 들어, 표시 패널(816)을 곡률 반경 1mm 이상 150mm 이하로 구부러질 수 있는 터치 패널이 제공된 표시 패널로 할 수 있다. 표시 패널(816)이 접힌 상태 또는 접히지 않은 상태인 것을 검지하여 검지 데이터를 공급하는 센서를 사용하여도 좋다. 표시 패널(816)의 접은 상태를 나타내는 데이터를 취득하여, 표시 패널(816)의 접은 부분(또는 접음으로써 사용자에게 보이지 않게 되는 부분)의 동작을 정지하도록 제어하여도 좋다. 구체적으로는, 그 부분의 표시를 정지하여도 좋고, 또한 터치 센서에 의한 검지를 정지하여도 좋다. 또한, 표시 패널(816)이 펼쳐진 것을 나타내는 데이터를 취득하여 표시 및 터치 센서에 의한 검지를 재개하도록 제어하여도 좋다.
도 21의 (D) 및 (E)는 각각 접을 수 있는 휴대 정보 단말(820)을 도시한 것이다. 도 21의 (D)에는 표시부(822)가 바깥쪽이 되도록 접힌 휴대 정보 단말(820)을 도시하였다. 도 21의 (E)에는 표시부(822)가 안쪽이 되도록 접은 휴대 정보 단말(820)을 도시하였다. 휴대 정보 단말(820)을 사용하지 않을 때, 비표시부(825)가 바깥쪽을 향하도록 휴대 정보 단말(820)을 접음으로써, 표시부(822)가 오염되거나 손상되는 것을 억제할 수 있다. 본 발명의 일 실시형태의 입력 장치를 표시부(822)에 사용할 수 있다.
도 21의 (F)는 휴대 정보 단말(880)의 외형을 도시한 사시도이다. 도 21의 (G)는 휴대 정보 단말(880)의 상면도이다. 도 21의 (H)는 휴대 정보 단말(840)의 외형을 도시한 사시도이다.
휴대 정보 단말(840 및 880)은 각각 예를 들어 전화기, 수첩, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말(840 및 880)은 각각 스마트폰으로서 사용할 수 있다. 휴대 정보 단말(840 및 880)은 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(889)을 하나의 면에 표시할 수 있다(도 21의 (F) 및 (H)). 또한, 파선의 직사각형으로 나타내어진 정보(887)를 다른 면에 표시할 수 있다(도 21의 (G) 및 (H)). 정보(887)의 예에는, 소셜 네트워크 서비스(SNS)의 메시지의 알림, 이메일 수신 또는 착신을 나타내는 표시, 이메이일 등의 제목, 이메일 등의 송신자명, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(887)의 위치에 조작 버튼(889) 또는 아이콘 등을 표시하여도 좋다.
도 21의 (F) 및 (G)에서는 정보(887)가 위에 표시되는 예를 도시하였지만, 본 발명의 일 실시형태는 이에 한정되지 않는다. 정보(887)는 예를 들어 도 21의 (H)에 도시된 휴대 정보 단말(840)과 같이 측면에 표시되어도 좋다. 예를 들어, 휴대 정보 단말(880)의 사용자는 가슴 포켓에 휴대 정보 단말(880)을 넣고 표시(여기서는 정보(887))를 볼 수 있다. 구체적으로는, 착신의 전화 번호 또는 이름 등을 휴대 정보 단말(880) 위쪽으로부터 볼 수 있는 위치에 표시한다. 따라서, 사용자는 휴대 정보 단말(880)을 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 판단할 수 있다. 도 21의 (I)에 도시된 휴대 정보 단말(845)과 같이, 3개 이상의 면에 정보를 표시하여도 좋다. 여기서는, 일례로서, 정보(855), 정보(856), 및 정보(857)가 상이한 면에 표시된다.
ADC_CM: 회로, ANL: 배선, BGE1: 전극, BGE2: 전극, BGE3: 전극, C1: 커패시터, CG1: 개구, CG3: 개구, DE1: 전극, DE2: 전극, DE3: 전극, DE4: 전극, EL1: 발광 소자, GC2: 개구, GDL: 회로, GDR: 회로, GE1: 전극, GE2: 전극, GE3: 전극, GE4: 전극, GL: 배선, M1: 트랜지스터, M10: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, ML: 배선, MONI: 회로, MOUT: 단자, MS1: 트랜지스터, MS2: 트랜지스터, MS3: 트랜지스터, Msw1: 트랜지스터, Msw2: 트랜지스터, Msw3: 트랜지스터, N1: 노드, N2: 노드, OS1: 층, OS2: 층, OS3: 층, OS4: 층, OUT: 단자, PIN: 단자, POUT: 단자, SE1: 전극, SE2: 전극, SE3: 전극, SE4: 전극, SL: 배선, SW3: 스위치, SW50: 스위치, SW51: 스위치, SW52: 스위치, SW53: 스위치, SW54: 스위치, TA1: 트랜지스터, TA2: 트랜지스터, TA3: 트랜지스터, TA4: 트랜지스터, TA5: 트랜지스터, TA6: 트랜지스터, 10: 드라이버 IC, 20: 회로(SD), 21: 테스트 회로, 30: 아날로그-디지털 변환 회로(ADC), 31: 로직 회로(LGC), 32: 회로, 33: 스위치 회로, 34: 패스 트랜지스터 로직 회로(PTL), 35: 로직 회로(LGC), 50: 단자, 51: 단자, 52: 단자, 60: 단자, 61: 단자, 62: 단자, 63: 단자, 64: 단자, 65: 단자, 66: 단자, 67: 단자, 68: 단자, 69: 단자, 100: 반도체 장치, 110: 회로, 111: 회로, 112: 배선, 113: 출력 단자, 120: 로직 회로(LGC), 121: 로직 회로(LGC), 123: 스위치 회로, 124: 판독 회로(READ), 130: 패스 트랜지스터 로직 회로(PTL), 131: 패스 트랜지스터 로직 회로(PTL), 132: 패스 트랜지스터 로직 회로(PTL), 141: 디멀티플렉서(DEMUX), 142: 디멀티플렉서(DEMUX), 143: 디멀티플렉서(DEMUX), 200: 표시 장치, 210: 화소부, 211_B: 화소, 211_G: 화소, 211_R: 화소, 211: 화소, 215: 전원선, 220a: 주변 회로, 220: 주변 회로, 221: 게이트 드라이버 회로, 222: 소스 드라이버 회로, 223: 모니터 회로, 224: 아날로그-디지털 변환 회로(ADC), 230: CPU, 231: 제어 회로, 232: 전원 회로, 233: 화상 처리 장치, 234: 메모리, 250: 표시 패널, 251: 인쇄 기판, 252: 터치 패널 유닛, 253: 배터리, 255: FPC, 256: FPC, 258-1: 상부 커버, 258-2: 하부 커버, 259: 프레임, 260: 기판, 261: 기판, 262: 영역, 263: IC, 301: 카운터 회로, 302: 레벨 시프트 회로(LS), 311: DEMUX, 312_1: DEMUX, 312_2: DEMUX, 312: DEMUX, 313_1: DEMUX, 313: DEMUX, 321: 적분 회로, 322: 콤퍼레이터, 323: 카운터 회로, 324: 회로, 331: 회로, 350: 연산 증폭기, 351: 커패시터, 352: 인버터, 353: 래치 회로(LAT), 501: 산화물 반도체(OS)층, 502: OS층, 511: 도전층, 512: 도전층, 513: 도전층, 521: 도전층, 522: 도전층, 523: 도전층, 524: 도전층, 531: 도전층, 532: 도전층, 533: 도전층, 541: 도전층, 542: 도전층, 543: 도전층, 544: 도전층, 550: 도전층, 551: 도전층, 552: 도전층, 553: EL층, 555: 광, 571: 절연층, 572: 절연층, 573: 절연층, 574: 절연층, 575: 절연층, 576: 절연층, 580: 차광층, 581: 컬러 필터층, 582: 오버코트층, 600: 기판, 621: 절연층, 622: 절연층, 623: 절연층, 631: 산화물 반도체막, 632: 산화물 반도체막, 633: 산화물 반도체막, 650: 기판, 651: 절연층, 652: 절연층, 653: 절연층, 654: 절연층, 660: 도전층, 661: 도전층, 662: 도전층, 663: 도전층, 664: 도전층, 665: 도전층, 666: 도전층, 667: 도전층, 668: 도전층, 669: 도전층, 671: 기판, 672: 절연층, 673: 절연층, 674: 절연층, 675: 절연층, 680: 반도체층, 681: 반도체층, 682: 채널 영역, 683: LDD 영역, 684: 불순물 영역, 685: 채널 영역, 686: 불순물 영역, 810: 휴대 정보 단말, 815: 하우징, 816: 표시 패널, 818: 힌지, 820: 휴대 정보 단말, 822: 표시부, 825: 비표시부, 840: 휴대 정보 단말, 845: 휴대 정보 단말, 855: 정보, 856: 정보, 857: 정보, 880: 휴대 정보 단말, 887: 정보, 889: 조작 버튼, 7000: 표시 장치, 7001: 하우징, 7002: 표시부, 7003: 지지대, 7100: 휴대 정보 단말, 7101: 하우징, 7102: 표시부, 7103: 밴드, 7104: 버클, 7105: 조작 버튼, 7106: 입출력 단자, 7107: 아이콘, 7201: 스테이지, 7203: 조작 스위치, 7210: 조명 장치, 7300: 터치 패널, 7301: 하우징, 7302: 표시부, 7303: 조작 버튼, 7304: 손잡이, 7305: 제어부, 7400: 휴대 전화, 7401: 하우징, 7402: 표시부, 7403: 조작 버튼, 7404: 외부 접속 포트, 7405: 스피커, 7406: 마이크로폰.
본 출원은 2014년 9월 5일에 일본 특허청에 출원된 일련 번호 2014-181427의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (8)

  1. 반도체 장치에 있어서,
    r개의 회로(r은 2 이상의 정수(整數)); 및
    디멀티플렉서를 포함하는 패스 트랜지스터 로직 회로
    를 포함하고,
    상기 디멀티플렉서는 r개의 출력 단자를 포함하고,
    상기 디멀티플렉서의 상기 r개의 출력 단자의 각각은 상기 r개의 회로 중 대응하는 회로와 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    r개의 제 1 입력 단자(r은 2 이상의 정수);
    제 2 입력 단자;
    r개의 회로;
    디멀티플렉서를 포함하는 패스 트랜지스터 로직 회로; 및
    스위치 회로
    를 포함하고,
    상기 디멀티플렉서는 r개의 출력 단자를 포함하고,
    상기 디멀티플렉서의 상기 r개의 출력 단자의 각각은 상기 r개의 회로의 입력 단자 중 대응하는 입력 단자와 전기적으로 접속되고,
    상기 디멀티플렉서의 입력 단자는 상기 제 2 입력 단자와 전기적으로 접속되고,
    상기 r개의 회로의 상기 입력 단자의 각각은 상기 r개의 제 1 입력 단자 중 대응하는 제 1 입력 단자와 전기적으로 접속되고,
    상기 스위치 회로는 상기 r개의 회로의 상기 입력 단자의 각각과, 상기 r개의 제 1 입력 단자 중 대응하는 제 1 입력 단자 사이의 전기적 연속성을 제어하는, 반도체 장치.
  3. 제 2 항에 따른 반도체 장치를 포함하는 표시 장치의 드라이버 IC에 있어서,
    상기 표시 장치는 화소부를 포함하고,
    상기 화소부는 복수의 화소, 복수의 제 1 배선, 및 복수의 제 2 배선을 포함하고,
    상기 복수의 제 2 배선은 상기 복수의 화소를 흐르는 전류를 추출하기 위한 것이고,
    상기 드라이버 IC는 상기 복수의 제 1 배선에 입력되는 데이터 신호를 생성하고,
    상기 r개의 제 1 입력 단자의 각각은 상기 복수의 제 2 배선 중 대응하는 제 2 배선과 전기적으로 접속되는, 드라이버 IC.
  4. 제 3 항에 있어서,
    상기 표시 장치는 전계 발광(electroluminescent) 표시 장치인, 드라이버 IC.
  5. 표시 장치에 있어서,
    화소부;
    게이트 드라이버 회로;
    소스 드라이버 회로; 및
    아날로그 디지털 변환 회로
    를 포함하고,
    상기 화소부는 복수의 화소, 복수의 제 1 배선, 복수의 제 2 배선, 및 복수의 제 3 배선을 포함하고,
    상기 게이트 드라이버 회로는 상기 복수의 제 3 배선을 구동하고,
    상기 소스 드라이버 회로는 상기 복수의 제 1 배선을 구동하고,
    상기 아날로그 디지털 변환 회로는 상기 복수의 제 3 배선의 신호를 디지털 신호로 변환하고,
    상기 소스 드라이버 회로 및 상기 아날로그 디지털 변환 회로는 복수의 드라이버 IC로 분할되고,
    상기 복수의 드라이버 IC 중 적어도 하나는 r개의 제 1 입력 단자(r은 2 이상의 정수), 제 2 입력 단자, r개의 회로, 디멀티플렉서를 포함하는 패스 트랜지스터 로직 회로, 및 스위치 회로를 포함하고,
    상기 디멀티플렉서는 r개의 출력 단자를 포함하고,
    상기 디멀티플렉서의 상기 r개의 출력 단자의 각각은 상기 r개의 회로의 입력 단자 중 대응하는 입력 단자와 전기적으로 접속되고,
    상기 디멀티플렉서의 입력 단자는 상기 제 2 입력 단자와 전기적으로 접속되고,
    상기 r개의 회로는 상기 아날로그 디지털 변환 회로에 포함되는 회로이고,
    상기 r개의 회로는 입력 신호를 디지털 신호로 변환하고,
    상기 r개의 회로의 상기 입력 단자의 각각은 상기 스위치 회로를 통하여, 상기 r개의 제 1 입력 단자 중 대응하는 제 1 입력 단자와 전기적으로 접속되는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 화소부는 전계 발광 소자를 포함하는, 표시 장치.
  7. 제 5 항에 있어서,
    상기 복수의 화소의 각각은 트랜지스터를 포함하고,
    상기 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함하는, 표시 장치.
  8. 전자 장치에 있어서,
    제 5 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 전자 장치.
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