CN209232376U - 一种阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本实用新型实施例提供的一种阵列基板、显示面板及显示装置，该测试电路包括：至少一级子电路，子电路包括至少一个多路选择器；下一级子电路中多路选择器的个数与上一级子电路中的多路选择器的输出端的个数相同；除第一级子电路外，各子电路中的多路选择器的输入端与上一级子电路中的多路选择器中对应的输出端相连；除最后一级子电路外，各子电路中多路选择器的输出端与下一级子电路中的多路选择器中对应的输入端相连；第一级子电路中的多路选择器的输入端与测试端子相连，最后一级子电路中的多路选择器的输出端与显示区域的信号线相连。通过上述测试电路的结构设置可以使显示面板显示出复杂的测试图案，有利于检测出显示面板多方面的缺陷。

Description

一种阵列基板、显示面板及显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。
背景技术
随着显示技术的飞速发展，对显示面板的质量要求越来越高，因此对显示面板的各项性能的测试显得尤为重要。
相关技术中位于阵列基板非显示区域内的测试电路，对显示面板的测试主要通过向显示面板内的奇数行数据线提供第一的数据信号，向显示面板的偶数行数据线提供第二数据信号，只需保证向奇数行数据线和偶数行数据线提供的数据信号的极性相反即可，但是该测试电路仅能使显示面板显示简单的条状图案，从而导致不能对显示面板所存在问题进行全面的测试。
因此，如何实现对显示面板进行全面的测试是本领域技术人员亟待解决的技术问题。
实用新型内容
有鉴于此，本实用新型实施例提供一种阵列基板、显示面板及显示装置，用以解决相关技术中的阵列基板中的测试电路不能够对显示面板进行全面测试的问题。
因此，本实用新型实施例提供了一种阵列基板，包括显示区域和周边非显示区域以及位于所述非显示区域的测试电路，所述测试电路包括：至少一级子电路，所述子电路包括至少一个多路选择器；所述多路选择器包括一个输入端和多个输出端，所述多路选择器被配置为在多条控制线的控制下将所述输入端的信号提供给对应的所述输出端；
下一级所述子电路中所述多路选择器的个数与上一级所述子电路中的所述多路选择器的输出端的个数相同；
除第一级所述子电路外，各所述子电路中的所述多路选择器的输入端与上一级所述子电路中的所述多路选择器中对应的输出端相连；
除最后一级所述子电路外，各所述子电路中所述多路选择器的输出端与下一级所述子电路中的所述多路选择器中对应的输入端相连；
第一级所述子电路中的所述多路选择器的输入端与提供测试信号的测试端子相连，最后一级所述子电路中的所述多路选择器的输出端与所述显示区域的信号线相连，各级所述子电路连接的所述控制线均与提供控制信号的控制端子相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述测试电路包括：第一级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连，所述第一级子电路中的所述多路选择器的输出端与所述显示区域的所述信号线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述测试电路包括：第一级子电路和第二级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连；
所述第二级子电路包括多个所述多路选择器，所述第二级子电路中的各所述多路选择器的输入端与所述第一级子电路中的所述多路选择器的输出端一一对应连接，所述第二极子电路中的所述多路选择器的输出端与所述显示区域的所述信号线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述测试电路包括：第一级子电路、第二级子电路和第三级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连；
所述第二级子电路包括多个所述多路选择器，所述第二级子电路中的各所述多路选择器的输入端与所述第一级子电路中的所述多路选择器的输出端一一对应连接；
所述第三级子电路包括多个所述多路选择器，所述第三级子电路中的各所述多路选择器的输入端与所述第二级子电路中的所述多路选择器的输出端一一对应连接，所述第三级子电路的所述多路选择器的输出端与所述显示区域的所述信号线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述阵列基板包括多个所述测试电路；
各所述测试电路共用所述控制线。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述多路选择器包括：多个第一晶体管；
各所述第一晶体管的栅极分别与对应的所述控制线相连，各所述第一晶体管的第一极与所述多路选择的输入端相连，各所述第一晶体管的第二极分别与所述多路选择器对应的所述输出端相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述第一晶体管为双栅型晶体管。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，相邻两条所述控制线之间设置有第一静电放电单元；
所述第一静电放电单元的输入端与一条所述控制线相连，所述第一静电放电单元的输出端与相邻的另一条所述控制线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述第一静电放电单元包括：第二晶体管和第三晶体管；
所述第二晶体管的栅极、所述第二晶体管的第一极和所述第三晶体管的第二极均与一条所述控制线相连；
所述第二晶体管的第二极、所述第三晶体管的栅极和所述第三晶体管的第一极均与另一条所述控制线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，除最后一级所述子电路外，所述子电路的输出端设置有第二静电放电单元；
所述第二静电单元的输入端与所述子电路中所述多路选择器的输出端相连，所述第二静电单元的输出端与放电线相连。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，所述第二静电放电单元至少包括一个放电子单元，各所述放电子单元串联设置或并联设置。
在一种可选的实现方式中，本实用新型实施例提供的上述阵列基板中，每个所述放电子单元包括：第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第四晶体管的栅极和所述第四晶体管的第一极均与所述子电路中所述多路选择器的输出端相连，所述第四晶体管的第二极与所述放电线相连；
所述第五晶体管的栅极和所述第五晶体管的第一极均与所述子电路中所述多路选择器的输出端相连，所述第五晶体管的第二极与所述放电线相连；
所述第六晶体管的栅极和所述第六晶体管的第一极均与所述放电线相连，所述第六晶体管的第二极与所述子电路中所述多路选择器的输出端相连；
所述第七晶体管的栅极和所述第七晶体管的第一极均与所述放电线相连，所述第七晶体管的第二极与所述子电路中所述多路选择器的输出端相连。
相应地，本实用新型实施例还提供了一种显示面板，包括本实用新型实施例提供的上述任一种阵列基板；
各所述测试电路中最后一级所述子电路中的所述多路选择器的输出端与所述显示面板内对应的信号线相连。
相应地，本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述显示面板。
本实用新型有益效果如下：
本实用新型实施例提供的一种阵列基板、显示面板及显示装置，该阵列基板包括显示区域和周边非显示区域以及位于所述非显示区域的测试电路，所述测试电路包括：至少一级子电路，所述子电路包括至少一个多路选择器；所述多路选择器包括一个输入端和多个输出端，所述多路选择器被配置为在多条控制线的控制下将所述输入端的信号提供给对应的所述输出端；其中，下一级所述子电路中所述多路选择器的个数与上一级所述子电路中的所述多路选择器的输出端的个数相同；除第一级所述子电路外，各所述子电路中的所述多路选择器的输入端与上一级所述子电路中的所述多路选择器中对应的输出端相连；除最后一级所述子电路外，各所述子电路中所述多路选择器的输出端与下一级所述子电路中的所述多路选择器中对应的输入端相连；第一级所述子电路中的所述多路选择器的输入端与提供测试信号的测试端子相连，最后一级所述子电路中的所述多路选择器的输出端与所述显示区域的信号线相连，各级所述子电路连接的所述控制线均与提供控制信号的控制端子相连。通过上述阵列基板的结构设置可以对显示面板的各区域的子像素进行单独的控制，从而可以使显示面板显示出复杂的测试图案，有利于检测出显示面板多方面的缺陷。
附图说明
图1为本实用新型实施例提供阵列基板的结构示意图；
图2为本实用新型实施例提供的测试电路的结构示意图；
图3为本实用新型实施例提供的测试电路的具体结构示意图之一；
图4为本实用新型实施例提供的测试电路的具体结构示意图之二；
图5为本实用新型实施例提供的测试电路的具体结构示意图之三；
图6为本实用新型实施例提供的测试电路的具体结构示意图之四；
图7为本实用新型实施例提供的第一静电放电单元的具体结构示意图；
图8为本实用新型实施例提供的第一静电放电单元的具体结构示意图之一；
图9为本实用新型实施例提供的第一静电放电单元的具体结构示意图之二；
图10为本实用新型实施例提供的第一静电放电单元的具体结构示意图之三。
具体实施方式
为了使本实用新型的目的，技术方案和优点更加清楚，下面结合附图，对本实用新型实施例提供的阵列基板、显示面板及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本实用新型，并不用于限定本实用新型。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本实用新型实施例提供了一种阵列基板，如图1和图2所示，包括显示区域A-A和周边非显示区域B-B以及位于非显示区域B-B的测试电路10，该测试电路10包括：至少一级子电路(其中图2是以该测试电路包括两级子电路为例进行示意的)，该子电路包括至少一个多路选择器DEMUX；多路选择器DEMUX包括一个输入端In和多个输出端Out，多路选择器DEMUX被配置为在多条控制线Con的控制下将输入端In的信号提供给对应的输出端Out；
下一级子电路21中多路选择器DEMUX的个数与上一级子电路11的多路选择器DEMUX的输出端Out的个数相同；
除第一级子电路11外，各子电路中的多路选择器DEMUX的输入端In与上一级子电路11中的多路选择器DEMUX中对应的输出端Out相连；
除最后一级子电路21外，各子电路中多路选择器DEMUX的输出端与下一级子电路中的多路选择器DEMUX中对应的输入端In相连；
第一级子电路11中的多路选择器DEMUX的输入端In与提供测试信号的测试端子pad1相连，最后一级子电路21中的多路选择器DEMUX的输出端与显示区域的信号线data相连，各级子电路连接的控制线Con均与提供控制信号的控制端子pad2相连。
具体地，在本实用新型提供的阵列基板中，包括：至少一级子电路，子电路包括至少一个多路选择器；多路选择器包括一个输入端和多个输出端，多路选择器被配置为在多条控制线的控制下将输入端的信号提供给对应的输出端；其中，下一级子电路中多路选择器的个数与上一级子电路中的多路选择器的输出端的个数相同；除第一级子电路外，各子电路中的多路选择器的输入端与上一级子电路中的多路选择器中对应的输出端相连；除最后一级子电路外，各子电路中多路选择器的输出端与下一级子电路中的多路选择器中对应的输入端相连；第一级子电路中的多路选择器的输入端与提供测试信号的测试端子相连，最后一级子电路中的多路选择器的输出端与显示区域的信号线相连，各级子电路连接的控制线均与提供控制信号的控制端子相连。通过上述阵列基板的结构设置可以对显示面板的各区域的子像素进行单独的控制，从而可以使显示面板显示出复杂的测试图案，有利于检测出显示面板多方面的缺陷。
可选地，在本实用新型提供的阵列基板中，如图3所示，该测试电路包括：第一级子电路；
第一级子电路包括一个多路选择器DEMUX，第一级子电路中的多路选择器DEMUX的输入端In与测试端子pad1相连，第一级子电路中的多路选择器DEMUX的输出端Out与显示区域的信号线data相连。
需要说明的是，图3仅是以第一级子电路的多路选择器具有6个输出端为例进行示意说明的，其中，多路选择器的输出端的个数根据需要测量的信号线的数量进行设定，并不仅限于图3所示结构，对多路选择器的输出端的个数在此不作具体限定。
可选地，在本实用新型提供的阵列基板中，如图4所示，该测试电路包括：第一级子电路11和第二级子电路21；
第一级子电路11包括一个多路选择器DEMUX，第一级子电路11中的多路选择器DEMUX的输入端In与测试端子pad1相连；
第二级子电路21包括多个多路选择器DEMUX，第二级子电路21中的各多路选择器DEMUX的输入端In与第一级子电路11中的多路选择器DEMUX的输出端Out一一对应连接，第二极子电路21中的多路选择器DEMUX的输出端Out与显示区域的信号线data相连。
需要说明的是，在图4中仅示出了第二级子电路中的一个多路选择器的结构，但是第二级子电路包括6个多路选择器，当然第二级子电路中多路选择器并不仅限定为6个，需要与第一级子电路的输出端对应设置，即保证第二级子电路中多路选择器的个数与第一级子电路中多路选择器的输出端的个数相同。
可选地，在本实用新型提供的阵列基板中，如图5所示，测试电路包括：第一级子电路11、第二级子电路21和第三级子电路31；
第一级子电路11包括一个多路选择器DEMUX，第一级子电路11中的多路选择器DEMUX的输入端In与测试端子pad1相连；
第二级子电路21包括多个多路选择器DEMUX，第二级子电路21中的各多路选择器21的输入端In与第一级子电路11中的多路选择器DEMUX的输出端Out一一对应连接；
第三级子电路31包括多个多路选择器DEMUX，第三级子电路31中的各多路选择器DEMUX的输入端In与第二级子电路21中的多路选择器DEMUX的输出端Out一一对应连接，第三级子电路31的多路选择器DEMUX的输出端Out与显示区域的信号线data相连。
需要说明的是，图5中是以第一级子电路的多路选择器具有6个输出端，第二级子电路中每个多路选择器具有3个输出端、第三级子电路的多路选择器具有3个输出端为例进行说明的，但并不仅限于此，还可以是其他比例，根据待测试的信号线的条数进行设定。并且图5中每级子电路仅示出了一个多路选择器，其他多路选择器并未一一示出。
具体地，在本实用新型提供的阵列基板中，以图2所示的测试电路结构进行具体说明，其中，图2是以第一级子电路11中的多路选择器DEMUX具有6条选择路径，第二级子电路21中每个多路选择器DEMUX具有9条选择路径为例进行说明的。其中第一级子电路11具有6条选择路径，即第一级子电路11具有1个输入端In，6条控制线Con和6个输出端Out；第二级子电路21具有与第一级子电路11的输出端Out相同个数的多路选择器DEMUX，即第二级子电路21具有6个多路选择器DEMUX，每个多路选择器DEMUX具有1个输入端(第一级子电路的输出端)，9条控制线和9个输出端；从而使得第二级子电路21具有54个输出端，即通过第一级子电路11的1个输入端进行测试信号的输入，可以向显示区域内54条信号线提供测试信号，根据第一级子电路11的输入端In提供的测试信号的时序变化，可以向54条信号线提供不同的信号，使显示面板显示复杂的测试图案，对显示面板的多种性能进行测试。例如显示面板具有1080条数据线，可以设置20组如图1所示的结构，对显示面板内1080条数据线进行控制，如具有更多条数据线可以设置更多组上述结构，并在显示面板分区域进行绑定(其中，本测试电路通过设置的多个pad与显示面板中各信号线进行绑定)。当然，该测试电路具有多少级子电路，各级子电路中多路选择器具有的输出端的个数可以根据具体实施时的需求进行设定，并不限定与附图中的结构，其具体数量在此不作具体限定。
可选地，在本实用新型提供的阵列基板中，阵列基板包括多个测试电路；
各测试电路共用控制线。
具体地，在本实用新型提供的阵列基板中，当阵列基板内存在多条信号线需要测试时，可以在阵列基板的非显示区域设置多个上述实施例中的测试电路，其中各测试电路所连接的控制线可以共用，从而减少布线。
可选地，在本实用新型提供的阵列基板中，如图3至图5所示，多路选择器包括：多个第一晶体管T1；
各第一晶体管T1的栅极分别与对应的控制线Con相连，各第一晶体管T1的第一极与多路选择的输入端In相连，各第一晶体管T1的第二极分别与多路选择器对应的输出端Out相连。
需要说明的是，如图3至图5中所示的，除第一级子电路外，各级子电路中多路选择器DEMUX仅是各级子电路的一部分，各级子电路中还包括与上一级子电路中的多路选择器的输出端对应的多个多路选择器DEMUX(其他多路选择器在图中未具体示出)。
具体地，在本实用新型实施例提供的阵列基板中，每个第一晶体管通过一条控制线进行控制，根据显示面板待显示的测试图案向第一晶体管的栅极提供控制信号，控制第一晶体管的打开或关断；各级子电路中各第一晶体管的第一极均与同一输入端相连，即接收同一测试信号线提供的测试信号，虽然接收同一测试信号线提供的测试信号，但是可以对测试信号线提供的测试信号的时序进行设计，可以向对应的信号线提供不同的信号，便于显示复杂的测试图案；除最后一级子电路中第一晶体管的第二极与显示区域内对应的信号线相连外，其他各级子电路中第一晶体管的第二极均与下一级子电路的对应的输入端相连。
可选地，在本实用新型提供的阵列基板中，第一晶体管为双栅型晶体管。
具体地，在本实用新型实施例提供的阵列基板中，将第一晶体管设置为双栅型晶体管，可以降低第一晶体管的漏电流，减少能耗的同时还可以提高信号传输的稳定性。
可选地，在本实用新型提供的阵列基板中，如图6所示，相邻两条控制线Con之间设置有第一静电放电单元3；
第一静电放电单元3的输入端与一条控制线Con相连，第一静电放电单元3的输出端与相邻的另一条控制线Con相连。
具体地，在本实用新型实施例提供的阵列基板中，通过第一静电放电单元的设置，可以将各控制线上存在的静电进行疏散，避免静电累积对各控制线上的信号产生影响。其中任何能够实现静电传输的结构均在本实用新型的保护范围内，在此不作具体限定。
可选地，在本实用新型提供的阵列基板中，如图7所示，第一静电放电单元包括：第二晶体管T2和第三晶体管T3；
第二晶体管T2的栅极、第二晶体管T2的第一极和第三晶体管T3的第二极均与一条控制线Con相连；
第二晶体管T2的第二极、第三晶体管T3的栅极和第三晶体管T3的第一极均与另一条控制线Con相连。
具体地，在本实用新型实施例提供的阵列基板中，当一条控制线上产生静电积累时，使得第二晶体管的栅极和第一极的电压升高，第二晶体管导通，将积累的静电传输到另一条控制线上，实现静电疏散；当另一条控制线上产生静电积累时，使得第三晶体管的栅极和第一极的电压升高，第三晶体管导通，将积累的静电传输到相邻的控制线上，实现静电疏散。
可选地，在本实用新型提供的阵列基板中，如图6所示，除最后一级子电路外，子电路的输出端Out设置有第二静电放电单元4；
第二静电单元4的输入端与子电路中多路选择器的输出端Out相连，第二静电单元的输出端与放电线Com相连。
具体地，在本实用新型提供的阵列基板中，当各子电路的输出端产生静电累积时，第二静电放电单元将该输出端的静电提供给放电线，实现静电释放。
可选地，在本实用新型提供的阵列基板中，第二静电放电单元至少包括一个放电子单元，各放电子单元串联设置或并联设置。
具体地，在本实用新型提供的阵列基板中，如图8所示，每个放电子单元包括：第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7；
第四晶体管T4的栅极和第四晶体管T4的第一极均与子电路中多路选择器的输出端Out1相连，第四晶体管T4的第二极与放电线Com相连；
第五晶体管T5的栅极和第五晶体管T5的第一极均与子电路中多路选择器的输出端Out1相连，第五晶体管的第二极与放电线Com相连；
第六晶体管T6的栅极和第六晶体管T6的第一极均与放电线Com相连，第六晶体管T6的第二极与子电路中多路选择器的输出端Out1相连；
第七晶体管T7的栅极和第七晶体管T7的第一极均与放电线Com相连，第七晶体管T7的第二极与子电路中多路选择器的输出端Out1相连。
需要说明的是，当第二静电放电单元中各晶体管为多晶硅晶体管时，需要设置两个放电子单元，该两个放电子单元的输入端均与该子电路的输出端相连，一个放电子单元的输出端与一条放电线相连，另一个放电子单元的输出端与另一条放电线相连，其中两条放电线的电位相反；当第二静电放电单元中各晶体管为单晶硅晶体管时，仅需设置一个放电子单元，该放电子单元的输入端与对应子电路的输出端相连，放电子单元的输出端与放电线相连，该放电线一般接低电压或接地。其中，放电子单元的结构并不限定于图8所示的结构，还可以是如图9(多个图8所示结构串联)和图10(多个图8所示结构并联)所示的结构的放电结构，当然还可以是其他任何能够实现放电功能的结构，在此不作具体限定。
其中，本实用新型上述实施例中提到的晶体管可以是薄膜晶体管(TFT，Thin FilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，上述各晶体管的控制极作为其栅极，并且根据晶体管类型以及输入信号的不同，可以将第一极作为源极，第二极作为漏极；或者将第一极作为漏极，第二极作为源极，在此不做具体区分。
基于同一发明构思，本实用新型实施例还提供了一种显示面板，该显示面板包括上述实施例提供的任一阵列基板；
各阵列基板中各测试电路中最后一级子电路中的多路选择器的输出端与显示面板内对应的信号线相连。
其中，该显示面板的实施方式和原理与上述实施例中的阵列基板的实施方式和原理均相同，因此该显示面板的具体实施可以参见上述实施例中阵列基板的具体实施方式进行实施，在此不再赘述。
基于同一发明构思，本实用新型实施例还提供了一种显示装置，该显示装置包括上述实施例提供的显示面板。
该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本实用新型实施例提供的一种阵列基板、显示面板及显示装置，该阵列基板包括：至少一级子电路，子电路包括至少一个多路选择器；多路选择器包括一个输入端和多个输出端，多路选择器被配置为在多条控制线的控制下将输入端的信号提供给对应的输出端；其中，下一级子电路中多路选择器的个数与上一级子电路中的多路选择器的输出端的个数相同；除第一级子电路外，各子电路中的多路选择器的输入端与上一级子电路中的多路选择器中对应的输出端相连；除最后一级子电路外，各子电路中多路选择器的输出端与下一级子电路中的多路选择器中对应的输入端相连；第一级子电路中的多路选择器的输入端与提供测试信号的测试端子相连，最后一级子电路中的多路选择器的输出端与显示区域的信号线相连，各级子电路连接的控制线均与提供控制信号的控制端子相连。通过上述阵列基板的结构设置可以对显示面板的各区域的子像素进行单独的控制，从而可以使显示面板显示出复杂的测试图案，有利于检测出显示面板多方面的缺陷。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (14)

1.一种阵列基板，包括显示区域和周边非显示区域以及位于所述非显示区域的测试电路，其特征在于，所述测试电路包括：至少一级子电路，所述子电路包括至少一个多路选择器；所述多路选择器包括一个输入端和多个输出端，所述多路选择器被配置为在多条控制线的控制下将所述输入端的信号提供给对应的所述输出端；
下一级所述子电路中所述多路选择器的个数与上一级所述子电路中的所述多路选择器的输出端的个数相同；
除第一级所述子电路外，各所述子电路中的所述多路选择器的输入端与上一级所述子电路中的所述多路选择器中对应的输出端相连；
除最后一级所述子电路外，各所述子电路中所述多路选择器的输出端与下一级所述子电路中的所述多路选择器中对应的输入端相连；
第一级所述子电路中的所述多路选择器的输入端与提供测试信号的测试端子相连，最后一级所述子电路中的所述多路选择器的输出端与所述显示区域的信号线相连，各级所述子电路连接的所述控制线均与提供控制信号的控制端子相连。
2.如权利要求1所述的阵列基板，其特征在于，所述测试电路包括：第一级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连，所述第一级子电路中的所述多路选择器的输出端与所述显示区域的所述信号线相连。
3.如权利要求1所述的阵列基板，其特征在于，所述测试电路包括：第一级子电路和第二级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连；
所述第二级子电路包括多个所述多路选择器，所述第二级子电路中的各所述多路选择器的输入端与所述第一级子电路中的所述多路选择器的输出端一一对应连接，所述第二级子电路中的所述多路选择器的输出端与所述显示区域的所述信号线相连。
4.如权利要求1所述的阵列基板，其特征在于，所述测试电路包括：第一级子电路、第二级子电路和第三级子电路；
所述第一级子电路包括一个多路选择器，所述第一级子电路中的所述多路选择器的输入端与所述测试端子相连；
所述第二级子电路包括多个所述多路选择器，所述第二级子电路中的各所述多路选择器的输入端与所述第一级子电路中的所述多路选择器的输出端一一对应连接；
所述第三级子电路包括多个所述多路选择器，所述第三级子电路中的各所述多路选择器的输入端与所述第二级子电路中的所述多路选择器的输出端一一对应连接，所述第三级子电路的所述多路选择器的输出端与所述显示区域的所述信号线相连。
5.如权利要求1-4任一项所述的阵列基板，其特征在于，所述阵列基板包括多个所述测试电路；
各所述测试电路共用所述控制线。
6.如权利要求1-4任一项所述的阵列基板，其特征在于，所述多路选择器包括：多个第一晶体管；
各所述第一晶体管的栅极分别与对应的所述控制线相连，各所述第一晶体管的第一极与所述多路选择的输入端相连，各所述第一晶体管的第二极分别与所述多路选择器对应的所述输出端相连。
7.如权利要求6所述的阵列基板，其特征在于，所述第一晶体管为双栅型晶体管。
8.如权利要求1-4任一项所述的阵列基板，其特征在于，相邻两条所述控制线之间设置有第一静电放电单元；
所述第一静电放电单元的输入端与一条所述控制线相连，所述第一静电放电单元的输出端与相邻的另一条所述控制线相连。
9.如权利要求8所述的阵列基板，其特征在于，所述第一静电放电单元包括：第二晶体管和第三晶体管；
所述第二晶体管的栅极、所述第二晶体管的第一极和所述第三晶体管的第二极均与一条所述控制线相连；
所述第二晶体管的第二极、所述第三晶体管的栅极和所述第三晶体管的第一极均与另一条所述控制线相连。
10.如权利要求1-4任一项所述的阵列基板，其特征在于，除最后一级所述子电路外，所述子电路的输出端设置有第二静电放电单元；
所述第二静电单元的输入端与所述子电路中所述多路选择器的输出端相连，所述第二静电单元的输出端与放电线相连。
11.如权利要求10所述的阵列基板，其特征在于，所述第二静电放电单元至少包括一个放电子单元，各所述放电子单元串联设置或并联设置。
12.如权利要求11所述的阵列基板，其特征在于，每个所述放电子单元包括：第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第四晶体管的栅极和所述第四晶体管的第一极均与所述子电路中所述多路选择器的输出端相连，所述第四晶体管的第二极与所述放电线相连；
所述第五晶体管的栅极和所述第五晶体管的第一极均与所述子电路中所述多路选择器的输出端相连，所述第五晶体管的第二极与所述放电线相连；
所述第六晶体管的栅极和所述第六晶体管的第一极均与所述放电线相连，所述第六晶体管的第二极与所述子电路中所述多路选择器的输出端相连；
所述第七晶体管的栅极和所述第七晶体管的第一极均与所述放电线相连，所述第七晶体管的第二极与所述子电路中所述多路选择器的输出端相连。
13.一种显示面板，其特征在于，包括多个如权利要求1-12任一项所述的阵列基板；
所述阵列基板中各所述测试电路中最后一级所述子电路中的所述多路选择器的输出端与所述显示面板内对应的信号线相连。
14.一种显示装置，其特征在于，包括如权利要求13所述的显示面板。
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