CN206516324U - 阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种阵列基板、显示面板以及显示装置，阵列基板包括显示像素阵列，显示像素阵列包括多个阵列排布的显示像素；选通控制电路，包括至少一个选通控制单元，选通控制单元用于向显示像素阵列中的第一色显示像素提供数据选通控制信号；选通控制单元包括选通控制信号输入端、第一信号输入端、以及多个信号输出端；多个多路分配控制单元，多个检测焊盘，选通控制信号输入端与第一检测焊盘电连接，第一信号输入端与第二检测焊盘电连接，第一检测焊盘用于向选通控制信号输入端提供选通控制信号；第二检测焊盘用于向第一信号输入端提供第一信号。该申请可以减少阵列基板上检测焊盘的个数，从而减少检测焊盘在阵列基板上所占的面积。

Description

阵列基板、显示面板及显示装置

技术领域

本公开一般涉及显示技术领域，尤其涉及阵列基板、显示面板以及显示装置。

背景技术

在现有的面板显示技术中，通常在制作完阵列基板后，将用于向阵列基板的显示区域提供数据信号、扫描信号等信号的集成电路设置于阵列基板上，在将集成电路设置于阵列基板上之前，需要对阵列基板的显示区域的各显示像素进行显示测试，以检测各显示像素在显示期间是否均可正常工作。

在进行显示测试时，通常在阵列基板上设置多个检测焊盘，外部电路通过检测焊盘将测试信号传输至阵列基板上的多路选通器以控制各显示像素的导通与关断。在现有的显示测试技术中，通常根据多路选通器的配比确定检测焊盘的数量，例如在12路选2路的多路分配器中，在阵列基板上需要设置12个检测焊盘来控制各路开关的导通与关断。这就大大增加了检测焊盘在阵列基板上所占的比例，从而占用较大的面板空间，难以实现触控显示面板窄边框的设计。

实用新型内容

鉴于现有技术中的上述缺陷或不足，期望提供一种阵列基板、显示面板及显示装置，以期解决现有技术中存在的技术问题。

第一方面，本申请实施例提供了一种阵列基板，阵列基板包括显示像素阵列，显示像素阵列包括多个阵列排布的显示像素；选通控制电路，包括至少一个选通控制单元，选通控制单元用于向显示像素阵列中的第一色显示像素提供数据选通控制信号；选通控制单元包括选通控制信号输入端、第一信号输入端、以及多个信号输出端；多个多路分配控制单元，各多路分配控制单元的选通控制端与各选通控制单元的信号输出端一一对应连接；多个检测焊盘，选通控制信号输入端与第一检测焊盘电连接，第一信号输入端与第二检测焊盘电连接，第一检测焊盘用于向选通控制信号输入端提供选通控制信号；第二检测焊盘用于向第一信号输入端提供第一信号；多个数据线组，各数据线组包括多条数据线；各多路分配控制单元包括多个输出端，各输出端与数据线组的其中一条数据线一一对应连接。

在一些实施例中，选通控制单元还包括第一选择控制模块、第二选择控制模块以及反向模块；其中，第一选择控制模块的输入端与第一信号输入端连接，第一选择控制模块的控制端与选通控制信号输入端连接，第一选择控制模块的输出端分别连接至选通控制单元的第一信号输出端以及第二信号输出端；反向模块的输入端与第一信号输入端连接，反向模块的输出端连接至第二选择控制模块的输入端；第二选择控制模块的控制端与选通控制信号输入端连接，第二选择控制模块的输出端分别连接至选通控制单元的第三信号输出端以及第四信号输出端；第一选择控制模块用于在选通控制信号输入端输入的选通控制信号的控制下，接收第一信号输入端输入的第一信号，并将第一信号分时传输至与其电连接的第一信号输出端或第二信号输出端；第二选择控制模块与反向模块在选通控制信号输入端输入的选通控制信号以及第一信号输入端输入的第一信号的控制下，共同向第三信号输出端或第四信号输出端分时输出第二信号或第三信号。

在一些实施例中，选通控制单元还包括第二信号输入端以及第三信号输入端，反向模块的第一输入端与第二信号输入端连接，反向模块的第二输入端与第三信号输入端连接。

在一些实施例中，第一选择控制模块包括第一晶体管以及第二晶体管；第一晶体管的第一极与第一信号输入端连接，第一晶体管的第二极与第一信号输出端连接，第一晶体管的栅极与选通控制信号输入端连接；第二晶体管的第一极与第一晶体管的第一极连接，第二晶体管的第二极与第二信号输出端连接，第二晶体管的栅极与选通控制信号输入端连接。

在一些实施例中，第二选择控制模块包括第三晶体管以及第四晶体管；第三晶体管的第一极与反向模块的输出端连接，第三晶体管的第二极与第三信号输出端连接，第三晶体管的栅极与选通控制信号输入端连接；第四晶体管的第一极与第三晶体管的第一极连接，第四晶体管的第二极与第四信号输出端连接，第四晶体管的栅极与选通控制信号输入端连接。

在一些实施例中，反向模块包括第五晶体管以及第六晶体管；第五晶体管的第一极与第二信号输入端连接，第五晶体管的第二极与第三晶体管的第一极连接，第五晶体管的栅极与第一信号输入端连接；第六晶体管的第一极与第五晶体管的第二极连接，第六晶体管的第二极与第三信号输入端连接，第六晶体管的栅极与第一信号输入端连接。

在一些实施例中，第一晶体管为NMOS管或PMOS管，第二晶体管为PMOS管或NMOS管。

在一些实施例中，第三晶体管为NMOS管或PMOS管，第四晶体管为PMOS管或NMOS管。

在一些实施例中，第五晶体管为NMOS管或PMOS管，第六晶体管为PMOS管或NMOS管。

在一些实施例中，阵列基板还包括集成电路，集成电路通过多条数据信号线连接至各多路分配控制单元的输入端；各多路分配控制单元用于通过各数据信号线接收集成电路发送的数据信号，并将数据信号分时传输至与其电连接的各数据线。

在一些实施例中，阵列基板包括显示区以及位于显示区周围的非显示区，其中，选通控制电路以及各检测焊盘位于所述非显示区。

第二方面，本申请实施例提供了一种显示面板，该显示面板包括如第一方面所述的阵列基板。

第三方面，本申请实施例提供了一种显示装置，该显示装置包括如第二方面提供的显示面板。

按照本申请实施例的方案，通过在阵列基板上设置选通控制电路，可以减少阵列基板上位于非显示区域的向选通控制单元提供控制信号的检测焊盘的个数，提高了面板非显示区的空间利用率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出了本申请实施例提供的一种阵列基板的平面结构示意图；

图2示出了本申请实施例提供的一个选通控制单元的结构示意图；

图3示出了本申请实施例提供的又一个选通控制单元的结构示意图；

图4示出了本申请实施例提供的再一个选通控制单元的结构示意图；

图5示出了本申请实施例提供的多路分配控制单元与选通控制单元之间的连接结构示意图；

图6示出了本申请实施例提供的选通控电路的工作时序图；

图7示出了本申请实施例提供的显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关实用新型，而非对该实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与实用新型相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图1，图1示例性的示出了本申请的阵列基板的平面结构图。该阵列基板10包括显示区域a以及非显示区域b。其中，显示区域a设置有显示像素阵列，其中显示像素阵列包括多个呈阵列排布的显示像素110，显示像素110包括R(red，红色)、G(green，绿色)以及B(blue，蓝色)三色显示像素。

在阵列基板10的非显示区域b设置有选通控制电路120，该选通控制电路120包含至少一个选通控制单元，选通控制单元用于向显示区域a中的显示像素阵列中的第一色显示像素提供数据选通控制信号。在图1中，选通控制电路120包含选通控制单元121、122、123…12M、12M+1、12M+2…，其中，选通控制单元121用于向显示像素阵列中的R像素提供数据选通控制信号，选通控制单元122用于向显示像素阵列中的B像素提供数据选通控制信号，选通控制单元123用于向显示像素阵列中的G像素提供选通控制信号。选通控制单元121、122、123…12M、12M+1、12M+2…包括选通控制信号输入端IN_1、第一信号输入端IN_2、以及多个信号输出端OUT。

在阵列基板10的非显示区域b还设置有多个多路分配控制单元130，其中，各多路分配控制单元130包括选通控制端131、输入端132以及多个输出端133。其中，多路分配控制单元130的多个输出端133分别与显示区域a的显示像素110一一对应连接。选通控制端131分别与选通控制单元121、122、123…12M、12M+1、12M+2…的各信号输出端OUT一一对应连接。也即是说，在图1中，各多路分配控制单元130的每一选通控制端131在选通控制单元121、122、123…12M、12M+1、12M+2…中均有相应的输出端OUT与其对应连接，多路分配控制单元130的各输入端132用于向显示像素110提供数据信号。在图1中，可以将选通控制单元分成多组，每一组均包含相同个数的选通控制单元，其中，在同一组中的选通控制单元均与同一个多路分配控制单元连接。每一组选通控制单元与多路分配控制单元之间的连接关系均相同。

在这里值得注意的是，图1中与每一个多路分配控制单元相连接的选通控制单元的个数仅为示意性数目，可以根据应用场景的需要调整与同一多路分配控制单元相连接的选通控制单元的数量。

在阵列基板10的非显示区域b还设置有多个检测焊盘141、142、143、144…14N、14N+1、14N+2、14N+3…。其中，选通控制单元121、122、123的第一信号输入端IN_2均与第一检测焊盘141连接，选通控制单元121的选通控制信号输入端IN_1与第二检测焊盘142连接，选通控制单元122的选通控制信号输入端IN_1与第二检测焊盘143连接，选通控制单元123的选通控制信号输入端IN_1与第二检测焊盘144连接。第一检测焊盘141用于向选通控制单元121、122、123…的第一信号输入端提供第一信号，该第一信号用于控制多路分配控制单元130中各开关的开启或关断；各第二检测焊盘142、143、144分别用于向选通控制单元121、122、123提供选通控制信号。各检测焊盘14N、14N+1、14N+2、14N+3的作用与检测焊盘141、142、143、144的作用相同，在此不再赘述

在阵列基板10上还设置有多个数据线组，每一数据线组均包括多条数据线150。多路分配控制单元130中每一个输出端133与数据线组的其中一条数据线150一一对应连接。同一多路分配控制单元可以分别向不同颜色的显示像素分时传输数据信号，例如，可以将每三个显示像素R、G、B设置为一组，并分别通过数据线连接至同一个多路分配控制单元，以分时向R、G、B显示像素传输数据信号。上述多路分配控制单元可以为3选1结构的多路分配控制单元，可以为6选1结构的多路分配控制单元，也可以为12选2结构的多路分配控制单元。

在本实施例中，通过在阵列基板上的检测焊盘与多路分配控制单元之间设置选通控制电路，同时同一个检测焊盘通过选通控制电路向同一色显示像素提供数据选通控制信号，减少了检测焊盘的数量，从而提高了面板非显示区域的利用率。

继续参考图2，图2示例性的示出了本申请实施例提供的选通控制单元的结构图。以一个选通控制单元为例，对选通控制单元的结构进行进一步的阐述。在图2中，选通控制单元200包括第一选择控制模块210、第二选择控制模块220以及反向模块230。

其中，第一选择控制模块210包括输入端、输出端以及控制端，第一选择控制模块210的控制端连接至选通控制单元200的选通控制信号输入端IN_1，第一选择控制模块210的输入端与选通控制单元200的第一信号输入端IN_2连接，第一选择控制模块210的输出端连接至选通控制单元200的第一信号输出端OUT1以及第二信号输出端OUT2。

第二选择控制模块220包括输入端、输出端以及控制端，第二选择控制模块220的控制端连接至选通控制单元200的选通控制信号输入端IN_1，第二选择控制模块220的输入端连接至反向模块230的输出端，第二选择控制模块220的输出端连接至选通控制单元200的第三信号输出端OUT3以及第四信号输出端OUT4。

反向模块230包括输入端以及输出端，反向模块230的输入端连接至选通控制单元的200的第一信号输入端IN_2，反向模块230的输出端与第二选择控制模块220的输入端连接。

上述第一选择控制模块210用于在选通控制单元200的选通控制信号输入端IN_1输入的选通控制信号的控制下，接收选通控制单元200的第一信号输入端IN_2输入的第一信号，并将第一信号分时传输至第一信号输出端OUT1以及第二信号输出端OUT2。

第二选择控制模块220与反向模块230用于在选通控制单元200的选通控制信号输入端IN_1以及第一信号输入端IN_2输入的第一信号控制下，共同向第三信号输出端OUT3以及第四信号输出端OUT4分时输出第二信号。

继续参考图3，图3示例性的示出了本申请又一个实施例提供的选通控制单元的结构图。

本实施例进一步对选通控制单元的电路结构进行了示意性的具体描述。

在本实施例中，选通控制单元300的第一选通控制模块310包括第一晶体管M1以及第二晶体管M2。其中，第一晶体管M1的第一极与选通控制单元300的第一信号输入端IN_2连接，第一晶体管M1的第二极连接至第一信号输出端OUT1，第一晶体管M1的栅极连接至选通控制单元300的选通控制信号输入端IN_1；第二晶体管M2的第一极与第一晶体管M1的第一极连接，第二晶体管M2的第二极连接至第二信号输出端OUT2，第二晶体管M2的栅极连接至选通控制单元300的选通控制信号输入端IN_1。

在本实施例中，选通控制单元300的第二选通控制模块320包括第三晶体管M3以及第四晶体管M4。其中，第三晶体管M3的第一极与反向模块330的输出端连接，第三晶体管M3的第二极连接至第三信号输出端OUT3，第三晶体管M3的栅极连接至选通控制单元300的选通控制信号输入端IN_1；第四晶体管M4的第一极与第三晶体管M3的第一极连接，第四晶体管M4的第二极连接至第四信号输出端OUT4，第四晶体管M4的栅极连接至选通控制单元300的选通控制信号输入端IN_1。

在本实施例中，选通控制单元300的反向模块330包括反相器Q1，其中，反相器Q1的输入端连接至选通控制单元300的第一信号输入端IN_2，反向器Q1的输出端连接至第三晶体管M3的第一极。反相器Q1可以为一个反相器，也可以为奇数个反相器级联得到反向器组。在本实施例中，第一晶体管M1与第二晶体管M2具有不同的沟道类型，第三晶体管与第四晶体管具有不同的沟道类型。

可选地，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4可以为NMOS晶体管，也可以为PMOS晶体管。其中，当第一晶体管M1以及第三晶体管M3为NMOS晶体管时，第二晶体管M2与第四晶体管M4为PMOS晶体管，当第一晶体管M1以及第三晶体管M3为PMOS晶体管时，第二晶体管M2与第四晶体管M4为NMOS晶体管。

从本实施例可以看出，在同一选通控制单元中，将控制信号输出的各晶体管的栅极连接至同一选通控制信号输入端，并利用同一条数据传输线将输出信号传输至各输出端，减少了信号输入的端口的数量，从而减少了检测焊盘的数量。

继续参考图4，图4示例性地示出了本申请再一个实施例提供的选通控制单元的结构图。

本实施例示例性地示出了选通控制电路的三个选通控制单元410、420、430的结构示意图，值得注意的是，本申请的选通控制电路的选通控制单元的数目并不止于此，可以根据应用场景的需要调整选通控制单元的数量。与图3所示的实施例不同的是，在本实施例中，选通控制电路的各选通控制单元410、420、430还包括第二信号输入端IN_3以及第三信号输入端IN_4，各选通控制单元的反向模块413、423、433为CMOS反相器，以选通控制单元410为例来具体阐述各结构之间的连接关系。选通控制单元410包括第一选择控制模块411、第二选择控制模块412以及反向模块413，CMOS反相器包括第五晶体管M5以及第六晶体管M6，其中，第五晶体管M5的第一极与选通控制单元410的第二信号输入端IN_3连接，第五晶体管M5第二极与第二选择控制模块412的输入端连接，第五晶体管M5的栅极与选通控制单元410的第一信号输入端IN_2连接；第六晶体管M6的第一极与第五晶体管M5的第二极连接，第六晶体管M6的第二极与第三信号输入端IN_4连接，第六晶体管M6的栅极与第五晶体管的栅极连接。

在图4中，选通控制单元410的第一选择控制模块411的第一晶体管M1的第一极与第二晶体管M2的第一极连接在一起共同连接至节点A1，第一信号输入端IN_2输入的信号通过节点A1传输至第一选择控制模块411。选通控制单元410的第二选择控制模块412的第二晶体管M3的第一极与第四晶体管M4的第一极连接在一起共同连接至节点A2，第一信号输入端IN_2输入的信号通过反向模块413反向后经过节点A2传输至第二选择控制模块412。

可选的，第五晶体管M5可以为NMOS晶体管也可以为PMOS晶体管，第六晶体管可以为PMOS晶体管，也可以为NMOS晶体管。在这里，当第五晶体管为NMOS晶体管时，第六晶体管为PMOS晶体管，第二信号输入端IN_3输入低电平信号，第三信号输入端IN_4输入高电平信号；当第五晶体管为PMOS晶体管时，第六晶体管为NMOS晶体管，第二信号输入端IN_3输入高电平信号，第三信号输入端IN_4输入低电平信号。

在图4所示的实施例中，各选通控制单元410、420、430其它模块的连接方式均与图3相同，在此不再赘述。

在本实施例中，将选通控制单元的反向模块通过CMOS反向器实现反向信号输入，可以降低反向模块的静态功耗，提高抗干扰能力，提高选通控制电路的稳定性。

请参考图5，图5示例性的示出了本申请实施例提供的多路分配控制单元与选通控制单元之间的连接结构示意图。

在图5中，以12选2结构的多路分配控制单元为例对多路分配控制单元与选通控制单元之间的连接关系进行阐述。多路分配控制单元51为12选2结构的多路分配控制单元，该多路分配控制单元包括第七晶体管N1、N2、N3…N12、第八晶体管P1、P2、P3…P12以及输出端S5，第七晶体管可以为NMOS管，也可以为PMOS管，第八晶体管可以为PMOS管，也可以为NMOS管。当第七晶体管为NMOS管时，第八晶体管为PMOS管；当第七晶体管为PMOS管时，第八晶体管为NMOS管。其中第七晶体管N1、N3、N5、N7、N9、N11的第一极分别与第八晶体管P1、P3、P5、P7、P9、P11的第一极一一对应连接，并通过第奇数条与各第七晶体管N1、N3、N5、N7、N9、N11的第一极一一对应连接的信号线511、513、515、517、519、5111连接至同一条数据信号传输线data1，第七晶体管N1、N3、N5、N7、N9、N11的第二极分别与第八晶体管P1、P3、P5、P7、P9、P11的第二极一一对应连接，各第七晶体管N1、N3、N5、N7、N9、N11的第二极分别连接至多路选通控制单元51的输出端S51、S53、S55、S57、S59、S511，其中，选通控制单元51的各输出端S5分别与图1所示的显示区域的各显示像素一一对应连接。第七晶体管N2、N4、N6、N8、N10、N12的第一极分别与第八晶体管P2、P4、P6、P8、P10、P12的第一极一一对应连接，并通过第偶数条与各第七晶体管N2、N4、N6、N8、N10、N12的第一极一一对应连接的信号线512、514、516、518、5110、5112连接至同一条数据信号传输线data2，第七晶体管N2、N4、N6、N8、N10、N12第二极分别与第八晶体管P2、P4、P6、P8、P10、P12的第二极一一对应连接，各第七晶体管N2、N4、N6、N8、N10、N12的第二极分别连接至多路选通控制单元51的输出端S52、S54、S56、S58、S510、S512。第七晶体管N1、N4连接至时钟控制信号线CKH1，第七晶体管N2、N5连接至时钟控制信号线CKH2，第七晶体管N3、N6连接至时钟控制信号线CKH3，第七晶体管N7、N10连接至时钟控制信号线CKH4，第七晶体管N8、N11连接至时钟控制信号线CKH5，第七晶体管N9、N12连接至时钟控制信号线CKH6；第八晶体管P1、P4连接至时钟控制信号线CKH7，第八晶体管P2、P5连接至时钟控制信号线CKH8，第八晶体管P3、P6连接至时钟控制信号线CKH9，第八晶体管P7、P10连接至时钟控制信号线CKH10，第八晶体管P8、P11连接至时钟控制信号线CKH11，第八晶体管P9、P12连接至时钟控制信号线CKH12。

上述多路分配控制单元的时钟控制信号线CKH1、CKH4、CKH7以及CKH10分别与如图4所示的选通控制单元410的各输出端OUT1、OUT2、OUT3、OUT4连接；上述多路分配控制单元的时钟控制信号线CKH2、CKH5、CKH8以及CKH11分别与如图4所示的选通控制单元420的各输出端OUT1、OUT2、OUT3、OUT4连接；上述多路分配控制单元的时钟控制信号线CKH3、CKH6、CKH9以及CKH12分别与如图4所示的选通控制单元430的各输出端OUT1、OUT2、OUT3、OUT4的输出端连接。

在如图5所示的多路分配控制单元中，多路分配控制单元51的输出端S51、S52、S53、S54、S55、S56、S57、S58、S59、S510、S511、S512分别与阵列基板的显示区的各显示像素一一对应连接，其中，输出端S51、S54、S57、S510连接的显示像素为同一颜色的显示像素，例如为红色显示像素，输出端S52、S55、S58、S511连接的显示像素为同一颜色的显示像素，例如为绿色显示像素，输出端S53、S56、S59、S512连接的显示像素为同一颜色的显示像素，例如为蓝色显示像素。在图5中，选通控制单元521、522、523分别与同一个多路分配控制单元51连接，其中，选通控制单元521可以通过控制多路分配控制单元的导通与关断来控制多路分配控制单元向显示区域的第一色显示像素提供数据信号，该第一色显示像素可以为红色像素；选通控制单元522可以通过控制多路分配控制单元的导通与关断来控制多路分配控制单元向显示区域的第二色显示像素提供数据信号，该第二色显示像素可以为绿色显示像素；选通控制单元523可以通过控制多路分配控制单元的导通与关断来控制多路分配控制单元向显示区域的第三色显示像素提供数据信号，该第三色显示像素可以为蓝色显示像素。从而，分别有检测焊盘541向各选通控制单元的第一信号输入端提供第一信号，第二检测焊盘542、543、544分别向选通控制单元521、522、523提供选通控制信号。即分别有4个检测焊盘来控制同一多路分配控制单元的导通与关断。

由上述实施例可以看出，以12选2结构的多路分配控制单元为例，在设置选通控制电路之前，同一个多路分配控制单元需要12条信号线来对多路分配控制单元的选通控制信号端进行控制，进而需要12个检测焊盘与其连接，而通过在阵列基板上设置选通控制电路，可以将与同一个多路分配控制单元相连接的检测焊盘的数目减少到4个，降低了检测焊盘的数量。

请继续参看图6，图6示例性的示出了本申请实施例提供的选通控制电路的时序图。

结合图4和图5，对选通控制电路的工作原理进行进一步的阐述。在图6中，IN_1_1、IN_1_2、IN_1_3为各选通控制单元410、420、430的选通控制信号输入端输入的选通控制信号，IN_2为各选通控制单元的第一信号输入端输入的第一信号，IN_3为各选通控制单元的第二信号输入端输入的低电平信号，IN_4为第三信号输入端输入的高电平信号，IN_5为各选通控制单元的A1节点处的信号，IN_6为各选通控制单元A2节点处的信号。CKH1、CKH2、CKH3分别为选通控制单元410、420、430的第一输出端OUT1输出的时钟控制信号，CKH4、CKH5、CKH6分别为选通控制单元410、420、430的第二输出端OUT2输出的时钟控制信号，CKH7、CKH8、CKH9分别为选通控制单元410、420、430的第三输出端OUT3输出的时钟控制信号，CKH10、CKH11、CKH12分别为选通控制单元410、420、430的第四输出端OUT4输出的时钟控制信号。为了便于阐述，将各选通控制单元的第一晶体管M1、第三晶体管M3以及第五晶体管M5设置为NMOS管，将第二晶体管M2、第四晶体管M4以及第六晶体管M6设置为PMOS管。

在t1阶段，选通控制单元410工作，在此阶段，选通控制信号IN_1_1为高电平信号，选通控制单元410的第一晶体管M1以及第三晶体管M3导通，第一信号IN_2为高电平信号，第一晶体管M1将第一信号IN_2传输至选通控制单元410的第一输出端OUT1，即选通控制单元410的第一输出端OUT1输出的时钟控制信号CKH1为高电平信号，同时第一信号IN_2经过选通控制单元410的CMOS反相器将低电平信号传输至选通控制单元410的第三输出端OUT3，即选通控制单元410的第三输出端OUT3输出的时钟控制信号CKH7为低电平信号。此时时钟控制信号CKH1、CKH7控制多路分配控制单元的第七晶体管N1、N4以及第八晶体管P1、P4导通，数据信号传输线data1传输的数据信号通过第七晶体管N1以及第八晶体管P1传输至多路分配控制单元的第一输出端S51，数据信号传输线data2传输的数据信号通过第七晶体管N4以及第八晶体管P4传输至多路分配控制单元的第四输出端S54，即将数据信号分时传输至与多路分配控制单元的第一输出端以及第四输出端相连接的红色显示像素。

在t2阶段，选通控制单元420工作，与t1阶段选通控制单元410的工作方式相同。在此阶段，选通控制信号IN_1_2为高电平信号，选通控制单元420的第一晶体管M1以及第三晶体管M3导通，第一信号IN_2为高电平信号，第一晶体管M1将第一信号IN_2传输至选通控制单元420的第一输出端OUT1，即选通控制单元420的第一输出端OUT1输出的时钟控制信号CKH2为高电平信号，同时第一信号IN_2经过第一选通控制单元的CMOS反相器将低电平信号传输至选通控制单元420的第三输出端OUT8，即选通控制单元420的第三输出端OUT3输出的时钟控制信号CKH8为低电平信号。此时时钟控制信号CKH2、CKH8控制多路分配控制单元的第七晶体管N2、N5以及第八晶体管P2、P5导通，数据信号传输线data2传输的数据信号通过第七晶体管N2以及第八晶体管P2传输至多路分配控制单元的第二输出端S52，数据信号传输线data1传输的数据信号通过第七晶体管N5以及第八晶体管P5传输至多路分配控制单元的第五输出端S55，即将数据信号分时传输至与多路分配控制单元的第二输出端以及第五输出端相连接的绿色显示像素。

在t3阶段，选通控制单元430在选通控制信号IN_1_3的控制下工作，此阶段选通控制单元430与t1、t2阶段选通控制单元410、420的工作方式相同。时钟控制信号CKH3、CKH9控制多路分配控制单元的第七晶体管N3、N6以及第八晶体管P3、P6导通，数据信号传输线data1传输的数据信号通过第七晶体管N3以及第八晶体管P3传输至多路分配控制单元的第三输出端S53，数据信号传输线data2传输的数据信号通过第七晶体管N6以及第八晶体管P6传输至多路分配控制单元的第六输出端S56，即将数据信号分时传输至与多路分配控制单元的第三输出端以及第六输出端相连接的蓝色显示像素。在此阶段选通控制单元430的具体工作方式请参考t1或t2阶段。

在t4阶段，选通控制单元410工作，在此阶段，选通控制信号IN_1_1为低电平信号，选通控制单元410的第二晶体管M2以及第四晶体管M4导通，第一信号IN_2为高电平信号，第二晶体管M2将第一信号IN_2传输至选通控制单元410的第二输出端OUT2，即选通控制单元410的第二输出端OUT2输出的时钟控制信号CKH4为高电平信号，同时第一信号IN_2经过第一选通控制单元的CMOS反相器将低电平信号传输至第一选通控制单元的第四输出端OUT4，即选通控制单元410的第四输出端OUT4输出的时钟控制信号CKH10为低电平信号。此时时钟控制信号CKH4、CKH10控制多路分配控制单元的第七晶体管N7、N10以及第八晶体管P7、P10导通，数据信号传输线data1传输的数据信号通过第七晶体管N7以及第八晶体管P7传输至多路分配控制单元的第七输出端S57，数据信号传输线data2传输的数据信号通过第七晶体管N10以及第八晶体管P10传输至多路分配控制单元的第四输出端S510，即将数据信号分时传输至与多路分配控制单元的第七输出端以及第十输出端相连接的红色显示像素。

在t5阶段，选通控制单元420工作，与t4阶段选通控制单元410的工作方式相同。时钟控制信号CKH5、CKH11控制多路分配控制单元的第七晶体管N8、N11以及第八晶体管P8、P11导通，数据信号传输线data2传输的数据信号通过第七晶体管N8以及第八晶体管P8传输至多路分配控制单元的第八输出端S58，数据信号传输线data1传输的数据信号通过第七晶体管N11以及第八晶体管P11传输至多路分配控制单元的第十一输出端S511，即将数据信号分时传输至与多路分配控制单元的第八输出端以及第十一输出端相连接的绿色显示像素。在此阶段选通控制单元420的具体工作方式请参考t4阶段。

在t6阶段，选通控制单元430工作，与t4、t5阶段选通控制单元410、420的工作方式相同。时钟控制信号CKH6、CKH12控制多路分配控制单元的第七晶体管N9、N12以及第八晶体管P9、P12导通，数据信号传输线data1传输的数据信号通过第七晶体管N9以及第八晶体管P9传输至多路分配控制单元的第九输出端S59，数据信号传输线data2传输的数据信号通过第七晶体管N12以及第八晶体管P12传输至多路分配控制单元的第十二输出端S512，即将数据信号分时传输至与多路分配控制单元的第九输出端以及第十二输出端相连接的蓝色显示像素。在此阶段选通控制单元430的具体工作方式请参考t4、t5阶段。

在其他实施方式中，阵列基板上还设置有集成电路，集成电路通过多条数据信号传输线连接至多路分配控制单元的输入端，在显示面板进行显示期间，多路分配控制单元用于通过数据信号传输线接收集成电路发送的数据信号，同时将数据信号分时传输至与数据信号传输线电连接的数据线。

基于上述阵列基板实施例，本实用新型实施例还提供一种液晶显示面板，该液晶显示面板包括上述实施例提供的阵列基板。

本实施例还提出一种显示装置，如图7所示。本实施方式涉及的触控显示装置700能用于例如智能电话、平板终端、便携电话终端、笔记本类型的个人计算机、游戏设备等各种装置。具体的，该显示装置包括前述任意实施例中提到的显示面板。

本领域技术人员应当理解，本申请中所涉及的实用新型范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述实用新型构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种阵列基板，其特征在于，包括：

显示像素阵列，所述显示像素阵列包括多个阵列排布的显示像素；

选通控制电路，包括至少一个选通控制单元，所述选通控制单元用于向所述显示像素阵列中的第一色显示像素提供数据选通控制信号；所述选通控制单元包括选通控制信号输入端、第一信号输入端、以及多个信号输出端；

多个多路分配控制单元，各所述多路分配控制单元的选通控制端与各所述选通控制单元的所述信号输出端一一对应连接；

多个检测焊盘，所述选通控制信号输入端与第一检测焊盘电连接，所述第一信号输入端与第二检测焊盘电连接，所述第一检测焊盘用于向所述选通控制信号输入端提供选通控制信号；所述第二检测焊盘用于向所述第一信号输入端提供第一信号；

多个数据线组，各所述数据线组包括多条数据线；

各所述多路分配控制单元包括多个输出端，各所述输出端与所述数据线组的其中一条数据线一一对应连接。

2.根据权利要求1所述的阵列基板，其特征在于，所述选通控制单元还包括第一选择控制模块、第二选择控制模块以及反向模块；

其中，所述第一选择控制模块的输入端与所述第一信号输入端连接，所述第一选择控制模块的控制端与所述选通控制信号输入端连接，所述第一选择控制模块的输出端分别连接至所述选通控制单元的第一信号输出端以及第二信号输出端；

所述反向模块的输入端与所述第一信号输入端连接，所述反向模块的输出端连接至所述第二选择控制模块的输入端；

所述第二选择控制模块的控制端与所述选通控制信号输入端连接，所述第二选择控制模块的输出端分别连接至所述选通控制单元的第三信号输出端以及第四信号输出端；

所述第一选择控制模块用于在所述选通控制信号输入端输入的选通控制信号的控制下，接收所述第一信号输入端输入的第一信号，并将所述第一信号分时传输至与其电连接的所述第一信号输出端或所述第二信号输出端；

所述第二选择控制模块与所述反向模块在所述选通控制信号输入端输入的选通控制信号以及第一信号输入端输入的所述第一信号的控制下，共同向所述第三信号输出端或所述第四信号输出端分时输出第二信号或第三信号。

3.根据权利要求2所述的阵列基板，其特征在于，所述选通控制单元还包括第二信号输入端以及第三信号输入端，所述反向模块的第一输入端与所述第二信号输入端连接，所述反向模块的第二输入端与所述第三信号输入端连接。

4.根据权利要求2所述的阵列基板，其特征在于，所述第一选择控制模块包括第一晶体管以及第二晶体管；

所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述第一信号输出端连接，所述第一晶体管的栅极与所述选通控制信号输入端连接；

所述第二晶体管的第一极与所述第一晶体管的第一极连接，所述第二晶体管的第二极与所述第二信号输出端连接，所述第二晶体管的栅极与所述选通控制信号输入端连接。

5.根据权利要求3所述的阵列基板，其特征在于，所述第二选择控制模块包括第三晶体管以及第四晶体管；

所述第三晶体管的第一极与所述反向模块的输出端连接，所述第三晶体管的第二极与所述第三信号输出端连接，所述第三晶体管的栅极与所述选通控制信号输入端连接；

所述第四晶体管的第一极与所述第三晶体管的第一极连接，所述第四晶体管的第二极与所述第四信号输出端连接，所述第四晶体管的栅极与所述选通控制信号输入端连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述反向模块包括第五晶体管以及第六晶体管；

所述第五晶体管的第一极与所述第二信号输入端连接，所述第五晶体管的第二极与所述第三晶体管的第一极连接，所述第五晶体管的栅极与所述第一信号输入端连接；

所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的第二极与所述第三信号输入端连接，所述第六晶体管的栅极与所述第一信号输入端连接。

7.根据权利要求4所述的阵列基板，其特征在于，所述第一晶体管为NMOS管或PMOS管，所述第二晶体管为PMOS管或NMOS管。

8.根据权利要求5所述的阵列基板，其特征在于，所述第三晶体管为NMOS管或PMOS管，所述第四晶体管为PMOS管或NMOS管。

9.根据权利要求6所述的阵列基板，其特征在于，所述第五晶体管为NMOS管或PMOS管，所述第六晶体管为PMOS管或NMOS管。

10.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括集成电路，所述集成电路通过多条数据信号线连接至各所述多路分配控制单元的输入端；

各所述多路分配控制单元用于通过各所述数据信号线接收所述集成电路发送的数据信号，并将所述数据信号分时传输至与其电连接的各所述数据线。

11.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区以及位于所述显示区周围的非显示区，其中，所述选通控制电路以及各所述检测焊盘位于所述非显示区。

12.一种显示面板，其特征在于，所述显示面板包括如权利要求1-10所述的阵列基板。

13.一种显示装置，其特征在于，所述显示装置包括如权利要求12所述的显示面板。