JPH0982927A - ゲートアレイ - Google Patents
ゲートアレイInfo
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- JPH0982927A JPH0982927A JP7232242A JP23224295A JPH0982927A JP H0982927 A JPH0982927 A JP H0982927A JP 7232242 A JP7232242 A JP 7232242A JP 23224295 A JP23224295 A JP 23224295A JP H0982927 A JPH0982927 A JP H0982927A
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- JP
- Japan
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- terminal
- test
- power supply
- circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 ゲートアレイのピン数を増やすことなしに、
高速動作特性の劣化もなく、被テスト回路の試験を可能
とする。 【解決手段】 追加電源端子１とテスト回路１１との間
には入力バッファ７と出力バッファ６とが設けられてい
る。追加グランド端子３とテスト回路１１との間にも、
入力バッファ１４と出力バッファ１５とが設けられてい
る。テスト回路１１と被テスト回路１０とは互いに信号
線群１８を介して接続されている。テストモード設定端
子５は、入力バッファ１６を介してＰＭＯＳトランジス
タ８のゲートに、さらにインバータ１７を介してＮＭＯ
Ｓトランジスタ１３のゲートに接続されている。ＰＭＯ
Ｓトランジスタ８のソースは追加電源端子１に接続さ
れ、ドレインは電源配線９に接続されている。ＮＭＯＳ
トランジスタ１３のソースは追加グランド端子４に接続
され、ドレインはグランド配線１２に接続されている。
高速動作特性の劣化もなく、被テスト回路の試験を可能
とする。 【解決手段】 追加電源端子１とテスト回路１１との間
には入力バッファ７と出力バッファ６とが設けられてい
る。追加グランド端子３とテスト回路１１との間にも、
入力バッファ１４と出力バッファ１５とが設けられてい
る。テスト回路１１と被テスト回路１０とは互いに信号
線群１８を介して接続されている。テストモード設定端
子５は、入力バッファ１６を介してＰＭＯＳトランジス
タ８のゲートに、さらにインバータ１７を介してＮＭＯ
Ｓトランジスタ１３のゲートに接続されている。ＰＭＯ
Ｓトランジスタ８のソースは追加電源端子１に接続さ
れ、ドレインは電源配線９に接続されている。ＮＭＯＳ
トランジスタ１３のソースは追加グランド端子４に接続
され、ドレインはグランド配線１２に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は内部に組み込まれた
テスト回路によって被テスト回路を試験することができ
るゲートアレイに関する。
テスト回路によって被テスト回路を試験することができ
るゲートアレイに関する。
【０００２】
【従来の技術】周知のように、ゲートアレイとは、あら
かじめ論理ゲートがアレイ（列）状に配置されたマスク
・ウェハを用意し、このマスク・ウェハに配線を施すこ
とにより、所望の機能のディジタル回路を実現したもの
である。このようなゲートアレイの一種として、被テス
ト回路と、この被テスト回路を試験するためのテスト回
路とを含むものがある。テスト回路は、テスト入力パタ
ーンを被テスト回路に送り、被テスト回路からのテスト
結果パターンをゲートアレイの出力端子から出力させる
ものである。
かじめ論理ゲートがアレイ（列）状に配置されたマスク
・ウェハを用意し、このマスク・ウェハに配線を施すこ
とにより、所望の機能のディジタル回路を実現したもの
である。このようなゲートアレイの一種として、被テス
ト回路と、この被テスト回路を試験するためのテスト回
路とを含むものがある。テスト回路は、テスト入力パタ
ーンを被テスト回路に送り、被テスト回路からのテスト
結果パターンをゲートアレイの出力端子から出力させる
ものである。
【０００３】図２に従来のゲートアレイを示す。図示の
ゲートアレイは、入出力端子２１と、第１の入力バッフ
ァ２２と、デマルチプレクサ２３と、テスト回路２４
と、被テスト回路２５と、セレクタ２６と、出力バッフ
ァ２７と、テストモード設定端子２８と、第２の入力バ
ッファ２９と、インバータ３０とを有する。
ゲートアレイは、入出力端子２１と、第１の入力バッフ
ァ２２と、デマルチプレクサ２３と、テスト回路２４
と、被テスト回路２５と、セレクタ２６と、出力バッフ
ァ２７と、テストモード設定端子２８と、第２の入力バ
ッファ２９と、インバータ３０とを有する。
【０００４】入出力端子１１は第１の入力バッファ２２
を介してデマルチプレクサ２３の入力端子２３ａに接続
されている。デマルチプレクサ２３の第１および第２の
出力端子２３ｂおよび２３ｃは、それぞれ、テスト回路
２４の入力端子２４ａおよび被テスト回路２５の入力端
子２５ａに接続されている。テスト回路２４と被テスト
回路２５とは互いに信号線群３１を介して接続されてい
る。テスト回路２４の出力端子２４ｂと被テスト回路２
５の出力端子２５ｂはそれぞれセレクタ２６の第１およ
び第２の入力端子２６ａおよび２６ｂに接続されてい
る。セレクタ２６の出力端子２６ｃは出力バッファ２７
を介して入出力端子２１に接続されている。テストモー
ド設定端子２８は第２の入力バッファ２９を介してデマ
ルチプレクサ２３の選択端子２３ｄに接続されている。
第２の入力バッファ２９の出力はインバータ３０を介し
てセレクタ２６の選択端子２６ｄに接続されている。
を介してデマルチプレクサ２３の入力端子２３ａに接続
されている。デマルチプレクサ２３の第１および第２の
出力端子２３ｂおよび２３ｃは、それぞれ、テスト回路
２４の入力端子２４ａおよび被テスト回路２５の入力端
子２５ａに接続されている。テスト回路２４と被テスト
回路２５とは互いに信号線群３１を介して接続されてい
る。テスト回路２４の出力端子２４ｂと被テスト回路２
５の出力端子２５ｂはそれぞれセレクタ２６の第１およ
び第２の入力端子２６ａおよび２６ｂに接続されてい
る。セレクタ２６の出力端子２６ｃは出力バッファ２７
を介して入出力端子２１に接続されている。テストモー
ド設定端子２８は第２の入力バッファ２９を介してデマ
ルチプレクサ２３の選択端子２３ｄに接続されている。
第２の入力バッファ２９の出力はインバータ３０を介し
てセレクタ２６の選択端子２６ｄに接続されている。
【０００５】次に、図２に示したゲートアレイの動作に
ついて説明する。テストモード設定端子２８からテスト
モードを指示する信号が入力すると、デマルチプレクサ
２３はその入力端子２３ａを第１の出力端子２３ｂに接
続し、セレクタ２６はその第１の入力端子２６ａを出力
端子２６ｃに接続する。その結果、入出力端子２１から
供給されたテスト入力信号は、デマルチプレクサ２３を
介してテスト回路２４に入力する。この入力信号に応答
して、テスト回路２４はテスト入力パターンを信号線群
３１を介して被テスト回路２５へ供給する。テスト入力
パターンに応答して、被テスト回路２５は自回路の試験
を行い、テスト結果パターンを信号線群３１を介してテ
スト回路２４に返す。テスト結果パターンを受けたテス
ト回路２４はテスト結果信号をセレクタ２６に送る。セ
レクタ２６はこの受けとったテスト結果信号を出力バッ
ファ２７を介して入出力端子２１に送る。
ついて説明する。テストモード設定端子２８からテスト
モードを指示する信号が入力すると、デマルチプレクサ
２３はその入力端子２３ａを第１の出力端子２３ｂに接
続し、セレクタ２６はその第１の入力端子２６ａを出力
端子２６ｃに接続する。その結果、入出力端子２１から
供給されたテスト入力信号は、デマルチプレクサ２３を
介してテスト回路２４に入力する。この入力信号に応答
して、テスト回路２４はテスト入力パターンを信号線群
３１を介して被テスト回路２５へ供給する。テスト入力
パターンに応答して、被テスト回路２５は自回路の試験
を行い、テスト結果パターンを信号線群３１を介してテ
スト回路２４に返す。テスト結果パターンを受けたテス
ト回路２４はテスト結果信号をセレクタ２６に送る。セ
レクタ２６はこの受けとったテスト結果信号を出力バッ
ファ２７を介して入出力端子２１に送る。
【０００６】このような構成により、テスト端子を増や
すことなしに、テストモード時だけ信号端子２１をテス
ト端子として使うことができる。
すことなしに、テストモード時だけ信号端子２１をテス
ト端子として使うことができる。
【０００７】また、本発明に関連する技術として、特開
昭６０−４４８７８号公報（以下、先行技術と呼ぶ）に
は、ＬＳＩ内部に設けられた浮遊ゲートの状態によりＬ
ＳＩを通常動作モードもしくはテストモードに切り替え
ることにより、制限のあるＬＳＩの入出力端子を有効に
利用出来るようにした「テスト回路」が開示されてい
る。
昭６０−４４８７８号公報（以下、先行技術と呼ぶ）に
は、ＬＳＩ内部に設けられた浮遊ゲートの状態によりＬ
ＳＩを通常動作モードもしくはテストモードに切り替え
ることにより、制限のあるＬＳＩの入出力端子を有効に
利用出来るようにした「テスト回路」が開示されてい
る。
【０００８】図３にこの先行技術に開示されたテスト回
路を示す。図示のテスト回路は、浮遊ゲートトランジス
タＦおよび負荷ＭＯＳトランジスタＬから構成されるイ
ンバータＩと、浮遊ゲートトランジスタＦの書き込みを
制御する書き込み制御回路Ｗと、インバータＩの出力が
接続されたテストモード信号出力回路Ｔとを有する。
尚、図３において、Ｒ，Ｂ，Ｐはそれぞれデータメモ
リ、データバス、出力ポートを示す。
路を示す。図示のテスト回路は、浮遊ゲートトランジス
タＦおよび負荷ＭＯＳトランジスタＬから構成されるイ
ンバータＩと、浮遊ゲートトランジスタＦの書き込みを
制御する書き込み制御回路Ｗと、インバータＩの出力が
接続されたテストモード信号出力回路Ｔとを有する。
尚、図３において、Ｒ，Ｂ，Ｐはそれぞれデータメモ
リ、データバス、出力ポートを示す。
【０００９】このような構成のテスト回路では、浮遊ゲ
ートトランジスタＦの消去状態と書き込み状態をそれぞ
れテストモートと通常動作モードとに対応させることに
より、テストモードを設定する端子を設けることなし
に、集積回路の通常の動作モードとテストモードを切り
替えることができる。すなわち、テストモードでは書き
込み制御回路Ｗで浮遊ゲートトランジスタＦを消去状態
に設定すると、インバータＩの出力がテストモード信号
出力回路Ｔに対しアクティブとして送られる。テストモ
ード信号出力回路Ｔは、制御信号ＣをデータメモリＲお
よび出力ポートＰに送り、データメモリＲおよび出力ポ
ートＰをテストモードとして動作させる。
ートトランジスタＦの消去状態と書き込み状態をそれぞ
れテストモートと通常動作モードとに対応させることに
より、テストモードを設定する端子を設けることなし
に、集積回路の通常の動作モードとテストモードを切り
替えることができる。すなわち、テストモードでは書き
込み制御回路Ｗで浮遊ゲートトランジスタＦを消去状態
に設定すると、インバータＩの出力がテストモード信号
出力回路Ｔに対しアクティブとして送られる。テストモ
ード信号出力回路Ｔは、制御信号ＣをデータメモリＲお
よび出力ポートＰに送り、データメモリＲおよび出力ポ
ートＰをテストモードとして動作させる。
【００１０】
【発明が解決しようとする課題】図２に示した従来のゲ
ートアレイは、通常動作モード時にも、信号がデマルチ
プレクサ２３やセレクタ２６を通るので、遅延を生じ、
高速動作がしにくくなる。
ートアレイは、通常動作モード時にも、信号がデマルチ
プレクサ２３やセレクタ２６を通るので、遅延を生じ、
高速動作がしにくくなる。
【００１１】一方、図３に示したテスト回路では、浮遊
ゲートトランジスタＦを実現するため、ＬＳＩ製造プロ
セスが複雑になるという問題がある。これは、通常のＬ
ＳＩ製造プロセスでは、浮遊ゲートトランジスタＦを作
ることはできず、追加の製造工程が必要なためである。
また、このテスト回路では、テストモード設定端子を不
要にすることはできるが、テスト端子を減らすことはで
きない。テストを容易化するためにテスト端子を多く必
要とする場合が多く、このテスト回路で減らせるのはテ
ストモード設定端子だけである。
ゲートトランジスタＦを実現するため、ＬＳＩ製造プロ
セスが複雑になるという問題がある。これは、通常のＬ
ＳＩ製造プロセスでは、浮遊ゲートトランジスタＦを作
ることはできず、追加の製造工程が必要なためである。
また、このテスト回路では、テストモード設定端子を不
要にすることはできるが、テスト端子を減らすことはで
きない。テストを容易化するためにテスト端子を多く必
要とする場合が多く、このテスト回路で減らせるのはテ
ストモード設定端子だけである。
【００１２】本発明の課題は、上記の問題を解決し、ゲ
ートアレイのピン数を増やすことなしに、高速動作特性
の劣化もなく、被テスト回路の試験を可能にしたゲート
アレイを提供することにある。
ートアレイのピン数を増やすことなしに、高速動作特性
の劣化もなく、被テスト回路の試験を可能にしたゲート
アレイを提供することにある。
【００１３】
【課題を解決するための手段】上記の課題を解決する本
発明のゲートアレイは、被テスト回路と、該被テスト回
路を試験するためのテスト回路とを含むゲートアレイに
おいて、当該ゲートアレイをテストモードに設定するた
めのテストモード設定端子と、追加端子と、該追加端子
と前記被テスト回路および前記テスト回路に接続された
所定の配線との間に接続され、前記テストモード設定端
子から供給される信号に応答してオン／オフするスイッ
チング手段と、前記追加端子と前記テスト回路の入力端
子との間に設けられた入力バッファと、前記追加端子と
前記テスト回路の出力端子との間に設けられた出力バッ
ファとを具備して構成される。
発明のゲートアレイは、被テスト回路と、該被テスト回
路を試験するためのテスト回路とを含むゲートアレイに
おいて、当該ゲートアレイをテストモードに設定するた
めのテストモード設定端子と、追加端子と、該追加端子
と前記被テスト回路および前記テスト回路に接続された
所定の配線との間に接続され、前記テストモード設定端
子から供給される信号に応答してオン／オフするスイッ
チング手段と、前記追加端子と前記テスト回路の入力端
子との間に設けられた入力バッファと、前記追加端子と
前記テスト回路の出力端子との間に設けられた出力バッ
ファとを具備して構成される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について詳細に説明する。
実施形態について詳細に説明する。
【００１５】ゲートアレイでは、実際の使用時に、予め
用意されている電源端子、グランド端子だけでは、出力
端子の同時変化に対してゲートアレイ内の電源電圧およ
びグランド電圧の変動が大きすぎ、ゲートアレイが誤動
作する場合がある。この誤動作を防止するため、追加電
源端子、追加グランド端子を設けることにより、電源電
圧およびグランド電圧の変動を小さくすることが良く行
われる。
用意されている電源端子、グランド端子だけでは、出力
端子の同時変化に対してゲートアレイ内の電源電圧およ
びグランド電圧の変動が大きすぎ、ゲートアレイが誤動
作する場合がある。この誤動作を防止するため、追加電
源端子、追加グランド端子を設けることにより、電源電
圧およびグランド電圧の変動を小さくすることが良く行
われる。
【００１６】一方、ゲートアレイの試験用の治具は、標
準化して低コスト化するために、追加電源端子や追加グ
ランド端子は、信号端子として扱われ、試験時には信号
も電源等も印加されない。
準化して低コスト化するために、追加電源端子や追加グ
ランド端子は、信号端子として扱われ、試験時には信号
も電源等も印加されない。
【００１７】本発明は、試験時に追加電源端子や追加グ
ランド端子などの追加端子をテスト端子として使うこと
により、ゲートアレイのピン数を増やすことなしに、ま
た、高速動作特性の劣化もなく、被テスト回路の試験を
可能とする。
ランド端子などの追加端子をテスト端子として使うこと
により、ゲートアレイのピン数を増やすことなしに、ま
た、高速動作特性の劣化もなく、被テスト回路の試験を
可能とする。
【００１８】図１に本発明の一実施形態によるゲートア
レイを示す。図示のゲートアレイは、追加電源端子１
と、電源電圧が供給される電源端子２と、接地されるグ
ランド端子３と、追加グランド端子４と、テストモード
を設定するためのテストモード設定端子５とを持つ。
レイを示す。図示のゲートアレイは、追加電源端子１
と、電源電圧が供給される電源端子２と、接地されるグ
ランド端子３と、追加グランド端子４と、テストモード
を設定するためのテストモード設定端子５とを持つ。
【００１９】ゲートアレイは、第１の出力バッファ６
と、第１の入力バッファ７と、ＰＭＯＳトランジスタ８
と、電源配線９と、被テスト回路１０と、テスト回路１
１と、グランド配線１２と、ＮＭＯＳトランンジスタ１
３と、第２の入力バッファ１４と、第２の出力バッファ
１５と、第３の入力バッファ１６と、インバータ１７と
を有する。
と、第１の入力バッファ７と、ＰＭＯＳトランジスタ８
と、電源配線９と、被テスト回路１０と、テスト回路１
１と、グランド配線１２と、ＮＭＯＳトランンジスタ１
３と、第２の入力バッファ１４と、第２の出力バッファ
１５と、第３の入力バッファ１６と、インバータ１７と
を有する。
【００２０】電源端子２は電源配線９を介して被テスト
回路１０およびテスト回路１１に接続されている。グラ
ンド端子３はグランド配線１２を介して被テスト回路１
０およびテスト回路１１に接続されている。追加電源端
子１は第１の入力バッファ７を介してテスト回路１１の
第１の入力端子１１ａに接続されている。テスト回路１
１の第１の出力端子１１ｂは第１の出力バッファ６を介
して追加電源端子１に接続されている。追加グランド端
子３は第２の入力バッファ１４を介してテスト回路１１
の第２の入力端子１１ｃに接続されている。テスト回路
１１の第２の出力端子１１ｄは第２の出力バッファ１５
を介して追加グランド端子４に接続されている。テスト
回路１１と被テスト回路１０とは互いに信号線群１８を
介して接続されている。
回路１０およびテスト回路１１に接続されている。グラ
ンド端子３はグランド配線１２を介して被テスト回路１
０およびテスト回路１１に接続されている。追加電源端
子１は第１の入力バッファ７を介してテスト回路１１の
第１の入力端子１１ａに接続されている。テスト回路１
１の第１の出力端子１１ｂは第１の出力バッファ６を介
して追加電源端子１に接続されている。追加グランド端
子３は第２の入力バッファ１４を介してテスト回路１１
の第２の入力端子１１ｃに接続されている。テスト回路
１１の第２の出力端子１１ｄは第２の出力バッファ１５
を介して追加グランド端子４に接続されている。テスト
回路１１と被テスト回路１０とは互いに信号線群１８を
介して接続されている。
【００２１】テストモード設定端子５は、第３の入力バ
ッファ１６を介してＰＭＯＳトランジスタ８のゲートに
接続されると共に、第３の入力バッファ１６およびイン
バータ１７を介してＮＭＯＳトランジスタ１３のゲート
に接続されている。ＰＭＯＳトランジスタ８のソースは
追加電源端子１に接続され、ドレインは電源配線９に接
続されている。ＮＭＯＳトランジスタ１３のソースは追
加グランド端子４に接続され、ドレインはグランド配線
１２に接続されている。
ッファ１６を介してＰＭＯＳトランジスタ８のゲートに
接続されると共に、第３の入力バッファ１６およびイン
バータ１７を介してＮＭＯＳトランジスタ１３のゲート
に接続されている。ＰＭＯＳトランジスタ８のソースは
追加電源端子１に接続され、ドレインは電源配線９に接
続されている。ＮＭＯＳトランジスタ１３のソースは追
加グランド端子４に接続され、ドレインはグランド配線
１２に接続されている。
【００２２】次に、本実施形態のゲートアレイの動作に
ついて説明する。最初にテストモード時の動作について
説明し、その後で、通常動作モード時の動作について説
明する。
ついて説明する。最初にテストモード時の動作について
説明し、その後で、通常動作モード時の動作について説
明する。
【００２３】テストモード時には、テストモード設定端
子５にハイレベルのテストモード設定信号を供給する。
これにより、ＰＭＯＳトランジスタ８とＮＭＯＳトラン
ジスタ１３とは両方ともオフ状態となる。その結果、追
加電源端子１および追加グランド端子４は、それぞれ、
ゲートアレイ内の電源配線８およびグランド配線９から
電気的に切断されるので、テスト端子として使うことが
できる。
子５にハイレベルのテストモード設定信号を供給する。
これにより、ＰＭＯＳトランジスタ８とＮＭＯＳトラン
ジスタ１３とは両方ともオフ状態となる。その結果、追
加電源端子１および追加グランド端子４は、それぞれ、
ゲートアレイ内の電源配線８およびグランド配線９から
電気的に切断されるので、テスト端子として使うことが
できる。
【００２４】このテスト端子にテスト入力信号を印加す
ることにより、被テスト回路１０の試験を行うことがで
きる。たとえば、追加電源端子１にテスト入力信号を供
給したとする。このテスト入力信号は第１の入力バッフ
ァ７を介してテスト回路１１の第１の入力端子１１ａに
供給される。このテスト入力信号に応答して、テスト回
路１１はテスト入力パターンを信号線群１８を介して被
テスト回路１０に供給する。テスト入力パターンに応答
して、被テスト回路１０は自回路の試験を行い、試験結
果を表すテスト結果パターンを信号線群１８を介してテ
スト回路１１へ送出する。テスト結果パターンを受けた
テスト回路１１は、テスト結果信号を第２の出力端子１
１ｄから第２の出力バッファ１５を介して追加グランド
端子４へ送る。この代わりに、テスト回路１１は、テス
ト結果信号を第１の出力端子１１ｂから第１の出力バッ
ファ６を介して追加電源端子１へ送るようにしても良
い。
ることにより、被テスト回路１０の試験を行うことがで
きる。たとえば、追加電源端子１にテスト入力信号を供
給したとする。このテスト入力信号は第１の入力バッフ
ァ７を介してテスト回路１１の第１の入力端子１１ａに
供給される。このテスト入力信号に応答して、テスト回
路１１はテスト入力パターンを信号線群１８を介して被
テスト回路１０に供給する。テスト入力パターンに応答
して、被テスト回路１０は自回路の試験を行い、試験結
果を表すテスト結果パターンを信号線群１８を介してテ
スト回路１１へ送出する。テスト結果パターンを受けた
テスト回路１１は、テスト結果信号を第２の出力端子１
１ｄから第２の出力バッファ１５を介して追加グランド
端子４へ送る。この代わりに、テスト回路１１は、テス
ト結果信号を第１の出力端子１１ｂから第１の出力バッ
ファ６を介して追加電源端子１へ送るようにしても良
い。
【００２５】逆に、追加グランド端子４にテスト入力信
号を供給したとする。このテスト入力信号は第２の入力
バッファ１４を介してテスト回路１１の第２の入力端子
１１ｃに供給される。このテスト入力信号に応答して、
テスト回路１１はテスト入力パターンを信号線群１８を
介して被テスト回路１０に供給する。テスト入力パター
ンに応答して、被テスト回路１０は自回路の試験を行
い、試験結果を表すテスト結果パターンを信号線群１８
を介してテスト回路１１へ送出する。テスト結果パター
ンを受けたテスト回路１１は、テスト結果信号を第１の
出力端子１１ｂから第１の出力バッファ４を介して追加
電源端子１へ送る。この代わりに、テスト回路１１は、
テスト結果信号を第２の出力端子１１ｄから第２の出力
バッファ１５を介して追加グランド端子４へ送るように
しても良い。
号を供給したとする。このテスト入力信号は第２の入力
バッファ１４を介してテスト回路１１の第２の入力端子
１１ｃに供給される。このテスト入力信号に応答して、
テスト回路１１はテスト入力パターンを信号線群１８を
介して被テスト回路１０に供給する。テスト入力パター
ンに応答して、被テスト回路１０は自回路の試験を行
い、試験結果を表すテスト結果パターンを信号線群１８
を介してテスト回路１１へ送出する。テスト結果パター
ンを受けたテスト回路１１は、テスト結果信号を第１の
出力端子１１ｂから第１の出力バッファ４を介して追加
電源端子１へ送る。この代わりに、テスト回路１１は、
テスト結果信号を第２の出力端子１１ｄから第２の出力
バッファ１５を介して追加グランド端子４へ送るように
しても良い。
【００２６】次に、通常動作モード時の動作について説
明する。通常動作モード時には、先ず、テストモード設
定端子５にロウレベルの通常動作モード設定信号を供給
する。これにより、ＰＭＯＳトランジスタ８とＮＭＯＳ
トランジスタ１３とは両方ともオン状態となる。その結
果、追加電源端子１および追加グランド端子４は、それ
ぞれ、ゲートアレイ内の電源配線８およびグランド配線
９と接続されるので、それぞれ、電源端子、グランド端
子として使うことができる。その後、追加電源端子１を
電源に、追加グランド端子４をグランドにそれぞれ接続
する。
明する。通常動作モード時には、先ず、テストモード設
定端子５にロウレベルの通常動作モード設定信号を供給
する。これにより、ＰＭＯＳトランジスタ８とＮＭＯＳ
トランジスタ１３とは両方ともオン状態となる。その結
果、追加電源端子１および追加グランド端子４は、それ
ぞれ、ゲートアレイ内の電源配線８およびグランド配線
９と接続されるので、それぞれ、電源端子、グランド端
子として使うことができる。その後、追加電源端子１を
電源に、追加グランド端子４をグランドにそれぞれ接続
する。
【００２７】尚、本発明について好ましい実施形態によ
って説明したが、本発明はこの実施形態に限定しないの
は勿論である。たとえば、上記実施形態では、追加電源
端子１と追加グランド端子４の両方をテスト端子として
使用しているが、追加電源端子１および追加グランド端
子４のどちらか一方のみをテスト端子として使用するよ
うにしても良い。この場合において、追加電源端子１の
みをテスト端子として使用する場合、ＮＭＯＳトランン
ジスタ１３、第２の入力バッファ１４、第２の出力バッ
ファ１５、およびインバータ１７を削除することができ
る。逆に、追加グランド端子４のみをテスト端子として
使用する場合、第１の出力バッファ６、第１の入力バッ
ファ７、およびＰＭＯＳトランジスタ８を削除するとが
できる。この場合において、さらに、インバータ１７を
削除しても良い。また、スイッチング素子もＰＭＯＳト
ランジスタ８やＮＭＯＳトランンジスタ１３に限定され
ず、ＪＦＥＴなどの他のスイッチング素子を使用しても
良い。
って説明したが、本発明はこの実施形態に限定しないの
は勿論である。たとえば、上記実施形態では、追加電源
端子１と追加グランド端子４の両方をテスト端子として
使用しているが、追加電源端子１および追加グランド端
子４のどちらか一方のみをテスト端子として使用するよ
うにしても良い。この場合において、追加電源端子１の
みをテスト端子として使用する場合、ＮＭＯＳトランン
ジスタ１３、第２の入力バッファ１４、第２の出力バッ
ファ１５、およびインバータ１７を削除することができ
る。逆に、追加グランド端子４のみをテスト端子として
使用する場合、第１の出力バッファ６、第１の入力バッ
ファ７、およびＰＭＯＳトランジスタ８を削除するとが
できる。この場合において、さらに、インバータ１７を
削除しても良い。また、スイッチング素子もＰＭＯＳト
ランジスタ８やＮＭＯＳトランンジスタ１３に限定され
ず、ＪＦＥＴなどの他のスイッチング素子を使用しても
良い。
【００２８】
【発明の効果】以上のように本発明によれば、試験時に
追加電源端子や追加グランド端子などの追加端子をテス
ト端子として使うことにより、ゲートアレイのピン数を
増やすことなしに、また、高速動作特性の劣化もなく、
被テスト回路の試験を行うことができるという効果を奏
する。
追加電源端子や追加グランド端子などの追加端子をテス
ト端子として使うことにより、ゲートアレイのピン数を
増やすことなしに、また、高速動作特性の劣化もなく、
被テスト回路の試験を行うことができるという効果を奏
する。
【図１】本発明の一実施形態によるゲートアレイの構成
を示すブロック図である。
を示すブロック図である。
【図２】従来のゲートアレイの構成を示すブロック図で
ある。
ある。
【図３】先行技術（特開昭６０−４４８７８号公報）に
開示されたテスト回路の構成を示すブロック図である。
開示されたテスト回路の構成を示すブロック図である。
１ 追加電源端子 ２ 電源端子 ３ グランド端子 ４ 追加グランド端子 ５ テストモード設定端子 ６ 出力バッファ ７ 入力バッファ ８ ＰＭＯＳトランジスタ ９ 電源配線 １０ 被テスト回路 １１ テスト回路 １２ グランド配線 １３ ＮＭＯＳトランンジスタ １４ 入力バッファ １５ 出力バッファ １６ 入力バッファ １７ インバータ １８ 信号線群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (11)
- 【請求項１】 被テスト回路と、該被テスト回路を試験
するためのテスト回路とを含むゲートアレイにおいて、 当該ゲートアレイをテストモードに設定するためのテス
トモード設定端子と、追加端子と、該追加端子と前記被
テスト回路および前記テスト回路に接続された所定の配
線との間に接続され、前記テストモード設定端子から供
給される信号に応答してオン／オフするスイッチング手
段と、前記追加端子と前記テスト回路の入力端子との間
に設けられた入力バッファと、前記追加端子と前記テス
ト回路の出力端子との間に設けられた出力バッファとを
有することを特徴とするゲートアレイ。 - 【請求項２】 前記追加端子が追加電源端子であり、前
記所定の配線が電源端子に接続された電源配線である、
請求項１記載のゲートアレイ。 - 【請求項３】 前記スイッチング素子が、ソースが前記
追加電源端子に接続され、ドレインが前記電源配線に接
続され、ゲートが前記テストモード設定端子に接続され
たＰＭＯＳトランジスタである、請求項２記載のゲート
アレイ。 - 【請求項４】 前記追加端子が追加グラント端子であ
り、前記所定の配線がグランド端子に接続されたグラン
ド配線である、請求項１記載のゲートアレイ。 - 【請求項５】 前記スイッチング素子が、ソースが前記
追加グランド端子に接続され、ドレインが前記グランド
配線に接続され、ゲートが前記テストモード設定端子に
接続されたＮＭＯＳトランジスタである、請求項４記載
のゲートアレイ。 - 【請求項６】 被テスト回路と、該被テスト回路を試験
するためのテスト回路とを含むゲートアレイにおいて、 当該ゲートアレイをテストモードに設定するためのテス
トモード設定端子（５４）と、 追加電源端子（２）と、 該追加電源端子と前記被テスト回路および前記テスト回
路に接続された電源配線（９）との間に接続され、前記
テストモード設定端子から供給される信号に応答してオ
ン／オフする第１のスイッチング手段（８）と、 前記追加電源端子と前記テスト回路の入力端子（１１
ａ）との間に設けられた入力バッファ（７）と、 追加グランド端子（４）と、 該追加グランド端子と前記被テスト回路および前記テス
ト回路に接続されたグランド配線（１２）との間に接続
され、前記テストモード設定端子からインバータ（１
７）を介して供給される信号に応答してオン／オフする
第２のスイッチング手段（１３）と、 前記追加グランド端子と前記テスト回路の出力端子（１
１ｄ）との間に設けられた出力バッファ（１５）とを有
するゲートアレイ。 - 【請求項７】 前記第１のスイッチング素子が、ソース
が前記追加電源端子に接続され、ドレインが前記電源配
線に接続され、ゲートが前記テストモード設定端子に接
続されたＰＭＯＳトランジスタであり、 前記第２のスイッチング素子が、ソースが前記追加グラ
ンド端子に接続され、ドレインが前記グランド配線に接
続され、ゲートが前記インバータを介して前記テストモ
ード設定端子に接続されたＮＭＯＳトランジスタであ
る、請求項６記載のゲートアレイ。 - 【請求項８】 被テスト回路と、該被テスト回路を試験
するためのテスト回路とを含むゲートアレイにおいて、 当該ゲートアレイをテストモードに設定するためのテス
トモード設定端子（５４）と、 追加電源端子（２）と、 該追加電源端子と前記被テスト回路および前記テスト回
路に接続された電源配線（９）との間に接続され、前記
テストモード設定端子から供給される信号に応答してオ
ン／オフする第１のスイッチング手段（８）と、 前記追加電源端子と前記テスト回路の出力端子（１１
ｂ）との間に設けられた出力バッファ（６）と、 追加グランド端子（４）と、 該追加グランド端子と前記被テスト回路および前記テス
ト回路に接続されたグランド配線（１２）との間に接続
され、前記テストモード設定端子からインバータ（１
７）を介して供給される信号に応答してオン／オフする
第２のスイッチング手段（１３）と、 前記追加グランド端子と前記テスト回路の入力端子（１
１ｃ）との間に設けられた出力バッファ（１４）とを有
するゲートアレイ。 - 【請求項９】 前記第１のスイッチング素子が、ソース
が前記追加電源端子に接続され、ドレインが前記電源配
線に接続され、ゲートが前記テストモード設定端子に接
続されたＰＭＯＳトランジスタであり、 前記第２のスイッチング素子が、ソースが前記追加グラ
ンド端子に接続され、ドレインが前記グランド配線に接
続され、ゲートが前記インバータを介して前記テストモ
ード設定端子に接続されたＮＭＯＳトランジスタであ
る、請求項８記載のゲートアレイ。 - 【請求項１０】 被テスト回路と、該被テスト回路を試
験するためのテスト回路とを含むゲートアレイにおい
て、 当該ゲートアレイをテストモードに設定するためのテス
トモード設定端子（５４）と、 追加電源端子（２）と、 該追加電源端子と前記被テスト回路および前記テスト回
路に接続された電源配線（９）との間に接続され、前記
テストモード設定端子から供給される信号に応答してオ
ン／オフする第１のスイッチング手段（８）と、 前記追加電源端子と前記テスト回路の第１の入力端子
（１１ａ）との間に設けられた第１の入力バッファ
（７）と、 前記追加電源端子と前記テスト回路の第１の出力端子
（１１ｂ）との間に設けられた第１の出力バッファ
（６）と、 追加グランド端子（４）と、 該追加グランド端子と前記被テスト回路および前記テス
ト回路に接続されたグランド配線（１２）との間に接続
され、前記テストモード設定端子からインバータ（１
７）を介して供給される信号に応答してオン／オフする
第２のスイッチング手段（１３）と、 前記追加グランド端子と前記テスト回路の第２の入力端
子（１１ｃ）との間に設けられた第２の入力バッファ
（１４）と前記追加グランド端子と前記テスト回路の第
２の出力端子（１１ｄ）との間に設けられた第２の出力
バッファ（１５）とを有するゲートアレイ。 - 【請求項１１】 前記第１のスイッチング素子が、ソー
スが前記追加電源端子に接続され、ドレインが前記電源
配線に接続され、ゲートが前記テストモード設定端子に
接続されたＰＭＯＳトランジスタであり、 前記第２のスイッチング素子が、ソースが前記追加グラ
ンド端子に接続され、ドレインが前記グランド配線に接
続され、ゲートが前記インバータを介して前記テストモ
ード設定端子に接続されたＮＭＯＳトランジスタであ
る、請求項１０記載のゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232242A JPH0982927A (ja) | 1995-09-11 | 1995-09-11 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232242A JPH0982927A (ja) | 1995-09-11 | 1995-09-11 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982927A true JPH0982927A (ja) | 1997-03-28 |
Family
ID=16936206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232242A Withdrawn JPH0982927A (ja) | 1995-09-11 | 1995-09-11 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220066696A (ko) * | 2020-11-16 | 2022-05-24 | 충남대학교산학협력단 | 신소자 테스트 시스템 및 신소자 테스트 방법 |
-
1995
- 1995-09-11 JP JP7232242A patent/JPH0982927A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220066696A (ko) * | 2020-11-16 | 2022-05-24 | 충남대학교산학협력단 | 신소자 테스트 시스템 및 신소자 테스트 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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