JPH0426157A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要） フローティングゲート及びコントロールゲートを備えた
書込及び消去可能な不揮発性の半導記憶体装置に関し、 フローティングゲート電極をバターニングする際にわず
かなズレが生じても情報を確実に続出し、書込みを行う
ことを目的とし、 一導電型の半導体層表面の絶縁膜の上に形成されるフロ
ーティングゲート電極と、１亥フローテイングゲート電
極の上に絶縁膜を介して形成されるコントロールゲート
電極と、前記フローティングゲート電極の両脇の前記半
導体層中に設けられる反対導電型活性層とから構成され
る不揮発性メモリを備えた半導体記憶装置において、４
つの前記フローティングゲート電極の一例に形成される
活性７ｇを平面Ｉ］字状に一体的に形成するとともに、
前記フローティングゲート電極の端部を、Ｈ字状の前記
活性層における２つの相対向する辺の方向に対してほぼ
平行に形成したことを含み構成する。

〔産業上の利用分野］ 本発明は、半導体記憶装置に関し、より詳しくは、フロ
ーティングゲート及びコントロールゲトを備えた書込及
び消去可能な不揮発性の半導記憶体装置に関する。

〔従来の技術〕

ＥＦＲＯＭからなる不揮発性半導記憶体父方には、第７
図に例示するように、複数のＥＰＲＯＭセルＴＩ１％Ｔ
ｌｆ□、　ＴＲＩ、　Ｔ２□の活性層をバルク配線で接
続したものがある。

これらのＥＦＲＯＭセルＴ、、、Ｔ、□、ＴＲＩ、ゴ２
２は、半導体基板ａの上面に平面矩形状の’１ＭｔＲ酸
化膜すを間隔をおいてマトリクス状に形成し、この選択
酸化ＷＪ、ｂによって囲まれた格子状の領域を素子形成
領域Ｃとなし、その帯状の辺ｄの中央に絶縁膜を介して
フローティングゲート電極Ｃとコントロールゲート電極
ｆを重ねて形成し、これらのゲート電極ｅ、ｆの両側に
自己整合的に活性層ｇを設けることにより構成されてい
る。

この場合の活性層ｇは、素子形成領域ＣのＸ字状の領域
に一体的に形成されて各ＥＰＲＯＭセルＴＨ．１゛１□
、Ｔ２１、Ｔ２□を接続しており、また、コントロール
ゲート電極ｆは辺ｄの長手方向に対して約４５°傾けた
方向に形成されて複数のフローティングゲート電極ｅの
上を通るように構成され、しかも、フローティングゲー
ト電極ｅ及びコントロールゲート電極ｆは、帯状の辺ｄ
に直交するように折れ曲がった形状となるように構成さ
れている。

そして、コントロールゲート電極ｆの上には、図示しな
い層間絶縁膜が設けられ、この絶縁膜のうちＸ字状の活
性層ｇの中心上には、コンタクトホールｈが形成されて
いて、その眉間絶縁ＩＩり上に設けられたピント線電極
ＢＬがコンタクトホールｈを通して活性層ｇに接続する
ように構成されている。

このように、ＥＦＲＯＭセルＴｌｌ、ＴＩ２、ＴＲＩ、
Ｔｚｚを複数形成した装置は、第１０図に示すような等
価回路となっており、例えばセル′ｒ２□を選択する場
合には、第２番目のワード綿ＷＬ２を通してセルＴｔ２
のコントロールゲート電極ｒに信号を印加するとともに
、第２．３番目のビット綿ＢＬ２、Ｂ［，３を通してそ
の両脇の２つの活性領域ｇ、ｇ間に信号を印加するよう
にする。

〔発明が解決しようとする課題〕

ところで、フローティングゲート電極ｅとコントロール
ゲート電極ｆを形成する工程は、次のような工程を経る
ことになる。

即ち、第８図（ａ）に示すように、フローティングゲー
ト電極ｅを構成する第一の多結晶シリコン膜ｌを全体に
形成した後に、この多結晶シリコン膜ｊをパターニング
して、これをピッ１−線Ｂ　Ｌに平行な向き、即ち帯状
の辺ｄの長手方向に対して４５°傾けた帯状に形成する
。

さらにその上に、同図（ｂ）に示すように、コント「７
−ルゲート電極ｆ形成用の第二の多結晶シリコン膜ｊを
積層し、この後に、第−及び第二の多結晶ンリコン膜１
、ｊをパターニングして第一の多結晶シリコン膜ｌの長
さ方向に対して垂直向きに帯状に長く形成することによ
り、フローティングゲート電極ｅとコントロールゲート
電極ｆとが幅方向に相互にずれないように形成されてい
る。

このため、フローティングゲート電極ｅの端部は、素子
形成領域Ｃの辺ｄに近い部分が形成されるため、第一の
多結晶シリコン膜ｉのパターニングのズレにより、フロ
ーティングゲート電極ｅの端部が素子形成領域Ｃに入り
込んでしまい、第９図（ａ）に示すように、素子形成領
域Ｃにおいてフローティングゲート電極Ｃがコントロー
ルゲート電８ｉｉｆに重ならない部分が生じることにな
る。その重ならない部分の断面、即ち第９図（ａ）のＡ
　−Ａ線断面は、同図（ｂ）に示すような図となる。

ところで、ＥＰＲＯＭは、フローティングゲートに電荷
を蓄積するか否かによってトランジスタの闇値電圧を変
化させ、これによって情報を記憶するようにしている。

例えば、フローティングゲート電極ｅが負に帯電してい
れば、コントロールゲート電極ｆに所定の電圧を印加し
てもその下の半導体基板ａにチャネルが形成されず、そ
の両側の活性層ｇ、ｇの間に所定の電圧を印加しても電
流は流れず、トランジスタはオフ状態のままとなり、こ
れによりデータが書き込まれたことになる。

一方、フローティングゲート電極ｅが帯電してなければ
、コントロールゲート電極［の電圧による電界がフロー
ティングゲート電極ｅによって小さくならず、その下の
半導体基板ａにチャネルが形成されて活性層ｇ、ｇ間に
電流が流れることになり、データが書き込まれていない
ことになる。

したがって、上記したように素子形成領域Ｃの辺ｄにお
いてフローティングゲート電極ｅからコントロールゲー
ト電極ｆがずれている場合には、第９図（ｂ）に示すよ
うにコントロールゲート電極ｆによる電界が直接に半導
体基板ａに及ぶことになり、フローティングゲート電８
ｉＣの電荷によりチャネルの形成を阻止できない部分が
生じるために、情報の読み出しに誤りが生じ易くなると
いった問題がある。

本発明はこのような問題に鑑みてなされたものであって
、フローティングゲート電極をバターニングする際にわ
ずかなズレが生しても情報を確実に読み出せる半導体記
憶装置を従供することを目的とする。

〔課題を解決するための手段〕

上記した課題は、第１．２図に例示するように、一導電
型の半導体層１表面の絶縁＃４の上に形成されるフロー
ティングゲート電極５と、該フローティングゲート電極
５の上に絶縁膜６を介して形成されるコントロールゲー
ト電極７と、前記フローティングゲート電極７の両脇の
前記半導体層中に設けられる反対導電型活性層８とから
構成される不揮発性メモリセルを備えた半導体記憶装置
において、４つの前記フローティングゲート電極５の一
例に形成される活性層８を平面Ｈ字状に一体的に形成す
るとともに、前記フローティングゲート電極５の端縁を
、Ｉ（字状の前記活性層８における２つの相対向する辺
の方向に対してほぼ平行に形成したことを特徴とする半
導体記憶装置、または、第５図に例示するように、前記
フローティングゲート電極５を平行四辺形に形成したこ
とを特徴とする半導体記憶装置によって達成する。

〔作　用） 本発明によれば、活性層８をＨ字状に形成し、そのうち
の対向する２つの辺の向きに対してほぼ平行になるよう
にフローティングゲート電極５の端縁を形成している。

このため、フローティングゲート電極５の端縁が活性層
８に対してほぼ均一の距諦を保つために、フローティン
グゲート電極５形成の際に第４図に示すように僅かなズ
レが生じても、フローティングゲート電極５の端縁の一
部が、その下のチャネル形成領域に入り込むことがなく
なり、このチャネル形成領域においてフローティングゲ
ート電極５及びコントロールゲート電極７が完全に一部
した領域を占めることになる。

この結果、フローティングゲート電極５中の電荷が全て
のチャネル形成に影響を及ぼすことになり、情報の読出
しや書込みが確実に行われることになる。

また、フローティングゲート電８ｉｉ５を平行四辺形に
すれば、折れ曲がったＷＩ域がチャネル形成領域に接近
しないため、フローティングゲート電極５にわずかなズ
レが住じても、チャネル形成領域におけるフローティン
グゲート電極５及びコントロールゲート電８ｉｉ７の面
積が変化せず、コントロールゲート電極７とフローティ
ングゲート電極５と半導体層１のそれぞれの間に住じる
結合容量を一定にすることができ、読出し、書込み特性
が均一に保たれることになる。

［実施例］ そこで、以下に本発明の詳細を図面に基づいて説明する
。

（ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例の装置を示す平面図、第
２図は、第１図のＢ−Ｂ線断面図及びＣ−Ｃ線断面図で
ある。

図中符号１は、シリコンよりなる一導電型の半導体基板
で、その上面には平面長方形の選択酸化Ｍ２が複数形さ
れ、これらの選択酸化Ｉ！！２は、それぞれの長辺が同
一方向で、かつ、一定の間隔をおいて互い違いになるよ
うに配置されており、これらの選択酸化膜２によって囲
まれる半導体基板】の領域は素子形成領域３となってい
る。

そして、選択酸化膜２の長辺の図中左側からその両隣の
選択酸化膜２の長辺の右側にかけた素子形成領域３には
、第２図に示すように、５ｉｎ２膜４を介してドープト
ポリシリコン等よりなるフローティングゲート電極５が
帯状に形成され、このフローティングゲート電極５は、
パターニングの際の位置ズレを考慮して選択酸化膜４の
縁部近傍まで乗り上げるように形成され（第２図（ｂ）
）、しかも、その端部は選択酸化膜２の長辺と平行に形
成されており、その長辺の縁線方向に設けられた複数の
フローティングゲート電極５．５・・・の端部が同一線
上となるように構成されている。

また、フローティングゲート電極５の上には、第２図に
示すようにＳｉＯ□膜６が設けられ、その上には、フロ
ーティングゲート電極５と同一幅の帯状のコントロール
ゲート電極７がドープトポリシリコン等によって形成さ
れており、コントロールゲート電極７は、複数の選択酸
化膜２の長辺を横切って複数のコントロールゲート電極
５を覆う軌跡を描くように形成されている。

ところで、フローティングゲート電極５及びコントロー
ルゲート電極７の側部を選択酸化膜２の短辺の縁部に近
づけると、半導体基板１表面からフローティングゲート
電極７までの段差が急峻になる等の不都合が生じるので
、これを回避するために、フローティングゲート電極５
及びコントロールゲート電極７を選択酸化膜４の中央寄
りの位置に形成している。そして、これらの電極５．７
は、選択酸化膜２の長辺に対して約４５°の角度で素子
形成領域３を斜めに横切るように形成されている。

８は、各フローティングゲート電極５の両脇の素子形成
領域３に不純物を注入して自己整合的に形成された反対
導電型の活性層で、この活性層８は、選択酸化膜２の長
辺及び短辺に沿って他のフローティングゲート電極５の
側部に到る領域まで一体的に形成され、その活性層８は
平面１−１字状となっていて、活性層８の間に挟まれる
素子形成領域３、即ちフローティングゲート電極５の下
の半導体基板１はチャネル形成領域となるように構成さ
れている。

そして、上記した素子形成領域３における半導体基板１
と、その上のフローティングゲート電極５及びコントロ
ールゲート電極７と、この両側の活性層８とによってＥ
ＰＲＯＭセルＴが構成される。

９は、第２図に示すように、コントロールゲート電極７
を覆うように全体に積層された５ｉ０２膜で、この５ｉ
ｆｔ膜９のうち選択酸化膜２の短辺に挟まれるＨ域には
、コンタクトホール１０が形成され（第１図）、また、
ＳｉＯ□膜９の上には、選択酸化膜２の長辺と平行にビ
ット線ＢＬが形成されており、このビ・ｙト＆’１ｌＢ
Ｌはコンタクトホール１０を通して１（字状の活性層８
の中央に接続するように構成されている。

次に、上記した実施例についての作用を説明する。

上記した実施例において、Ｈ字状の活性層８によって接
続された４つのＥＰＲＯＭセルＴは、その活性層８の上
のビット線ＢＬに接続され、また、コンＩ・ロールゲー
ト電極７はワード線ＷＬに接続されるために、半導体基
板１上の複数のＥＰＲＯＭセルＴＮＴ・・・は、従来と
同じような第１０図に示す等価回路となっている。

これによれば、ワード線ＷＬを通してコントロールゲー
ト電極７に電圧を印加し、また、隣り合う２つのビット
線ＢＬによって活性層８・間に電圧をかけることにより
、所望のＥＦＲＯＭセルＴを選択することになる。そし
て、フローティングゲ−上電極５に電荷が蓄積されてい
ない場合には、その下の半導体基板１の表層にチャネル
が発生して２つの活性層８間にキャリアが移動するため
、ビットＭＢＬに電流が流れ、これにより情報が書き込
まれていないことがわがり、また、フローティングゲー
ト電極７に電荷が蓄積されてチャフルが形成されない場
合には、ビット線ＢＬに電流が流れずに情報が書き込ま
れていることがゎがる。

ところで、この実施例のフローティングゲート電極５を
形成する工程を簡単に説明すると、第３図に示すように
なり、まず、半導体基板１の上に形成された第１の多結
晶シリコン膜５ａを選択酸化膜２の長辺と平行に帯状に
バターニングした後に（第３図（ａ））、その上にＳｔ
ｏ、膜６及び第二の多結晶シリコン膜５ａを積層しく第
３図（ｂ））、ついで、第−及び第二の多結晶シリコン
ＬＩ５ａ、７ａを同時に帯状にバターニングすることに
より、複数の選択酸化膜２の長辺と交差するコントロー
ルゲートＮ極７と、その下のフローティングゲート電極
５とを重ねて形成する（第３図（Ｃ））。しだがって、
フローティングゲート電極５とコントロールゲート電極
７は、従来と同一工程を経ることになる。

このため、フローティングゲート電極５の端部の縁と素
子形成領域３の縁は、はぼ平行な状態に形成されること
になり、第一の多結晶シリコン膜５ａをバターニングす
る際に僅かなズレが生じても、第４図（ａ）　、　（ｂ
）に示すようにフローティングゲート電極５の端部が素
子形成領域３に入り込まなくなり、その領域ではコント
ロールゲート電極７とフローティングゲート電極５が完
全に重なることになる。このため、素子形成領域３にお
けるコントロールゲート電極７の全電界がフローティン
グゲート電極５を通って半導体基板１に及ぶことになり
、フローティングゲート電極５に電荷が存在する場合に
は、コントロールゲート電極７の下にチャネルが全く形
成されないことになる。

この結果、情報の読み出しが確実に行われることになる
。

なお、上記した選択酸化膜２は、平面長方形に形成した
場合について説明したが、正方形であっても同様な作用
が得られる。

（ｂ）本発明の第２実施例の説明 第１の実施例では、フローティングゲート電極５及びコ
ントロールゲート電極７が、選ＩＪ＜酸化■り４上でそ
の長辺に対して垂直になるとともに、素子形成領域３を
斜めに横切るようにしているため、素子形成領域３の近
傍で曲がりが生じているが、第５図に示すように、コン
トロールゲー］・電極Ｉ７を選択酸化膜２上で゛＜′°
字状に形状にすることにより、その下のフローティング
ゲート電極１５を平行四辺形にして素子形成領域３の１
−に形成することもできる。

これによれば、フローティングゲート電極５が図におい
て上下にズしたとしても、素子形成領域３上で占める面
積が変化せず、書込みや読出しの電位に影響を与えない
ことになる。

即ち、フローティングゲート電極５とコントロールゲー
ト電極７の間の結合容量をＣ３とし、フローティングゲ
ート電極５と半導体基板工との結合容量を０２とし、フ
ローティングゲート電極５に蓄積された電荷をＱとした
上で、コントロールゲート電極７に電圧ＶＣＦを印加し
、半導体基板１を接地すると、フローティングゲート電
極５の電位ＶＦＧは、ｖｒｃ−に（Ｖ　ＣＦ　（−Ｑ／
　Ｃ＋）という関係になる。

ここで、には結合比であって、に＝（Ｃ１／（６十０２
））という関係を有し、フローティングゲート電極５の
電位ＶＦＧに影響を与えるため、ＥＰＲＯＭセルの結合
容量Ｃ１、Ｃ１に違いが生しると、書込み、読出しの特
性が安定しないことになる。

したがって、フローティングゲート電極５の折れ曲がり
箇所が素子形成領域３の近くに存在すると２．第４図に
示すように、バターニングのズレによってその折れ曲が
り箇所が素子形成領域３に入り込んで素子形成領域３に
おける面積を変化させることになり、これにより、Ｃ２
が変化して書込み、読出しの特性が不安定となる。

これに対して第２実施例では、第６図に示すように、コ
ントロールゲート電８ｉ７の折れ曲がり箇所を選択酸化
Ｍ２の中央に寄せて、フローティングゲート電極５を平
行四辺形にしているため、素子形成領域３におけるフロ
ーティングゲート電極５０面積がパターンのズレにより
変化することはなくなり、従って、Ｃ２も変化すること
はなく特性が安定する。

〔発明の効果〕

以上述べたように本発明によれば、活性層をＨ字状に形
成するとともに、そのうちの対向する２つの辺の方向に
対してほぼ平行となるようにフローティングゲート電極
の端縁を形成したので、フローティングゲート電極形成
の際に僅かなズレが住しても、その端縁の一部が素子形
成領域に入り込むことがなくなるため、フローティング
ゲート電極とコントロールゲート電極がチャネル形成領
域において完全に一致した領域を占めることになり、フ
ローティングゲート電極中の電荷が全てのチャネル形成
に影響を及ぼすことになり、読出しや書込みを確実に行
うことが可能になる。

また、本発明によれば、フローティングゲート電極を平
行四辺形にしたので、チャネル形成領域に折れ曲がった
領域が接近せず、フローティングゲート電極にわずかな
ズレが生じても、チャネル形成領域におけるフローティ
ングゲート電極の面積がほぼ一定になり、コントロール
ゲート電極とフローティングゲート電極と半導体基板の
相互間の結合容量を変化させずに、読出し、書込み特性
を一定にすることができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示す装置の平面図、 第２図は、本発明の第１実施例を示す装置の部分断面図
、 第３図は、本発明の第１実施例装置の形成工程を示す平
面図、 第４図は、本発明の第１実施例装置の一部領域を示す平
面図、 第５図は、本発明の第２実施例を示す装置の平面図、 第６図は、本発明の第２実施例装置の一部領域を示す平
面図、 第７ｒｆ！Ｊは、従来装置の一例を示す平面図、第８図
は、従来装置の形成工程を示す平面図、第９図は、従来
装置の一部領域を示す平面図及び断面図、 第１０図は、半導体記憶装置の一例を示す等価回路図で
ある。 （符号の説明） 工・・・半導体基板（半導体Ｎ）、 ２・・・選択酸化膜、 ３・・・素子形成領域、 ４．６．９・・・５ｉＯｚＷ＃（絶縁Ｍ）、５．１５・
・・フローティングゲート電極、７．１７・・・コント
ロールゲート電極、Ｂ・・・活性層、 １０・・・コンタクトホール、 ＢＬ・・・ビット線。

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体層表面の絶縁膜の上に形成され
   るフローティングゲート電極と、該フローティングゲー
   ト電極の上に絶縁膜を介して形成されるコントロールゲ
   ート電極と、前記フローティングゲート電極の両脇の前
   記半導体層中に設けられる反対導電型活性層とから構成
   される不揮発性メモリを備えた半導体記憶装置において
   、 ４つの前記フローティングゲート電極の一側に形成され
   る活性層を平面Ｈ字状に一体的に形成するとともに、 前記フローティングゲート電極の端部を、Ｈ字状の前記
   活性層における２つの相対向する辺の方向に対してほぼ
   平行に形成したことを特徴とする半導体記憶装置。
2. （２）フローティングゲート電極を平行四辺形に形成し
   たことを特徴とする請求項１記載の半導体記憶装置。