JP4468765B2 - ダミーセルを有するフラッシュメモリ素子及びその消去方法 - Google Patents

Description

本発明は、半導体素子及びこれを駆動させる方法に係り、特にダミーセルを有するフラッシュメモリ素子及びその消去方法（Ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ｈａｖｉｎｇ ｄｕｍｍｙ ｃｅｌｌｓ ａｎｄ ｍｅｔｈｏｄｓ ｏｆ ｅｒａｓｉｎｇ ｔｈｅ ｓａｍｅ）に関する。

データを貯蔵する半導体メモリ素子は、揮発性メモリ素子または不揮発性メモリ素子に分類することができる。前記揮発性メモリ素子はその電源供給が遮断される場合、その貯蔵されたデータがなくなるが、前記不揮発性メモリ素子はその電源供給が遮断されてもその貯蔵されたデータを維持する。従って、不揮発性メモリ素子はメモリカードまたは移動通信端末機等に幅広く使われる。

一方、前記不揮発性メモリ素子を含む半導体素子は、複数のメインセルが二次元的に、そして規則的に配列されたセルアレイ領域を備える。前記セルアレイ領域内のすべてのパターンは写真工程を使用して形成する。この場合、前記セルアレイ領域の周縁部に位置するメインセルは前記写真工程の間、発生する近接効果（ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ）に起因して変形された形態（ｄｅｆｏｒｍｅｄ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を有するように形成されることがある。前記変形されたセル（ｄｅｆｏｒｍｅｄ ｃｅｌｌｓ）は前記セルアレイ領域内の全てのメインセルの不均一な特性（ｎｏｎ−ｕｎｉｆｏｒｍ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を引き起こす。

最近、前記近接効果に起因する問題点を解決するために前記セルアレイ領域、即ちメインセルアレイ領域を取り囲むダミーセルアレイ領域が幅広く採択されている。

図１は、従来のＮＯＲ型フラッシュメモリ素子のセルアレイ領域の一部を示す断面図である。図１において、前記セルアレイ領域はメインセルアレイ領域Ｍ及びそれに隣接したダミーセルアレイ領域Ｄを備える。

図１を参照すると、半導体基板１にＰウェル領域３が形成される。前記Ｐウェル領域３は前記セルアレイ領域内に配置される。前記Ｐウェル領域３の所定領域に素子分離膜（図示せず）が配置されて複数の平行なセル活性領域を限定する。前記セル活性領域の上部を横切るように複数の平行なゲートパターンが配置される。前記ゲートパターンは前記メインセルアレイ領域Ｍ内に配置された複数の平行なメインゲートパターンＧ１、Ｇ２及び前記ダミーセルアレイ領域Ｄ内に配置されたダミーゲートパターンＧ１′、Ｇ２′を含む。前記メインゲートパターンＧ１、Ｇ２のそれぞれは前記活性領域の上部を横切るメインワードラインＷＬ、前記メインワードラインＷＬと前記活性領域との間に介在されたメイン浮遊ゲートＦＧ、前記メイン浮遊ゲートＦＧと前記活性領域との間に介在されたトンネル酸化膜５、及び前記メインワードラインＷＬと前記メイン浮遊ゲートＦＧとの間に介在されたゲート層間絶縁膜７を備える。前記メインワードラインＷＬはメイン制御ゲート電極に該当する。これと同様に、前記ダミーゲートパターンのＧ１′、Ｇ２′のそれぞれは前記活性領域の上部を横切るダミーワードラインＷＬ′、前記ダミーワードラインＷＬ′と前記活性領域との間に介在されたダミー浮遊ゲートＦＧ′、前記ダミー浮遊ゲートＦＧ′と前記活性領域との間に介在されたトンネル酸化膜５、及び前記ダミーワードラインＷＬ′と前記ダミー浮遊ゲートＦＧ′との間に介在されたゲート層間絶縁膜７を備える。前記ダミーワードラインＷＬ′はダミー制御ゲート電極に該当する。

前記メインゲートパターンＧ１、Ｇ２の間の活性領域にソース領域Ｓ及びドレイン領域Ｄが交互に（ａｌｔｅｒｎａｔｅｌｙ）配置される。さらに、前記メインゲートパターンＧ１、Ｇ２のうち最外郭メインゲートパターン（ａｎ ｏｕｔｅｒｍｏｓｔ ｍａｉｎ ｇａｔｅ ｐａｔｔｅｒｎ）とこれに隣接したダミーゲートパターンＧ２′との間の活性領域には前記ソース領域Ｓが配置される。その結果、前記各メインワードラインＷＬ及び前記活性領域が交差する領域に一つのメインセルが形成される。前記ゲートパターンＧ１′、Ｇ２′、Ｇ１、Ｇ２及び前記ソース／ドレイン領域Ｓ、Ｄを有する半導体基板は層間絶縁膜９で覆われる。前記層間絶縁膜９上に前記ゲートパターンＧ１′、Ｇ２′、Ｇ１、Ｇ２を横切って複数の平行なビットライン１１が配置される。前記ビットライン１１のそれぞれは前記層間絶縁膜９を貫通するビットラインコンタクトホールを通じて前記ドレイン領域Ｄに電気的に連結される。

前述した従来のＮＯＲ型フラッシュ素子のメインセルの素子動作は、前記メインワードラインＷＬに第１消去電圧Ｖ_e１を印加し、前記Ｐウェル領域３及び前記ダミーワードラインＷＬ′に前記第１消去電圧Ｖ_e１よりも高い第２消去電圧Ｖ_e２を印加することによって成り得る。例えば、前記第１及び第２消去電圧Ｖ_ｅ１、Ｖ_ｅ２はそれぞれ−９ボルト及び＋７ボルトでもある。この場合、前記最外郭メインゲートパターン、即ち、前記第１メインゲートパターンＧ１を共有する最外郭メインセルは前記第１メインゲートパターンＧ１のメイン浮遊ゲートＦＧと前記第１メインゲートパターンＧ１に隣接した前記第２ダミーゲートパターンＧ２′のダミー浮遊ゲートＦＧ′との間の寄生キャパシターＣ_ＦＧに起因して充分消去されないこともある。これは、前記最外郭メインセルのメイン浮遊ゲートＦＧに誘起される電圧が前記寄生キャパシターＣ_ＦＧの存在のために前記最外郭メインセルにより取り囲まれた内部メインセルの浮遊ゲートＦＧに誘起される電圧と比べて高いためである。

図２は、図１で説明されたように前記第１及び第２消去電圧Ｖ_e１、Ｖ_ｅ２が印加された場合、前記最外郭メインセル（ａｎ ｏｕｔｅｒｍｏｓｔ ｍａｉｎ ｃｅｌｌ）のカップリング比を説明するための等価回路図である。

図２を参照すると、前記最外郭メインセルのメインワードライン（メイン制御ゲート電極）ＷＬとＰウェル領域３との間に直列連結された第１キャパシターＣｉ及び第２キャパシターＣｔが存在する。前記第１キャパシターＣｉは前記メインワードラインＷＬとその下部のメイン浮遊ゲートＦＧとの間のゲート層間絶縁膜７が誘電体膜の役割をするキャパシターに該当し、前記第２キャパシターＣｔは前記メイン浮遊ゲートＦＧと前記Ｐウェル領域３との間のトンネル酸化膜５が誘電体膜の役割をするキャパシターに該当する。従って、前記第１及び第２キャパシターＣｉ、Ｃｔ間のノード（ｎｏｄｅ）は前記メイン浮遊ゲートＦＧに該当する。また、前記メイン浮遊ゲートＦＧと前記Ｐウェル領域３との間には前記第２キャパシターＣｔに並列に連結された第３キャパシターＣｐが存在する。前記第３キャパシターＣｐは前記メイン浮遊ゲートＦＧとこれに隣接した前記ダミー浮遊ゲートＦＧ′との間の前記寄生キャパシターＣ_ＦＧと共に、前記ダミー浮遊ゲートＦＧ′と前記Ｐウェル領域３との間に並列に連結された第１及び第２ダミーキャパシターＣｉ′、Ｃｔ′で構成される。前記第１ダミーキャパシターＣｉ′は前記最外郭メインセルに隣接したダミーセルのダミーワードラインＷＬ′とダミー浮遊ゲートＦＧ′との間の層間絶縁膜７が誘電体膜の役割をするキャパシターに該当し、前記第２ダミーキャパシターＣｔ′は前記ダミーセルのダミー浮遊ゲートＦＧ′と前記Ｐウェル領域３との間のトンネル酸化膜５が誘電体膜の役割をするキャパシターに該当する。

前述した最外郭メインセルの等価回路図において、前記消去動作の間、前記最外郭メインセルのメイン浮遊ゲートＦＧに誘起される浮遊ゲート電圧Ｖ_Ｆは次の数式１（ｆｏｒｍｕｌａ ｅｑｕａｔｉｏｎ １）によって表すことができる。

ここで、「Ｃ１」は前記第１キャパシターＣｉのキャパシタンスを示し、「Ｃ２」は前記第２キャパシターＣｔのキャパシタンスを示し、「Ｃ３」は前記第３キャパシターＣｐのキャパシタンスを示す。

前記数式１からわかるように、前記第３キャパシタンスＣ３が増加すると、前記最外郭メインセルの浮遊ゲート電圧Ｖ_Ｆは前記Ｐウェル型領域３に印加される前記第２消去電圧Ｖ_ｅ２に近い高い電圧を有する。即ち、前記消去動作の間、前記最外郭メインセルのトンネル酸化膜に印加される電界は前記最外郭メインセルにより覆われた内部メインセルのトンネル酸化膜に印加される電界と比べて減少する。これは前記最外郭メインセルの消去不良（ｅｒａｓｅ ｆａｉｌ）を引き起こすことになる。

一方、不揮発性メモリ素子の信頼性を改善させるためのダミーセルが特許文献１に「不揮発性メモリ及びそのアドレシングシステム（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｎｄ ｉｔｓ ａｄｄｒｅｓｓ ｓｙｓｔｅｍ）」という題目で稔（Ｍｉｎｏｒｕ）によって開示されている。
特開昭５９−１６８９９２号公報

本発明が解決しようとする技術的課題は、ダミーセルに起因する消去不良を改善することができる集積回路メモリ素子の消去方法を提供することにある。

本発明が解決しようとする他の技術的課題は、ダミーセルに起因する消去不良を改善することができるフラッシュメモリ素子の消去方法を提供することにある。

本発明が解決しようとするもう一つの他の技術的課題は、ダミーセルに起因する消去不良を改善するに適したフラッシュメモリ素子を提供することにある。

本発明の一態様によると、ダミーセルを用いた集積回路メモリ素子の消去方法を提供する。この方法は前記メインセルアレイ領域内の複数のメイン制御ゲート電極に第１消去電圧を印加することを含む。前記メインセルアレイ領域内の集積回路基板に前記第１消去電圧よりも高い第２消去電圧を印加する。前記メインセルアレイ領域の両サイドにそれぞれ配置された第１及び第２内部ダミー制御ゲート電極に前記第２消去電圧よりも低い第３消去電圧を印加する。

いくつかの実施例で、前記第１消去電圧は負の電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）でもあり、前記第２消去電圧は正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）でもある。この場合に、前記第３消去電圧は前記第１消去電圧と同一でもある。これとは逆に前記第３消去電圧は前記第１消去電圧よりも高い場合もある。

他の実施例で、前記第１消去電圧は−７ボルトでもあり、前記第２消去電圧は＋９ボルトでもある。この場合に、前記第３消去電圧は−７ボルトでもある。これとは逆に前記第３消去電圧は−７ボルトよりも高く、０ボルトよりも低い場合もある。

本発明の他の態様によると、ダミーセルを用いたフラッシュメモリ素子の消去方法を提供する。前記フラッシュメモリ素子は、メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ配置された第１及び第２ダミーセルアレイ領域を用いた集積回路基板に形成される。前記消去方法は、前記メインセルアレイ領域内に配置された複数の平行なメイン制御ゲート電極に第１消去電圧を印加することを含む。前記集積回路基板に前記第１消去電圧よりも高い第２消去電圧を印加する。前記メイン制御ゲート電極は、前記第１ダミーセルアレイ領域に隣接する第１最外郭メイン制御ゲート電極及び前記第２ダミーセルアレイ領域に隣接する第２最外郭メイン制御ゲート電極を含む。また、前記第１および第２ダミーセルアレイ領域はダミー制御ゲート電極を含む。前記ダミー制御ゲート電極は、前記第１最外郭メイン制御ゲート電極に隣接する第１内部ダミー制御ゲート電極及び前記第２最外郭メイン制御ゲート電極に隣接する第２内部ダミー制御ゲート電極を含む。前記ダミー制御ゲート電極のうち少なくとも前記第１及び第２内部ダミー制御ゲート電極に前記第２消去電圧よりも低い第３消去電圧を印加する。

本発明の実施例で、前記第３消去電圧は前記第１消去電圧と同様でもある。

本発明の他の実施例で、前記第３消去電圧は前記ダミー制御ゲート電極のすべてに印加することができる。

本発明のもう一つ他の態様によると、ダミーセルを用いたフラッシュメモリ素子を提供する。前記フラッシュメモリ素子は、メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第１及び第２ダミーセルアレイ領域を用いた集積回路基板を含む。前記メインセルアレイ領域内の前記集積回路基板に複数のメインセルが配列される。前記メインセルのそれぞれは順次積層されたメイントンネル絶縁膜、メイン電荷貯蔵層（ｍａｉｎ ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）、ゲート層間絶縁膜及びメイン制御ゲート電極からなっているメインゲートパターンを有する。前記第１及び第２ダミーセルアレイ領域内の前記集積回路基板に複数のダミーセルが配列される。前記ダミーセルのそれぞれは順次積層されたダミートンネル絶縁膜、ダミー電荷貯蔵層（ｄｕｍｍｙ ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）、ゲート層間絶縁膜及びダミー制御ゲート電極からなっているダミーゲートパターンを有する。前記ダミートンネル絶縁膜の厚みは、前記メイントンネル絶縁膜の厚みよりも厚い。

本発明の一実施例で、前記電荷貯蔵層は半導体膜で形成された浮遊ゲートでもある。

本発明の他の実施例で、前記電荷貯蔵層は電荷トラップを用いる絶縁膜でもある。例えば、前記電荷貯蔵層はシリコン窒化膜であることが好ましい。この場合、前記メインセル及び前記ダミーセルはＳＯＮＯＳ（ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）セルトランジスタに該当する。

本発明のもう一つの他の態様によると、前記フラッシュメモリ素子は、メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第１及び第２ダミーセルアレイ領域を有する集積回路基板を含む。前記集積回路基板に素子分離膜が配置される。前記素子分離膜は、前記セルアレイ領域内に複数の平行なセル活性領域を限定する。前記メインセルアレイ領域内に複数の平行なメイン制御ゲート電極が配置される。前記メイン制御ゲート電極は、前記セル活性領域の上部を横切る。前記メイン制御ゲート電極と前記セル活性領域との間にメイン浮遊ゲートが介在される。また、前記メイン浮遊ゲートと前記セル活性領域との間にメイントンネル絶縁膜が介在される。前記第１及び第２ダミーセルアレイ領域内に前記メイン制御ゲート電極に平行なダミー制御ゲート電極が配置される。結果的に、前記ダミー制御ゲート電極は前記セル活性領域の上部を横切る。前記ダミー制御ゲート電極と前記セル活性領域との間にダミー浮遊ゲートが介在される。前記ダミー浮遊ゲートと前記セル活性領域との間にダミートンネル絶縁膜が介在される。前記ダミートンネル絶縁膜の厚さは前記メイントンネル絶縁膜の厚さよりも厚い。

本発明の一実施例で、前記メイン制御ゲート電極は、前記第１ダミーセルアレイ領域に隣接した第１最外郭メイン制御ゲート電極及び前記第２ダミーセルアレイ領域に隣接した第２最外郭メイン制御ゲート電極を含む。また、前記ダミー制御ゲート電極は、前記第１最外郭メイン制御ゲート電極に隣接した第１内部ダミー制御ゲート電極及び前記第２最外郭メイン制御ゲート電極に隣接した第２内部ダミー制御ゲート電極を含む。

本発明の他の実施例で、前記第１及び第２最外郭メイン制御ゲート電極は、局部配線を通じてそれぞれ前記第１及び第２内部ダミー制御ゲート電極に電気的に接続される。

本発明のもう一つの他の態様によると、前記フラッシュメモリ素子はメインセルアレイ領域及び前記メインセルアレイ領域の両サイドにそれぞれ位置する第１及び第２ダミーセルアレイ領域を有する集積回路基板を含む。前記集積回路基板に素子分離膜が配置される。前記素子分離膜は前記セルアレイ領域内に複数の平行なセル活性領域を限定する。前記メインセルアレイ領域内に前記セル活性領域の上部を横切る複数の平行なメイン制御ゲート電極が配置される。前記メイン制御ゲート電極は、前記第１ダミーセルアレイ領域に隣接した第１最外郭メイン制御ゲート電極及び前記第２ダミーセルアレイ領域に隣接した第２最外郭メイン制御ゲート電極を備える。前記第１及び第２ダミーセルアレイ領域内に前記セル活性領域の上部を横切るダミー制御ゲート電極が配置される。前記ダミー制御ゲート電極は前記第１最外郭メイン制御ゲート電極に隣接した第１内部ダミー制御ゲート電極及び前記第２最外郭メイン制御ゲート電極に隣接した第２内部ダミー制御ゲート電極を備える。前記メイン制御ゲート電極及び前記ダミー制御ゲート電極を有する集積回路基板は層間絶縁膜で覆われる。前記層間絶縁膜の下部、または上部に局部配線が配置される。前記局部配線は、前記ダミー制御ゲート電極のうち少なくとも前記第１及び第２内部ダミー制御ゲート電極をそれぞれ前記第１及び第２最外郭メイン制御ゲート電極に電気的に接続させる。

本発明の一実施例で、前記局部配線は、前記ダミー制御ゲート電極のうち少なくとも前記第１及び第２内部ダミー制御ゲート電極の端部（ｅｎｄｓ）から延長されて前記第１及び第２最外郭メイン制御ゲート電極の端部にそれぞれ接触する。この場合に、前記局部配線は、前記ダミー制御ゲート電極及び前記メイン制御ゲート電極と同様な物質膜である。従って、前記局部配線は前記層間絶縁膜の下部に位置する。

本発明の他の実施例で、前記局部配線は、前記層間絶縁膜上に配置され得る。この場合に、前記局部配線は前記層間絶縁膜を貫通するコンタクトホールを通じて前記ダミー制御ゲート電極のうち少なくとも前記第１及び第２内部ダミー制御ゲート電極の端部をそれぞれ前記第１及び第２最外郭メイン制御ゲート電極の端部に電気的に接続させる。

本発明の実施例によると、集積回路基板のＰウェル領域に形成されたメインセル及びダミーセルを有するフラッシュメモリ素子の消去動作において、前記メインセルに隣接したダミーワードライン（ダミー制御ゲート電極）に前記Ｐウェル領域に印加される電圧よりも低い消去電圧を印加する。その結果、前記メインセルのうち最外郭メインセルの消去不良を改善することができる。即ち、前記すべてのメインセルの消去スレッショルド電圧均一度を向上させることができる。

以下、添付した図面を参照して本発明の好ましい実施例を詳しく説明する。但し、本発明はここで説明する実施例に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施例は開示された内容が徹底で、かつ完全であるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。図面において、層及び領域の厚みは明確性を期するために誇張されたものである。明細書全体にかけて同一の参照番号は同一の構成要素を示す。

図３は本発明の実施例に係るＮＯＲ型フラッシュメモリ素子の消去方法を説明するためにセルアレイ領域の一部を示す断面図である。図３において、参照符号「Ｍ１」で表示した領域はメインセルアレイ領域を示し、参照符号「ＤＡ１」及び「ＤＢ１」で表示された領域はそれぞれ前記メインセルアレイ領域Ｍ１の両サイドに配置された第１ダミーセルアレイ領域及び第２ダミーセルアレイ領域を示す。

図３を参照すると、前記メインセルアレイ領域Ｍ１及び前記ダミーセルアレイ領域ＤＡ１，ＤＢ１内の集積回路基板５１内にＰウェル領域５３が配置される。前記集積回路基板５１は、シリコン基板のような半導体基板である場合もある。前記Ｐウェル領域５３を有する基板の所定領域に素子分離膜（図示せず）が配置される。前記素子分離膜は前記メインセルアレイ領域Ｍ１内に複数の平行なセル活性領域を限定し、前記セル活性領域は前記第１及び第２ダミーセルアレイ領域ＤＡ１，ＤＢ１内に延長される。前記メインセルアレイ領域Ｍ１内に複数の平行なメインゲートパターン、即ちｎ個の平行なメインゲートパターンＭＧ１，…，ＭＧｎが配置される。前記メインゲートパターンＭＧ１，…，ＭＧｎは前記セル活性領域の上部を横切るように配置される。

前記メインゲートパターンＭＧ１，…，ＭＧｎのそれぞれは前記セル活性領域及びその間の素子分離膜の上部を横切るメインワードラインＭＷＬ、前記メインワードラインＭＷＬと前記セル活性領域との間に介在されたメイン浮遊ゲートＭＦＧ、前記メイン浮遊ゲートＭＦＧと前記メインワードラインＭＷＬとの間に介在されたゲート層間絶縁膜５７、及び前記メイン浮遊ゲートＭＦＧと前記セル活性領域との間に介在されたトンネル絶縁膜５５ａを含む。前記メインワードラインＭＷＬはメイン制御ゲート電極に該当する。前記メインゲートパターンＭＧ１，…，ＭＧｎは、前記第１ダミーセルアレイ領域ＤＡ１に隣接した第１メインゲートパターンＭＧ１及び前記第２ダミーセルアレイ領域ＤＢ１に隣接したｎ番目ｎ^ｔｈメインゲートパターンＭＧｎを含む。前記第１メインゲートパターンＭＧ１の前記メインワードラインＭＷＬは、第１最外郭メイン制御ゲート電極（ａ ｆｉｒｓｔ ｏｕｔｅｒｍｏｓｔ ｍａｉｎ ｃｏｎｔｒｏｌ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）と称することができ、前記ｎ番目メインゲートパターンＭＧｎの前記メインワードラインＭＷＬは、第２最外郭メイン制御ゲート電極（ａ ｓｅｃｏｎｄ ｏｕｔｅｒ ｍｏｓｔ ｍａｉｎ ｃｏｎｔｒｏｌ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）と称することができる。

さらに、前記第１及び第２ダミーセルアレイ領域ＤＡ１，ＤＢ１内にそれぞれ第１及び第２グループのダミーゲートパターンが配置される。前記第１及び第２グループのダミーゲートパターンは前記メインゲートパターンＭＧ１，…，ＭＧｎに平行になるよう配置される。本実施例で、前記第１グループのダミーゲートパターンは、図３に示すように一組のダミーゲートパターン、即ち第１及び第２ダミーゲートパターンＤＧ１，ＤＧ２で構成され、前記第２グループのダミーゲートパターンも一組のダミーゲートパターン、即ち第３及び第４ダミーゲートパターンＤＧ３，ＤＧ４で構成される。しかし、本発明は本実施例に限定されず他の形態に変形することも可能である。例えば、前記第１及び第２グループのダミーゲートパターンのそれぞれは少なくとも一つのダミーゲートパターンで構成することができる。即ち、前記第１及び第２グループのダミーゲートパターンのそれぞれは一つのダミーゲートパターン、または少なくとも三つのダミーゲートパターンを含むことができる。

前記ダミーゲートパターンＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４のそれぞれは前記セル活性領域の上部を横切るダミーワードラインＤＷＬと共に、前記ダミーワードラインＤＷＬと前記セル活性領域との間に介在されたダミー浮遊ゲートＤＦＧを含む。さらに、前記ゲート層間絶縁膜５７がダミー浮遊ゲートＤＦＧと前記ダミーワードラインＤＷＬとの間に介在され、前記トンネル絶縁膜５５ａが前記ダミー浮遊ゲートＤＦＧと前記セル活性領域との間に介在される。前記トンネル絶縁膜５５ａは熱酸化膜でもある。前記第１ないし第４ダミーゲートパターンＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４のうち前記第２及び第３ダミーゲートパターンＤＧ２，ＤＧ３は前記メインセルアレイ領域Ｍ１に隣接するように配置される。前記ダミーワードラインＤＷＬはダミー制御ゲート電極に該当する。これにより、前記第２及び第３ダミーゲートパターンＤＧ２，ＤＧ３の前記ダミー制御ゲート電極は、それぞれ第１内部（ｉｎｎｅｒ）ダミー制御ゲート電極及び第２内部ダミー制御ゲート電極と称することができる。

前記セル活性領域のそれぞれにおいて、前記メインゲートパターンＭＧ１，…，ＭＧｎ間の前記セル活性領域にソース領域Ｓ及びドレイン領域Ｄが交互に（ａｌｔｅｒｎａｔｅｌｙ）形成される。例えば、前記第１及び第２メインゲートパターンＭＧ１，ＭＧ２間の前記セル活性領域に前記ドレイン領域Ｄが形成され、前記第２及び第３メインゲートパターンＭＧ２，ＭＧ３間の前記セル活性領域に前記ソース領域Ｓが形成される。この場合、前記第１メインゲートパターンＭＧ１と前記セル活性領域とが交わる領域に形成されるメインセルを動作させるために、前記第２ダミーゲートパターンＤＧ２と前記第１メインゲートパターンＭＧ１との間の前記セル活性領域に前記ソース領域Ｓが形成される。これと同様に、前記ｎ番目メインゲートパターンＭＧｎと前記第３ダミーゲートパターンＤＧ３との間の前記セル活性領域に前記ソース領域Ｓが形成される。結果的に、前記メインゲートパターンＭＧ１，ＭＧ２，…，ＭＧｎと前記セル活性領域とが交わる領域にメインセルが形成される。

前記ソース／ドレイン領域Ｓ，Ｄ及び前記ゲートパターンを有する基板は層間絶縁膜５９で覆われる。前記層間絶縁膜上に複数の平行なビットライン６１が配置される。前記ビットライン６１は、前記セル活性領域と重なるように配置されて前記ゲートパターンの上部を横切る。前記ビットライン６１のそれぞれは図３に示されたように前記層間絶縁膜５９を貫通するビットラインコンタクトホール５９ａを通じて前記ドレイン領域Ｄに電気的に接続される。また、前記ソース領域Ｓは共通ソースライン（図示せず）を通じて電気的に連結される。

次に、図３に示されたＮＯＲ型フラッシュメモリ素子を参照して本発明による消去方法を説明する。

本発明に係るフラッシュメモリ素子の消去動作は、前記メインワードラインＭＷＬ、即ちメイン制御ゲート電極に第１消去電圧（ａ ｆｉｒｓｔ ｅｒａｓｕｒｅ ｖｏｌｔａｇｅ）Ｖ_ｅ１を印加し、前記集積回路基板、即ち前記Ｐウェル領域５３に前記第１消去電圧Ｖ_ｅ１よりも高い第２消去電圧Ｖ_ｅ２を印加し、少なくとも前記第１及び第２内部ダミー制御ゲート電極（即ち、前記第２及び第３ダミーゲートパターンＤＧ２，ＤＧ３のダミーワードライン）に前記第２消去電圧Ｖ_ｅ２よりも低い第３消去電圧Ｖ_ｅ３を印加することによって実施することができる。前記第１消去電圧Ｖ_ｅ１は、負の電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）でもある。例えば、前記第１消去電圧Ｖ_ｅ１は−７ボルトでもある。また、前記第２消去電圧Ｖ_ｅ２は正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）でもある。例えば、前記第２消去電圧Ｖ_ｅ２は＋９ボルトでもある。さらに、前記第３消去電圧Ｖ_ｅ３は前記第１消去電圧Ｖ_ｅ１と同一であるか、または前記第１消去電圧と前記第２消去電圧との間の電圧でもある。前記第３消去電圧Ｖ_ｅ３は、図３に示されたように前記ダミーワードラインＤＷＬのすべてに印加することができる。

前述した消去動作の間に前記第２ないしｎ−１番目のメインゲートパターンＭＧ２，…，ＭＧ_ｎ−１を共有するメインセルは、前記Ｐウェル領域５３と前記メイン浮遊ゲートＭＦＧとの間の電界に起因するＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング現象によって正常的に消去される。さらに、前記最外郭メインゲートパターンＭＧ１，ＭＧｎを共有する最外郭メインセルは、前記第２消去電圧Ｖ_ｅ２よりも低い前記第３消去電圧Ｖ_ｅ３に起因して著しく改善された消去特性（ｅｒａｓｕｒｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示す。

前述した実施例による消去動作を、図４を参照してさらに詳しく説明する。

図４は、図３に示す前記ｎ番目のメインゲートパターンＭＧｎを共有する最外郭メインセルのカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）を説明するための等価回路図を含む断面図である。

図４を参照すると、前記ｎ番目のメインゲートパターンＭＧｎのメインワードラインＭＷＬとメイン浮遊ゲートＭＦＧとの間に第１キャパシターＣｉが存在する。また、前記メイン浮遊ゲートＭＦＧと前記Ｐウェル領域５３との間に第２キャパシターＣｔが存在する。結果的に、前記第１及び第２キャパシターＣｉ，Ｃｔは直列に連結される。前記第１キャパシターＣｉは前記ゲート層間絶縁膜５７に起因するキャパシターであり、前記第２キャパシターＣｔは前記トンネル絶縁膜５５ａに起因するキャパシターである。これと同様に、前記最外郭メインセルに隣接したダミーセルもやはり寄生キャパシターを含む。即ち、前記第３ダミーゲートパターンＤＧ３のダミーワードラインＤＷＬとダミー浮遊ゲートＤＦＧとの間に前記第１キャパシターＣｉと同様な寄生キャパシターが存在し、前記ダミー浮遊ゲートＤＦＧと前記Ｐウェル領域５３との間に前記第２キャパシターＣｔと同様な寄生キャパシターが存在する。さらに、前記メイン浮遊ゲートＭＦＧと前記ダミー浮遊ゲートＤＦＧとの間に浮遊ゲートキャパシターＣ_ＦＧが存在し、前記メイン浮遊ゲートＭＦＧと、これと隣接した前記ビットライン６１との間にビットラインキャパシターＣｂが存在する。

図３を参照して説明したように、本発明による消去動作の間に前記ｎ番目のメインゲートパターンＭＧｎのメインワードラインＭＷＬには前記第１消去電圧Ｖ_ｅ１が印加され、前記Ｐウェル領域５３には前記第２消去電圧Ｖ_ｅ２が印加され、前記第３ダミーゲートパターンＤＧ３のダミーワードラインＤＷＬには前記第３消去電圧Ｖ_ｅ３が印加される。この場合、前記ｎ番目のメインゲートパターン（即ち前記最外郭メインゲートパターン）ＭＧｎの前記メイン浮遊ゲートＭＦＧに有機される浮遊ゲート電圧Ｖ_ＦＧは次の数式２によって表すことができる。

前記数式２で、「Ｒｆ」、「Ｒｉａ」、「Ｒｔａ」及び「Ｖａ」はそれぞれ次の数式３ないし数式６によって表すことができる。

また、前記数式６で、「Ｒｉｂ」及び「Ｒｔｂ」はそれぞれ次の数式７及び数式８によって表すことができる。

前記数式３，４，５，７及び８で、「Ｃ１」は図４に示された第１キャパシターＣｉのキャパシタンスを示し、「Ｃ２」は図４に示された第２キャパシターＣｔのキャパシタンスを示す。また、「Ｃ３」は図４に示された浮遊ゲートキャパシターＣ_ＦＧのキャパシタンスを示し、「Ｃ４」は図４に示されたビットラインキャパシターＣｂのキャパシタンスを示す。

前記数式２ないし数式８からわかるように、前記浮遊ゲート電圧Ｖ_ＦＧは前記第３消去電圧Ｖ_ｅ３によって変わることもある。例えば、前記第３消去電圧Ｖ_ｅ３が前記第２消去電圧Ｖ_ｅ２よりも低い場合、前記浮遊ゲート電圧Ｖ_ＦＧは前記第３消去電圧Ｖ_ｅ３が前記第２消去電圧Ｖ_ｅ２と同様な場合に当該する従来技術と比べて低くなる。即ち、前述の本発明によると、前記最外郭メインセルの前記メイン浮遊ゲートＭＦＧと前記Ｐウェル領域５３との間の電圧差が従来技術と比べて増加する。結果的に、前記最外郭メインセルの消去効率が改善される。これにより、前記メインセルアレイ領域Ｍ１内のすべてのメインセルが均一な消去スレッショルド電圧（ｕｎｉｆｏｒｍ ｅｒａｓｅｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を有するので、読み込みモードで使用することができる読み込み電圧（ｒｅａｄ ｖｏｌｔａｇｅ）の範囲を増加させることができる。即ち、読み込み不良（ｒｅａｄ ｆａｉｌ）を著しく改善することができる。

図５は、本発明に係る消去方法を適用するのに適したＮＯＲ型フラッシュメモリセル領域の一例を示す断面図である。図５において、参照符号「Ｍ２」、「ＤＡ２」及び「ＤＢ２」で表示された領域はそれぞれメインセルアレイ領域、第１ダミーセルアレイ領域及び第２ダミーセルアレイ領域を示す。

図５を参照すると、本実施例によるメインセルアレイ領域Ｍ２は、図３に示されたメインセルアレイ領域Ｍ１と同様な構造を有する。即ち、本実施例によるメインセルは、図３に示されたメインセルと同様な構造を有する。しかし、前記第１及び第２ダミーセルアレイ領域ＤＡ２，ＤＢ２は、図３のダミーゲートパターンＤＧ１，…，ＤＧ４と他のダミーゲートパターンＤＧ１′，…，ＤＧ４′を有する。具体的に、本実施例による前記ダミーゲートパターンＤＧ１′，…，ＤＧ４′のそれぞれは前記メインセルのトンネル絶縁膜５５ａ、即ちメイントンネル絶縁膜よりも厚いダミートンネル絶縁膜５５ｂを含む。これにより、前記メインセル内に貯蔵されたデータを消去させる間に、前記ダミーゲートパターンＤＧ１′，…，ＤＧ４′の前記ダミーワードラインＤＷＬに前記第２消去電圧Ｖ_ｅ２よりも低い第３消去電圧Ｖ_ｅ３が印加されるとしても、前記ダミーセルが過剰消去される（ｏｖｅｒ ｅｒａｓｅｄ）のを防ぐことができる。

前記ダミーセルの過剰消去（ｏｖｅｒ ｅｒａｓｕｒｅ）は、前記ダミーセルが前記メインセルをプログラムさせる間、常に不選択されるため発生することがある。即ち、前記ダミーセルには、常に消去条件（ｅｒａｓｉｎｇ ｃｏｎｄｉｔｉｏｎ）だけが適用されるため前記ダミーセルは過剰消去されることがある。前記ダミーセルが過剰消去されると、前記ダミー浮遊ゲートＤＦＧ内に正孔が注入されることがある。この場合、前記ダミー浮遊ゲートＤＦＧが不安定な電位を有することがある。前記ダミー浮遊ゲートＤＦＧの不安定な電位は、前記最外郭メインセルの誤動作（ｍａｌｆｕｎｃｔｉｏｎ）を引き起こすことがある。このような誤動作は前記最外郭メインセルの浮遊ゲートＭＦＧとこれに隣接したダミー浮遊ゲートＤＦＧとの間のカップリングキャパシター、即ち浮遊ゲートキャパシターＣＦＧに起因する。しかし、本実施例によると、前記ダミーセルのトンネル絶縁膜５５ｂが前記メイントンネル絶縁膜５５ａよりも厚いため前記ダミーセルの過剰消去（ｏｖｅｒ ｅｒａｓｕｒｅ）を著しく抑制することができる。その結果、前記最外郭メインセルが誤動作するのを防ぐことができる。

前記ダミートンネル絶縁膜５５ｂは、周辺回路領域（図示せず）内の高電圧モストランジスタのゲート絶縁膜と同様な物質膜でもある。これにより、前記高電圧ゲート絶縁膜が熱酸化膜である場合、前記ダミートンネル絶縁膜５５ｂもやはり熱酸化膜でもある。

図６は、本発明に係る消去方法を適用するのに適したＮＯＲ型フラッシュメモリセル領域の他の例を示す断面図である。図６において、参照符号「Ｍ３」、「ＤＡ３」及び「ＤＢ３」から表示された領域は、それぞれメインセルアレイ領域、第１ダミーセルアレイ領域及び第２ダミーセルアレイ領域を示す。

図６を参照すると、本実施例による前記メインセルアレイ領域Ｍ３は、図３のメインセルアレイ領域Ｍ１と同様な構造を有する。また、前記第１及び第２ダミーセルアレイ領域ＤＡ３，ＤＢ３もやはり図３の第１及び第２ダミーセルアレイ領域ＤＡ１，ＤＢ１と同様な構造を有する。しかし、本実施例は前記第１及び第２最外郭メイン制御ゲート電極（即ち、前記第１及びｎ番目メインゲートパターンＭＧ１，ＭＧｎのメインワードライン）をそれぞれ少なくとも前記第１及び第２内部ダミー制御ゲート電極（即ち、前記第２及び第３ダミーゲートパターンＤＧ２，ＤＧ３のダミーワードライン）に電気的に接続させる局部配線６０または６０ａを備えることを特徴とする。前記局部配線６０または６０ａは延長されて前記第１及び第２内部ダミー制御ゲート電極に隣接したすべてのダミー制御ゲート電極（即ち、前記第１及び第４ダミーゲートパターンＤＧ１，ＤＧ４のダミーワードライン）に電気的に連結され得る。

結果的に、少なくとも前記第１及び第２内部ダミー制御ゲート電極は、本発明による消去動作（ｅｒａｓｉｎｇ ｏｐｅｒａｔｉｏｎ）はもちろんプログラム動作（ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）の間、常に前記メイン制御ゲート電極と同様な電位（即ち、前記第１消去電圧Ｖ_ｅ１）を有する。これにより、前記ダミーセルのトンネル絶縁膜が図６に示されたように前記メインセルのトンネル絶縁膜５５ａと同様な厚みを有するにしても、前記ダミーセルが過剰消去されるのを防ぐことができる。

図７Ａは集積回路基板上に図６の局部配線６０を具現するのに適したレイアウトを示す平面図であり、図７Ｂは図７Ａの切断線Ｉ−Ｉ′に沿って示された断面図である。図７Ａ及び図７Ｂにおいて、参照番号「５４」で表示された領域は前述したセル活性領域に該当し、参照番号「５４ａ」で表示された領域は前記セル活性領域を限定する素子分離膜に該当する。

図７Ａ及び図７Ｂを参照すると、前記局部配線６０のうち一つは前記ｎ番目メインゲートパターンＭＧｎの前記メインワードライン（第２最外郭メイン制御ゲート電極）ＭＷＬの一端から延長されて前記第２最外郭メイン制御ゲート電極に隣接した第２グループのダミーゲートパターンＤＧ３，ＤＧ４のうち少なくとも前記第３ダミーゲートパターンＤＧ３のダミーワードライン（第２内部ダミー制御ゲート電極）ＤＷＬの一端に接触する。これと同様に、図には示されていないが、前記局部配線６０のうち他の一つは前記第１メインゲートパターンＭＧ１の前記メインワードライン（第１最外郭メイン制御ゲート電極）ＭＷＬの一端から延長されて前記第１最外郭メイン制御ゲート電極に隣接した第１グループのダミーゲートパターンＤＧ１，ＤＧ２のうち少なくとも前記第２ダミーゲートパターンＤＧ３のダミーワードライン（第１内部ダミー制御ゲート電極）ＤＷＬの一端に接触する。結果的に、前記局部配線６０は前記層間絶縁膜５９下で前記最外郭メイン制御ゲート電極を少なくとも前記内部ダミー制御ゲート電極に電気的に連結させる。この場合、前記局部配線６０は前記メインワードラインＭＷＬ及び前記ダミーワードラインＤＷＬと同様な物質膜からなる。

図８Ａは、集積回路基板上に図６の局部配線６０ａを具現するのに適したレイアウトを示す平面図であり、図８Ｂは図８Ａの切断線ＩＩ−ＩＩ′に沿って示された断面図である。

図８Ａ及び図８Ｂを参照すると、前記局部配線６０ａのうち一つは前記層間絶縁膜５９上に配置され、その両端はそれぞれ前記層間絶縁膜５９を貫通するコンタクトホール６３を通じて前記第２最外郭メイン制御ゲート電極の一端及び前記第２内部ダミー制御ゲート電極の一端に電気的に連結される。これと同様に、図には示されてないが、前記局部配線６０ａのうち他の一つもやはり前記層間絶縁膜５９上に配置され、その両端はそれぞれ前記層間絶縁膜５９を貫通する他のコンタクトホールを通じて前記第１最外郭メイン制御ゲート電極の一端及び前記第１内部ダミー制御ゲート電極の一端に電気的に連結される。この場合、前記局部配線６０ａは、前記ビットライン６１と同様な物質膜でもある。

図９は、本発明に係る消去方法を適用するのに適したＮＯＲ型フラッシュメモリセル領域のもう一つ他の例を示す断面図である。図９において、参照符号「Ｍ４」、「ＤＡ４」及び「ＤＢ４」で表示された領域はそれぞれメインセルアレイ領域、第１ダミーセルアレイ領域及び第２ダミーセルアレイ領域を示す。

図９を参照すると、本実施例による前記メインセルアレイ領域Ｍ４は、図５のメインセルアレイ領域Ｍ２と同様な構造を有する。また、前記第１及び第２ダミーセルアレイ領域ＤＡ４，ＤＢ４もやはり図５の第１及び第２ダミーセルアレイ領域ＤＡ２，ＤＢ２と同様な構造を有する。さらに、本実施例は図６、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂを参照して説明された局部配線６０または６０ａをさらに含む。結果的に、本実施例によると、前記ＮＯＲ型フラッシュメモリ素子の消去特性（ｅｒａｓｕｒｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）をさらに向上させることができる。即ち、前記メインセルの消去スレッショルド電圧（ｅｒａｓｅｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の均一度はもちろん、前記ダミーセルの過剰消去（ｏｖｅｒ ｅｒａｓｕｒｅ）による前記最外郭メインセルの誤動作を改善することができる。

図１０は、従来の消去方法及び本発明による消去方法を使用して消去されたＮＯＲ型フラッシュメモリセルのうち最外郭メインセルのスレッショルド電圧の測定結果を示したグラフである。図１０において、横軸は消去スレッショルド電圧（ｅｒａｓｅｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）Ｖ_ＴＥを示し、縦軸は累積分布率（ｃｕｍｕｌａｔｉｖｅ ｄｉｓｔｒｉｂｕｔｉｏｎ ｒａｔｅ）Ｒを示す。また、図１０において、曲線２１は従来の消去方法が適用された試料の消去スレッショルド電圧を示し、曲線２３，２５はそれぞれ本発明の第１及び第２実施例による消去方法が適用された試料の消去スレッショルド電圧を示す。ここで、前記曲線２１，２３，２５のそれぞれは１３０個の最外郭メインセルの消去スレッショルド電圧の累積分布率を示す。

従来の消去方法及び本発明による消去方法が適用されたＮＯＲ型フラッシュメモリ素子のメインセル及びダミーセルは８３Åのトンネル酸化膜及び１５５Åの等価酸化膜厚み（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を有するＯ／Ｎ／Ｏ膜を有するように製作された。また、従来の消去方法を実施するために、メインワードラインに−９ボルトの第１消去電圧を印加し、セルアレイ領域内のＰウェル領域及び前記メインワードラインの両サイドにそれぞれ配置された一組のダミーワードラインに＋７ボルトの第２消去電圧を印加した。前記第１及び第２消去電圧は１０ms（ｍｉｌｌｉｓｅｃｏｎｄ）の間に印加された。

一方、本発明の第１実施例による消去方法は、メインワードライン及びＰウェル領域にそれぞれ−９ボルトの第１消去電圧及び＋７ボルトの第２消去電圧を印加し、前記メインワードラインの両サイドに配置された一組のダミーワードラインに０ボルトの第３消去電圧を印加することによって成り得る。さらに、本発明の第２実施例による消去方法は、前記メインワードライン及びＰウェル領域にそれぞれ−９ボルトの第１消去電圧及び＋７ボルトの第２消去電圧を印加し、前記メインワードラインの両サイドに配置された前記一組のダミーワードラインに−９ボルトの第３消去電圧を印加することによって成り得る。前記第１及び第２実施例による消去動作もやはり１０msの間に実施された。

図１０を参照すると、従来の消去方法を使用して消去された最外郭メインセルは約２．１ボルトないし３．２ボルトの消去スレッショルド電圧を示した。これに対して、本発明の第１実施例による消去方法を使用して消去された最外郭メインセルは約１．９ボルトないし３ボルトの消去スレッショルド電圧を示した。また、本発明の第２実施例による消去方法を使用して消去された最外郭メインセルは、およそ１．６ボルトないし２．８ボルトの消去スレッショルド電圧を示した。

結果的に、本発明による消去方法は、従来の消去方法と比べて最外郭メインセルの消去特性を改善させることができた。

ダミーセルを有する従来のＮＯＲ型フラッシュメモリ素子及びその消去方法を説明するための断面図である。 図１に示された最外郭メインセル（ａｎ ｏｕｔｅｒｍｏｓｔ ｍａｉｎ ｃｅｌｌ）のカップリング比を説明するための等価回路図である。 本発明の実施例によるＮＯＲ型フラッシュメモリ素子の消去方法を説明するための断面図である。 図３に示された最外郭メインセルのカップリング比を説明するための等価回路図を含む断面図である。 本発明による消去方法を適用するために適したＮＯＲ型フラッシュメモリセル領域の一例を示す概略的な断面図である。 本発明による消去方法を適用するために適したＮＯＲ型フラッシュメモリセル領域の他の例を示す概略的な断面図である。 半導体基板上に図６に示された局部配線（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅｓ）を具現するために適したレイアウトの一例を示す平面図である。 図７Ａの切断線Ｉ−Ｉ′に沿って示す断面図である。 半導体基板上に図６に示された局部配線（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅｓ）を具現するために適したレイアウトの他の例を示す平面図である。 図８Ａの切断線ＩＩ−ＩＩ′に沿って示す断面図である。 本発明による消去方法を適用するために適したＮＯＲ型フラッシュメモリセル領域のまた他の例を示す概略的な断面図である。 従来の消去方法及び本発明による消去方法を使用して消去された最外郭メインセルのスレッショルド電圧の測定結果を示すグラフである。

符号の説明

５１ 集積回路基板
５５ａ メイントンネル絶縁膜
５５ｂ ダミートンネル絶縁膜
５７ ゲート層間絶縁膜
ＭＷＬ メイン制御ゲート電極
ＭＧ１，…，ＭＧｎ メインゲートパターン
ＤＷＬ ダミー制御ゲート電極
ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４ ダミーゲートパターン

Claims (7)

1. メインセルアレイ領域内の複数の平行なメイン制御ゲート電極に第１消去電圧を印加する段階と、
   前記メインセルアレイ領域内の集積回路基板のＰウェル領域に前記第１消去電圧よりも高い第２消去電圧を印加する段階と、
   平行な前記メイン制御ゲート電極に直行する方向の前記メインセルアレイ領域の両サイドに、それぞれ配置された第１及び第２内部ダミー制御ゲート電極に前記第２消去電圧よりも低い第３消去電圧を印加する段階と、を含み、
   前記第１消去電圧は負の電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ） であり、前記第２消去電圧は正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）であり、前記第３消去電圧は負の電圧であり、
   前記第３消去電圧は、前記第１消去電圧よりも高いことを特徴とする集積回路メモリ素子の消去方法。
2. 前記第１消去電圧は−７ボルトであり、前記第２消去電圧は＋９ボルトであることを特徴とする請求項１に記載の集積回路メモリ素子の消去方法。
3. 前記第３消去電圧は−７ボルトよりも高く、０ボルト（接地電圧）よりも低いことを特徴とする請求項２に記載の集積回路メモリ素子の消去方法。
4. メインセルアレイ領域及び該メインセルアレイ領域に設けられた複数の平行なメイン制御ゲート電極に直行する方向の前記メインセルアレイ領域の両サイドにそれぞれ位置する第１及び第２ダミーセルアレイ領域で構成されるセルアレイ領域を有する集積回路基板に形成されて、前記第１及び第２ダミーセルアレイ領域は前記メイン制御ゲート電極と平行なダミー制御ゲート電極を備え、
   前記メイン制御ゲート電極は前記第１ダミーセルアレイ領域に隣接する第１最外郭（ｏｕｔｅｒｍｏｓｔ）メイン制御ゲート電極及び前記第２ダミーセルアレイ領域に隣接する第２最外郭メイン制御ゲート電極を備え、前記第１及び第２ダミーセルアレイ領域はそれぞれ前記第１最外郭メイン制御ゲート電極に隣接する第１内部（ｉｎｎｅｒ）ダミー制御ゲート電極及び前記第２最外郭メイン制御ゲート電極に隣接する第２内部ダミー制御ゲート電極を備えるフラッシュメモリ素子の消去方法において、前記消去方法は、
   前記メイン消去ゲート電極に第１消去電圧を印加する段階と、
   前記セルアレイ領域内の前記集積回路基板のＰウェル領域に前記第１消去電圧よりも高い第２消去電圧を印加する段階と、
   前記第１及び第２内部ダミー制御ゲート電極に前記第２消去電圧よりも低い第３消去電圧を印加する段階と、を含み、
   前記第１消去電圧は負の電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ） であり、前記第２消去電圧は正の電圧（ｐｏｓｉｔｉｖｅ ｖｏｌｔａｇｅ）であり、前記第３消去電圧は負の電圧であり、
   前記第３消去電圧は、前記第１消去電圧よりも高いことを特徴とするフラッシュメモリ素子の消去方法。
5. 前記第１消去電圧は−７ボルトであり、前記第２消去電圧は＋９ボルトであることを特徴とする請求項４に記載のフラッシュメモリ素子の消去方法。
6. 前記第３消去電圧は−７ボルトよりも高く、０ボルトよりも低いことを特徴とする請求項５に記載のフラッシュメモリ素子の消去方法。
7. 前記第３消去電圧は、前記第１及び第２ダミーセルアレイ領域内の全てのダミー制御ゲート電極に印加されることを特徴とする請求項４ないし請求項６の何れか１項に記載のフラッシュメモリ素子の消去方法。

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