JP2000068483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリセルアレイのサイズを増大させること
なく、ビットセレクトトランジスタの駆動能力を向上さ
せる。 【解決手段】 第１及び第２副ビット線６ａ、６ｂを、
ビット線方向（Ｙ）に沿って互いに逆方向に延長して、
各々独立に制御可能な第１及び第２ビットセレクトトラ
ンジスタ８ａ、８ｂを介して１つの主ビット線４に接続
するように構成して、同第１及び第２ビットセレクトト
ランジスタ８ａ、８ｂをビット線方向（Ｙ）に隣接させ
ないでずらして配置する。
なく、ビットセレクトトランジスタの駆動能力を向上さ
せる。 【解決手段】 第１及び第２副ビット線６ａ、６ｂを、
ビット線方向（Ｙ）に沿って互いに逆方向に延長して、
各々独立に制御可能な第１及び第２ビットセレクトトラ
ンジスタ８ａ、８ｂを介して１つの主ビット線４に接続
するように構成して、同第１及び第２ビットセレクトト
ランジスタ８ａ、８ｂをビット線方向（Ｙ）に隣接させ
ないでずらして配置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、詳しくは、電源をオフしても記憶情報が保持さ
れる不揮発性の半導体記憶装置に関する。
に係り、詳しくは、電源をオフしても記憶情報が保持さ
れる不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は大別して、電源をオフ
すると記憶情報が消えてしまう、いわゆる揮発性メモリ
と、電源をオフしても記憶情報が保持される、いわゆる
不揮発性メモリとに二分される。前者はＲＡＭ(Random
Access Memory)として知られている一方、後者はＲＯＭ
(Read Only Memory)として知られている。
すると記憶情報が消えてしまう、いわゆる揮発性メモリ
と、電源をオフしても記憶情報が保持される、いわゆる
不揮発性メモリとに二分される。前者はＲＡＭ(Random
Access Memory)として知られている一方、後者はＲＯＭ
(Read Only Memory)として知られている。
【０００３】同半導体記憶装置の中で、特にＲＯＭはそ
の不揮発性の特徴を生かして各種の情報処理装置に適用
されており、その中でも、一度書き込まれた情報を紫外
線を照射することにより消去して、再び電気的に書き込
みのできるＥＰＲＯＭ(Erasable and Programmable RO
M)、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるＥＥＰＲＯＭ(Electrically Erasable
and Programmable ROM)が広く用いられている。さら
に、同ＥＥＰＲＯＭで、情報の一括消去・バイト書き込
みのできるタイプのものは、フラッシュメモリとして知
られていて、従来の記憶媒体の代表であるフロッピデス
ク、ハードデスクなどに代わり得るものとして注目され
ている。
の不揮発性の特徴を生かして各種の情報処理装置に適用
されており、その中でも、一度書き込まれた情報を紫外
線を照射することにより消去して、再び電気的に書き込
みのできるＥＰＲＯＭ(Erasable and Programmable RO
M)、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるＥＥＰＲＯＭ(Electrically Erasable
and Programmable ROM)が広く用いられている。さら
に、同ＥＥＰＲＯＭで、情報の一括消去・バイト書き込
みのできるタイプのものは、フラッシュメモリとして知
られていて、従来の記憶媒体の代表であるフロッピデス
ク、ハードデスクなどに代わり得るものとして注目され
ている。
【０００４】上述したような不揮発性の半導体記憶装置
は、ＭＩＳ(Metal Insulator Semiconductor)型構造を
有していて、金属からなるゲートは、絶縁膜に埋め込ま
れたフローティング（浮遊）ゲートと同フローティング
ゲートの上方の絶縁体上に配置されたコントロール（制
御）ゲートとから構成された積層構造になっている。そ
して、半導体記憶装置に情報を記憶するときは、コント
ロールゲートとソースとの間に略１２Ｖの比較的高い正
電圧を印加するとともに、ソースとドレインとの間にそ
の半分程度の略６Ｖの正電圧を印加することにより、ソ
ースからドレインに向かう電子にホットエレクトロンを
発生させて、フローティングゲート直下の薄い絶縁膜に
よるＦ−Ｎ（Fowlor Nordheim）トンネル機構を利用し
て、同ホットエレクトロンをフローティングゲートに注
入させてチャージするようにしている。
は、ＭＩＳ(Metal Insulator Semiconductor)型構造を
有していて、金属からなるゲートは、絶縁膜に埋め込ま
れたフローティング（浮遊）ゲートと同フローティング
ゲートの上方の絶縁体上に配置されたコントロール（制
御）ゲートとから構成された積層構造になっている。そ
して、半導体記憶装置に情報を記憶するときは、コント
ロールゲートとソースとの間に略１２Ｖの比較的高い正
電圧を印加するとともに、ソースとドレインとの間にそ
の半分程度の略６Ｖの正電圧を印加することにより、ソ
ースからドレインに向かう電子にホットエレクトロンを
発生させて、フローティングゲート直下の薄い絶縁膜に
よるＦ−Ｎ（Fowlor Nordheim）トンネル機構を利用し
て、同ホットエレクトロンをフローティングゲートに注
入させてチャージするようにしている。
【０００５】一方、記憶情報を消去するときは、Ｆ−Ｎ
トンネル機構を利用して、フローティングゲートのエレ
クトロンをディスチャージさせて行っている。具体的に
は、コントロールゲートを接地するか、又は略−８Ｖに
負バイアスするとともに、ソースを１２〜８Ｖに正バイ
アスするソース消去により行われる。あるいは、コント
ロールゲートを負バイアスするとともに、半導体基板を
正バイアスするチャネル消去により行われる。
トンネル機構を利用して、フローティングゲートのエレ
クトロンをディスチャージさせて行っている。具体的に
は、コントロールゲートを接地するか、又は略−８Ｖに
負バイアスするとともに、ソースを１２〜８Ｖに正バイ
アスするソース消去により行われる。あるいは、コント
ロールゲートを負バイアスするとともに、半導体基板を
正バイアスするチャネル消去により行われる。
【０００６】従って、フローティングゲートにおけるエ
レクトロンの有無により、ＭＩＳ型トランジスタのしき
い値電圧が異なってくるので、同しきい値電圧の変化量
を検出することにより、情報を読み出すことができる。
レクトロンの有無により、ＭＩＳ型トランジスタのしき
い値電圧が異なってくるので、同しきい値電圧の変化量
を検出することにより、情報を読み出すことができる。
【０００７】図６は、従来の半導体記憶装置の概略的な
レイアウトの一例を示す上面図である。同半導体記憶装
置は、複数のメモリセル５１（ＭＣ）を有する破線で囲
まれた単位ユニット５２が、ワード線方向（Ｘ）及びビ
ット線方向（Ｙ）にマトリクス状に複数配置されてい
る。
レイアウトの一例を示す上面図である。同半導体記憶装
置は、複数のメモリセル５１（ＭＣ）を有する破線で囲
まれた単位ユニット５２が、ワード線方向（Ｘ）及びビ
ット線方向（Ｙ）にマトリクス状に複数配置されてい
る。
【０００８】ここで、メモリセル５１はフローティング
ゲート及びコントロールゲートを備えた不揮発性のＭＩ
Ｓ型構造を有している。５３ａ（ＭＳＬ１）は第１主ソ
ース線、５３ｂ（ＭＳＬ２）は第２主ソース線、５４ａ
（ＭＢＬ１）は第１主ビット線、５４ｂ（ＭＢＬ２）は
第２主ビット線、５５ａ（ＳＳＬ１）は第１副ソース
線、５５ｂ（ＳＳＬ２）は第２副ソース線、５６ａ（Ｓ
ＢＬ１）は第１副ビット線、５６ｂ（ＳＢＬ２）は第２
副ビット線、５７ａ（ＴＳＳ１）は第１ソースセレクト
トランジスタ、５７ｂ（ＴＳＳ２）は第２ソースセレク
トトランジスタ、５８ａ（ＴＳＢ１）は第１ビットセレ
クトトランジスタ、５８ｂ（ＴＳＢ２）は第２ビットセ
レクトトランジスタ、５９ａ（ＣＳ１）は第１ソースコ
ンタクト、５９ｂ（ＣＳ２）は第２ソースコンタクト、
６０ａ（ＣＢ１）は第１ビットコンタクト、６０ｂ（Ｃ
Ｂ２）は第２ビットコンタクトである。
ゲート及びコントロールゲートを備えた不揮発性のＭＩ
Ｓ型構造を有している。５３ａ（ＭＳＬ１）は第１主ソ
ース線、５３ｂ（ＭＳＬ２）は第２主ソース線、５４ａ
（ＭＢＬ１）は第１主ビット線、５４ｂ（ＭＢＬ２）は
第２主ビット線、５５ａ（ＳＳＬ１）は第１副ソース
線、５５ｂ（ＳＳＬ２）は第２副ソース線、５６ａ（Ｓ
ＢＬ１）は第１副ビット線、５６ｂ（ＳＢＬ２）は第２
副ビット線、５７ａ（ＴＳＳ１）は第１ソースセレクト
トランジスタ、５７ｂ（ＴＳＳ２）は第２ソースセレク
トトランジスタ、５８ａ（ＴＳＢ１）は第１ビットセレ
クトトランジスタ、５８ｂ（ＴＳＢ２）は第２ビットセ
レクトトランジスタ、５９ａ（ＣＳ１）は第１ソースコ
ンタクト、５９ｂ（ＣＳ２）は第２ソースコンタクト、
６０ａ（ＣＢ１）は第１ビットコンタクト、６０ｂ（Ｃ
Ｂ２）は第２ビットコンタクトである。
【０００９】第１及び第２主ソース線５３ａ、５３ｂ、
第１及び第２主ビット線５４ａ、５４ｂはアルミニウム
などの金属配線で構成されている。また、第１及び第２
副ソース線５５ａ、５５ｂ、第１及び第２副ビット線５
６ａ、５６ｂは、半導体基板に形成された拡散層で構成
されている。第１及び第２ソースセレクトトランジスタ
５７ａ、５７ｂ、第１及び第２ビットセレクトトランジ
スタ５８ａ、５８ｂは、通常のＭＩＳ型トランジスタで
構成されている。また、第１及び第２ソースコンタクト
５９ａ、５９ｂ、第１及び第２ビットコンタクト６０
ａ、６０ｂは、絶縁膜に開口されたコンタクトホールに
形成されて、金属配線と拡散層とを接続している。
第１及び第２主ビット線５４ａ、５４ｂはアルミニウム
などの金属配線で構成されている。また、第１及び第２
副ソース線５５ａ、５５ｂ、第１及び第２副ビット線５
６ａ、５６ｂは、半導体基板に形成された拡散層で構成
されている。第１及び第２ソースセレクトトランジスタ
５７ａ、５７ｂ、第１及び第２ビットセレクトトランジ
スタ５８ａ、５８ｂは、通常のＭＩＳ型トランジスタで
構成されている。また、第１及び第２ソースコンタクト
５９ａ、５９ｂ、第１及び第２ビットコンタクト６０
ａ、６０ｂは、絶縁膜に開口されたコンタクトホールに
形成されて、金属配線と拡散層とを接続している。
【００１０】第１及び第２ソースセレクトトランジスタ
５７ａ、５７ｂは、第１及び第２副ソース線５５ａ、５
５ｂを独立に制御して、情報の書き込み、消去及び読み
出しを行い、同様にして第１及び第２ビットセレクトト
ランジスタ５８ａ、５８ｂは、第１及び第２副ビット線
５６ａ、５６ｂを独立に制御して、情報の書き込み、消
去及び読み出しを行うようになっている。
５７ａ、５７ｂは、第１及び第２副ソース線５５ａ、５
５ｂを独立に制御して、情報の書き込み、消去及び読み
出しを行い、同様にして第１及び第２ビットセレクトト
ランジスタ５８ａ、５８ｂは、第１及び第２副ビット線
５６ａ、５６ｂを独立に制御して、情報の書き込み、消
去及び読み出しを行うようになっている。
【００１１】図６から明らかなように、従来の半導体記
憶装置の単位ユニット５２は、第１副ソース線５５ａと
第１副ビット線５６ａとの間に複数のメモリセル５１が
並列接続されるとともに、第２副ソース線５５ｂと第２
副ビット線５６ｂとの間に複数のメモリセル５１が並列
接続された二組のメモリセル群が、第１及び第２副ビッ
ト線５６ａ、５６ｂが分離領域６１を挟んで配置されて
いる。ここで、第１及び第２副ビット線５６ａ、５６ｂ
はビット線方向（Ｙ）に沿って一方向（この例では下方
向）に延長されて、第１及び第２ビットセレクトトラン
ジスタ５８ａ、５８ｂを介して、さらに各々第１及び第
２ビットコンタクト６０ａ、６０ｂを介して、第１及び
第２主ビット線５４ａ、５４ｂに接続されている。
憶装置の単位ユニット５２は、第１副ソース線５５ａと
第１副ビット線５６ａとの間に複数のメモリセル５１が
並列接続されるとともに、第２副ソース線５５ｂと第２
副ビット線５６ｂとの間に複数のメモリセル５１が並列
接続された二組のメモリセル群が、第１及び第２副ビッ
ト線５６ａ、５６ｂが分離領域６１を挟んで配置されて
いる。ここで、第１及び第２副ビット線５６ａ、５６ｂ
はビット線方向（Ｙ）に沿って一方向（この例では下方
向）に延長されて、第１及び第２ビットセレクトトラン
ジスタ５８ａ、５８ｂを介して、さらに各々第１及び第
２ビットコンタクト６０ａ、６０ｂを介して、第１及び
第２主ビット線５４ａ、５４ｂに接続されている。
【００１２】一方、第１及び第２副ソース線５５ａ、５
５ｂはビット線方向（Ｙ）に沿って他一方向（この例で
は上方向）に延長されて、第１及び第２ソースセレクト
トランジスタ５７ａ、５７ｂを介して、さらに各々第１
及び第２ソースコンタクト５９ａ、５９ｂを介して、第
１及び第２主ソース線５３ａ、５３ｂに接続されてい
る。そして、上述のような構成の単位ユニット５２が複
数用いられて、上下左右に鏡像配置されることにより、
メモリセルアレイが構成されている。
５ｂはビット線方向（Ｙ）に沿って他一方向（この例で
は上方向）に延長されて、第１及び第２ソースセレクト
トランジスタ５７ａ、５７ｂを介して、さらに各々第１
及び第２ソースコンタクト５９ａ、５９ｂを介して、第
１及び第２主ソース線５３ａ、５３ｂに接続されてい
る。そして、上述のような構成の単位ユニット５２が複
数用いられて、上下左右に鏡像配置されることにより、
メモリセルアレイが構成されている。
【００１３】ところで、図６の構成の従来半導体記憶装
置では、構成上第１及び第２ビットセレクトトランジス
タ５８ａ、５８ｂが隣接して配置されているので、同ト
ランジスタ５８ａ、５８ｂのサイズがスペース的に限ら
れてしまうことになる。それゆえ、同トランジスタ５８
ａ、５８ｂのサイズを大きくとれないため、同トランジ
スタ５８ａ、５８ｂの駆動能力を向上させるのが困難に
なる。
置では、構成上第１及び第２ビットセレクトトランジス
タ５８ａ、５８ｂが隣接して配置されているので、同ト
ランジスタ５８ａ、５８ｂのサイズがスペース的に限ら
れてしまうことになる。それゆえ、同トランジスタ５８
ａ、５８ｂのサイズを大きくとれないため、同トランジ
スタ５８ａ、５８ｂの駆動能力を向上させるのが困難に
なる。
【００１４】これは、すべての配線ピッチが最小設計基
準Ｆで描かれているとすると、設計ルール上、面積６Ｆ
内に２つのビットセレクトトランジスタ５８ａ、５８ｂ
を配置しなければならないという制約を受けることにな
る。また、駆動能力を向上させようとして同ビットセレ
クトトランジスタ５８ａ、５８ｂのサイズを大きくとる
と、単位ユニット５２の面積が大きくなって、メモリセ
ルアレイ全体のサイズが増大してしまう。また、従来の
半導体記憶装置では、第１及び第２副ソース線５５ａ、
５５ｂ、第１及び第２副ビット線５６ａ、５６ｂが金属
配線で構成されているので、同金属配線のピッチが厳し
くなるという欠点がある。
準Ｆで描かれているとすると、設計ルール上、面積６Ｆ
内に２つのビットセレクトトランジスタ５８ａ、５８ｂ
を配置しなければならないという制約を受けることにな
る。また、駆動能力を向上させようとして同ビットセレ
クトトランジスタ５８ａ、５８ｂのサイズを大きくとる
と、単位ユニット５２の面積が大きくなって、メモリセ
ルアレイ全体のサイズが増大してしまう。また、従来の
半導体記憶装置では、第１及び第２副ソース線５５ａ、
５５ｂ、第１及び第２副ビット線５６ａ、５６ｂが金属
配線で構成されているので、同金属配線のピッチが厳し
くなるという欠点がある。
【００１５】このため、上述の欠点を克服した半導体記
憶装置が、例えば特開平６−２８３７２１号公報に開示
されている。図７は、同公報に記載されている半導体記
憶装置の概略的なレイアウトの他の例を示す上面図、ま
た、図８は、同半導体記憶装置の配線パターンを示す上
面図である。同半導体記憶装置の構成が、図６のそれと
大きく異なるところは、第１及び第２主ソース線５３
ａ、５３ｂを不要にして、その代わりに第１及び第２副
ソース線５５ａ、５５ｂ（又は第１及び第２副ビット線
５６ａ、５６ｂ）の拡散層配線と略同様に、ワード線方
向（Ｘ）に主ソース線（ＭＳＬ）６２を配置するように
した点である。そして、同主ソース線６２は、アレイ端
で第１及び第２副ソース線５５ａ、５５ｂと接続するよ
うにしている。このような構成によれば、第１及び第２
主ソース線５３ａ、５３ｂを不要にしたことにより、そ
の分第１及び第２ビットセレクトトランジスタ５８ａ、
５８ｂを配置するスペースに余裕を持たせることができ
るようになるので、同トランジスタ５８ａ、５８ｂのサ
イズを大きくとれることになる。
憶装置が、例えば特開平６−２８３７２１号公報に開示
されている。図７は、同公報に記載されている半導体記
憶装置の概略的なレイアウトの他の例を示す上面図、ま
た、図８は、同半導体記憶装置の配線パターンを示す上
面図である。同半導体記憶装置の構成が、図６のそれと
大きく異なるところは、第１及び第２主ソース線５３
ａ、５３ｂを不要にして、その代わりに第１及び第２副
ソース線５５ａ、５５ｂ（又は第１及び第２副ビット線
５６ａ、５６ｂ）の拡散層配線と略同様に、ワード線方
向（Ｘ）に主ソース線（ＭＳＬ）６２を配置するように
した点である。そして、同主ソース線６２は、アレイ端
で第１及び第２副ソース線５５ａ、５５ｂと接続するよ
うにしている。このような構成によれば、第１及び第２
主ソース線５３ａ、５３ｂを不要にしたことにより、そ
の分第１及び第２ビットセレクトトランジスタ５８ａ、
５８ｂを配置するスペースに余裕を持たせることができ
るようになるので、同トランジスタ５８ａ、５８ｂのサ
イズを大きくとれることになる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記公
報記載の従来装置では、第１及び第２副ビット線の抵抗
が高くなっているので、第１及び第２副ソース線の電位
の揺れが大きくなる、という問題がある。すなわち、第
１及び第２副ビット線５６ａ、５６ｂは一般に拡散層配
線で構成されているので、その性質上抵抗が高くなって
いる。それゆえ、この影響で第１及び第２副ソース線５
５ａ、５５ｂの電位の揺れが避けられなくなる。この結
果、半導体記憶装置に対して情報の書き込み、消去及び
読み出しを行うとき、動作が正確に行われなくなる場合
が生ずるので、半導体記憶装置の信頼性が低下するよう
になる。
報記載の従来装置では、第１及び第２副ビット線の抵抗
が高くなっているので、第１及び第２副ソース線の電位
の揺れが大きくなる、という問題がある。すなわち、第
１及び第２副ビット線５６ａ、５６ｂは一般に拡散層配
線で構成されているので、その性質上抵抗が高くなって
いる。それゆえ、この影響で第１及び第２副ソース線５
５ａ、５５ｂの電位の揺れが避けられなくなる。この結
果、半導体記憶装置に対して情報の書き込み、消去及び
読み出しを行うとき、動作が正確に行われなくなる場合
が生ずるので、半導体記憶装置の信頼性が低下するよう
になる。
【００１７】この発明は、上述の事情に鑑みてなされた
もので、メモリセルアレイのサイズを増大させることな
く、ビットセレクトトランジスタの駆動能力を向上させ
ることができるようにした半導体記憶装置を提供するこ
とを目的としている。
もので、メモリセルアレイのサイズを増大させることな
く、ビットセレクトトランジスタの駆動能力を向上させ
ることができるようにした半導体記憶装置を提供するこ
とを目的としている。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、主ビット線の両側に第１及
び第２主ソース線が配置され、該第１及び第２主ソース
線と各々接続される第１及び第２副ソース線とともに上
記主ビット線と接続される第１及び第２副ビット線が配
置され、上記第１副ソース線と上記第１副ビット線との
間及び上記第２副ソース線と上記第２副ビット線との間
に各々複数のメモリセルが並列接続された二組のメモリ
セル群が、上記第１及び第２副ビット線が分離領域を挟
んで配置されている単位ユニットを有する半導体記憶装
置であって、上記第１副ビット線及び上記第２副ビット
線は、ビット線方向に沿って互いに逆方向に延長され
て、各々独立に制御可能な第１及び第２ビットセレクト
トランジスタを介して上記主ビット線に接続されている
ことを特徴としている。
に、請求項１記載の発明は、主ビット線の両側に第１及
び第２主ソース線が配置され、該第１及び第２主ソース
線と各々接続される第１及び第２副ソース線とともに上
記主ビット線と接続される第１及び第２副ビット線が配
置され、上記第１副ソース線と上記第１副ビット線との
間及び上記第２副ソース線と上記第２副ビット線との間
に各々複数のメモリセルが並列接続された二組のメモリ
セル群が、上記第１及び第２副ビット線が分離領域を挟
んで配置されている単位ユニットを有する半導体記憶装
置であって、上記第１副ビット線及び上記第２副ビット
線は、ビット線方向に沿って互いに逆方向に延長され
て、各々独立に制御可能な第１及び第２ビットセレクト
トランジスタを介して上記主ビット線に接続されている
ことを特徴としている。
【００１９】請求項２記載の発明は、請求項１記載の半
導体記憶装置に係り、上記第１及び第２副ビット線が、
各々上記第１及び第２ビットセレクトトランジスタに接
続された第１及び第２ビットコンタクトを介して、上記
主ビット線と接続されていることを特徴としている。
導体記憶装置に係り、上記第１及び第２副ビット線が、
各々上記第１及び第２ビットセレクトトランジスタに接
続された第１及び第２ビットコンタクトを介して、上記
主ビット線と接続されていることを特徴としている。
【００２０】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記第１及び第２副ソース
線が、各々ソースセレクトトランジスタを介さずに直接
に上記第１及び第２主ソース線と接続されていることを
特徴としている。
載の半導体記憶装置に係り、上記第１及び第２副ソース
線が、各々ソースセレクトトランジスタを介さずに直接
に上記第１及び第２主ソース線と接続されていることを
特徴としている。
【００２１】請求項４記載の発明は、請求項３記載の半
導体記憶装置に係り、上記第１及び第２副ソース線が、
上記主ビット線を中心にして各々単位ユニットの対極位
置において第１及び第２ソースコンタクトを介して、上
記第１及び第２主ソース線と接続されていることを特徴
としている。
導体記憶装置に係り、上記第１及び第２副ソース線が、
上記主ビット線を中心にして各々単位ユニットの対極位
置において第１及び第２ソースコンタクトを介して、上
記第１及び第２主ソース線と接続されていることを特徴
としている。
【００２２】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の半導体記憶装置に係り、上記
主ビット線、該主ビット線の両側に配置された第１及び
第２主ソース線が、いずれもが同時に形成された第１金
属配線からなることを特徴としている。
至４のいずれか１に記載の半導体記憶装置に係り、上記
主ビット線、該主ビット線の両側に配置された第１及び
第２主ソース線が、いずれもが同時に形成された第１金
属配線からなることを特徴としている。
【００２３】また、請求項６記載の発明は、請求項１乃
至４のいずれか１に記載の半導体記憶装置に係り、上記
第１及び第２主ソース線がともに同時に形成された第１
金属配線からなる一方、上記主ビット線が上記第１金属
配線の上部に形成された第２金属配線からなることを特
徴としている。
至４のいずれか１に記載の半導体記憶装置に係り、上記
第１及び第２主ソース線がともに同時に形成された第１
金属配線からなる一方、上記主ビット線が上記第１金属
配線の上部に形成された第２金属配線からなることを特
徴としている。
【００２４】また、請求項７記載の発明は、請求項１乃
至６のいずれか１に記載の半導体記憶装置に係り、上記
主ビット線、上記第１及び第２主ソース線がいずれもが
金属配線からなる一方、上記第１及び第２副ソース線、
上記第１及び第２副ビット線がいずれもが拡散層配線か
らなることを特徴としている。
至６のいずれか１に記載の半導体記憶装置に係り、上記
主ビット線、上記第１及び第２主ソース線がいずれもが
金属配線からなる一方、上記第１及び第２副ソース線、
上記第１及び第２副ビット線がいずれもが拡散層配線か
らなることを特徴としている。
【００２５】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載の半導体記憶装置に係り、上記
単位ユニットが複数、上下左右に鏡像配置されているこ
とを特徴としている。
至７のいずれか１に記載の半導体記憶装置に係り、上記
単位ユニットが複数、上下左右に鏡像配置されているこ
とを特徴としている。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である半
導体記憶装置の概略的なレイアウトを示す上面図であ
る。この例の半導体記憶装置は、複数のメモリセル１
（ＭＣ）を有する破線で囲まれた単位ユニット２が、ワ
ード線方向（Ｘ）及びビット線方向（Ｙ）にマトリクス
状に複数配置されている。ここで、メモリセル１はフロ
ーティングゲート及びコントロールゲートを備えた不揮
発性のＭＩＳ型構造を有している。３ａ（ＭＳＬ１）は
第１主ソース線、３ｂ（ＭＳＬ２）は第２主ソース線、
４（ＭＢＬ）は共通の主ビット線、５ａ（ＳＳＬ１）は
第１副ソース線、５ｂ（ＳＳＬ２）は第２副ソース線、
６ａ（ＳＢＬ１）は第１副ビット線、６ｂ（ＳＢＬ２）
は第２副ビット線、８ａ（ＴＳＢ１）は第１ビットセレ
クトトランジスタ、８ｂ（ＴＳＢ２）は第２ビットセレ
クトトランジスタ、９ａ（ＣＳ１）は第１ソースコンタ
クト、９ｂ（ＣＳ２）は第２ソースコンタクト、１０ａ
（ＣＢ１）は第１ビットコンタクト、１０ｂ（ＣＢ２）
は第２ビットコンタクトである。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である半
導体記憶装置の概略的なレイアウトを示す上面図であ
る。この例の半導体記憶装置は、複数のメモリセル１
（ＭＣ）を有する破線で囲まれた単位ユニット２が、ワ
ード線方向（Ｘ）及びビット線方向（Ｙ）にマトリクス
状に複数配置されている。ここで、メモリセル１はフロ
ーティングゲート及びコントロールゲートを備えた不揮
発性のＭＩＳ型構造を有している。３ａ（ＭＳＬ１）は
第１主ソース線、３ｂ（ＭＳＬ２）は第２主ソース線、
４（ＭＢＬ）は共通の主ビット線、５ａ（ＳＳＬ１）は
第１副ソース線、５ｂ（ＳＳＬ２）は第２副ソース線、
６ａ（ＳＢＬ１）は第１副ビット線、６ｂ（ＳＢＬ２）
は第２副ビット線、８ａ（ＴＳＢ１）は第１ビットセレ
クトトランジスタ、８ｂ（ＴＳＢ２）は第２ビットセレ
クトトランジスタ、９ａ（ＣＳ１）は第１ソースコンタ
クト、９ｂ（ＣＳ２）は第２ソースコンタクト、１０ａ
（ＣＢ１）は第１ビットコンタクト、１０ｂ（ＣＢ２）
は第２ビットコンタクトである。
【００２７】共通の主ビット線４、同主ビット線４の両
側に配置されている第１及び第２主ソース線３ａ、３ｂ
はアルミニウムなどの金属配線で構成されている。ま
た、第１及び第２副ソース線５ａ、５ｂ、第１及び第２
副ビット線６ａ、６ｂは、半導体基板に形成された拡散
層で構成されている。第１及び第２ビットセレクトトラ
ンジスタ８ａ、８ｂは、通常のＭＩＳ型トランジスタで
構成されている。また、第１及び第２ビットコンタクト
１０ａ、１０ｂは、絶縁膜に開口されたコンタクトホー
ルに形成されて、金属配線と拡散層とを接続している。
なお、後述するように、この例では従来用いられていた
第１及び第２ソースセレクトトランジスタは用いない。
第１及び第２ビットセレクトトランジスタ８ａ、８ｂ
は、第１及び第２副ビット線６ａ、６ｂを独立に制御し
て、情報の書き込み、消去及び読み出しを行う。
側に配置されている第１及び第２主ソース線３ａ、３ｂ
はアルミニウムなどの金属配線で構成されている。ま
た、第１及び第２副ソース線５ａ、５ｂ、第１及び第２
副ビット線６ａ、６ｂは、半導体基板に形成された拡散
層で構成されている。第１及び第２ビットセレクトトラ
ンジスタ８ａ、８ｂは、通常のＭＩＳ型トランジスタで
構成されている。また、第１及び第２ビットコンタクト
１０ａ、１０ｂは、絶縁膜に開口されたコンタクトホー
ルに形成されて、金属配線と拡散層とを接続している。
なお、後述するように、この例では従来用いられていた
第１及び第２ソースセレクトトランジスタは用いない。
第１及び第２ビットセレクトトランジスタ８ａ、８ｂ
は、第１及び第２副ビット線６ａ、６ｂを独立に制御し
て、情報の書き込み、消去及び読み出しを行う。
【００２８】図１から明らかなように、単位ユニット２
は、第１副ソース線５ａと第１副ビット線６ａとの間に
複数のメモリセル１が並列接続されるとともに、第２副
ソース線５ｂと第２副ビット線６ｂとの間に複数のメモ
リセル１が並列接続された二組のメモリセル群が、第１
及び第２副ビット線６ａ、６ｂが分離領域１１を挟んで
配置されている。
は、第１副ソース線５ａと第１副ビット線６ａとの間に
複数のメモリセル１が並列接続されるとともに、第２副
ソース線５ｂと第２副ビット線６ｂとの間に複数のメモ
リセル１が並列接続された二組のメモリセル群が、第１
及び第２副ビット線６ａ、６ｂが分離領域１１を挟んで
配置されている。
【００２９】ここで、第１及び第２副ビット線６ａ、６
ｂのうち、一方の第１副ビット線６ａはビット線方向
（Ｙ）に沿って一方向（この例では下方向）に延長され
て、第１ビットセレクトトランジスタ８ａを介して、さ
らに第１ビットコンタクト１０ａを介して、共通の主ビ
ット線４に接続されている。一方、他方の第２副ビット
線６ｂは他方向（この例で上方向）に延長されて、第２
ビットセレクトトランジスタ８ｂを介して、さらに第２
ビットコンタクト１０ｂを介して、共通の主ビット線４
に接続されている。
ｂのうち、一方の第１副ビット線６ａはビット線方向
（Ｙ）に沿って一方向（この例では下方向）に延長され
て、第１ビットセレクトトランジスタ８ａを介して、さ
らに第１ビットコンタクト１０ａを介して、共通の主ビ
ット線４に接続されている。一方、他方の第２副ビット
線６ｂは他方向（この例で上方向）に延長されて、第２
ビットセレクトトランジスタ８ｂを介して、さらに第２
ビットコンタクト１０ｂを介して、共通の主ビット線４
に接続されている。
【００３０】すなわち、この例では第１及び第２副ビッ
ト線６ａ、６ｂは、ビット線方向（Ｙ）に沿って互いに
逆方向に延長されて、各々独立に制御可能な第１及び第
２ビットセレクトトランジスタ８ａ、８ｂを介して共通
の主ビット線４に接続されるように構成されている。こ
れにより、第１及び第２ビットセレクトトランジスタ８
ａ、８ｂを、ビット線方向（Ｙ）に隣接させないでずら
して配置することができるので、同トランジスタ８ａ、
８ｂを形成するスペースに余裕を持たせることができる
ようになる。また、同トランジスタ８ａ、８ｂをずらし
て配置できることにより、第１及び第２ビットコンタク
ト１０ａ、１０ｂを形成する位置にも余裕が生まれるの
で、１つの共通の主ビット線４だけを配置して、同主ビ
ット線４上に第１及び第２ビットコンタクト１０ａ、１
０ｂが形成できるようになる。
ト線６ａ、６ｂは、ビット線方向（Ｙ）に沿って互いに
逆方向に延長されて、各々独立に制御可能な第１及び第
２ビットセレクトトランジスタ８ａ、８ｂを介して共通
の主ビット線４に接続されるように構成されている。こ
れにより、第１及び第２ビットセレクトトランジスタ８
ａ、８ｂを、ビット線方向（Ｙ）に隣接させないでずら
して配置することができるので、同トランジスタ８ａ、
８ｂを形成するスペースに余裕を持たせることができる
ようになる。また、同トランジスタ８ａ、８ｂをずらし
て配置できることにより、第１及び第２ビットコンタク
ト１０ａ、１０ｂを形成する位置にも余裕が生まれるの
で、１つの共通の主ビット線４だけを配置して、同主ビ
ット線４上に第１及び第２ビットコンタクト１０ａ、１
０ｂが形成できるようになる。
【００３１】第１及び第２副ソース線５ａ、５ｂは、各
々ソースセレクトトランジスタを不要として、直接に第
１及び第２ソースコンタクト９ａ、９ｂを介して、第１
及び第２主ソース線３ａ、３ｂに接続されている。ソー
スセレクトトランジスタを不要としたことにより、第１
及び第２副ソース線５ａ、５ｂを独立に制御して情報の
書き込み、消去及び読み出しすることが不要となるが、
これは後述の図５に示すように、書き込み時にセレクト
トランジスタのコントロールゲートに負電圧を与えると
ともに、非セレクトトランジスタのコントロールゲート
に接地電位（０Ｖ）を与えることにより可能となる。ま
た、第１及び第２ソースコンタクト９ａ、９ｂは、主ビ
ット線４を中心にして各々単位ユニット２の対極位置に
配置されている。そして、単位ユニット２が複数上下左
右に鏡像配置されることにより、メモリセルアレイが構
成される。図４は、一例として１２個の単位ユニット２
を鏡像配置してメモリセルアレイを構成した例を示して
いる。
々ソースセレクトトランジスタを不要として、直接に第
１及び第２ソースコンタクト９ａ、９ｂを介して、第１
及び第２主ソース線３ａ、３ｂに接続されている。ソー
スセレクトトランジスタを不要としたことにより、第１
及び第２副ソース線５ａ、５ｂを独立に制御して情報の
書き込み、消去及び読み出しすることが不要となるが、
これは後述の図５に示すように、書き込み時にセレクト
トランジスタのコントロールゲートに負電圧を与えると
ともに、非セレクトトランジスタのコントロールゲート
に接地電位（０Ｖ）を与えることにより可能となる。ま
た、第１及び第２ソースコンタクト９ａ、９ｂは、主ビ
ット線４を中心にして各々単位ユニット２の対極位置に
配置されている。そして、単位ユニット２が複数上下左
右に鏡像配置されることにより、メモリセルアレイが構
成される。図４は、一例として１２個の単位ユニット２
を鏡像配置してメモリセルアレイを構成した例を示して
いる。
【００３２】上述したように、第１及び第２副ビット線
６ａ、６ｂを、ビット線方向（Ｙ）に沿って互いに逆方
向に延長して、各々独立に制御可能な第１及び第２ビッ
トセレクトトランジスタ８ａ、８ｂを介して共通の主ビ
ット線４に接続するように構成することで、第１及び第
２ビットセレクトトランジスタ８ａ、８ｂを、ビット線
方向（Ｙ）に隣接させないでずらして配置することがで
きるので、同トランジスタ８ａ、８ｂを形成するスペー
スに余裕を持たせることができるようになる。また、１
つの共通の主ビット線４だけを配置すれば良いので、配
線のピッチにも余裕が生まれる。
６ａ、６ｂを、ビット線方向（Ｙ）に沿って互いに逆方
向に延長して、各々独立に制御可能な第１及び第２ビッ
トセレクトトランジスタ８ａ、８ｂを介して共通の主ビ
ット線４に接続するように構成することで、第１及び第
２ビットセレクトトランジスタ８ａ、８ｂを、ビット線
方向（Ｙ）に隣接させないでずらして配置することがで
きるので、同トランジスタ８ａ、８ｂを形成するスペー
スに余裕を持たせることができるようになる。また、１
つの共通の主ビット線４だけを配置すれば良いので、配
線のピッチにも余裕が生まれる。
【００３３】この結果、すべての配線ピッチが最小設計
基準Ｆで描かれているとすると、従来例に比較して面積
６Ｆ内に１つのビットセレクトトランジスタを配置すれ
ばよくなり、同トランジスタのサイズを大きくとること
ができるので、同トランジスタの駆動能力を向上させる
ことができるようになる。
基準Ｆで描かれているとすると、従来例に比較して面積
６Ｆ内に１つのビットセレクトトランジスタを配置すれ
ばよくなり、同トランジスタのサイズを大きくとること
ができるので、同トランジスタの駆動能力を向上させる
ことができるようになる。
【００３４】図２は、この例の半導体記憶装置の配線パ
ターンを示し、主ビット線４、同主ビット線４の両側に
配置された第１及び第２主ソース線３ａ、３ｂを、いず
れも同時に形成したアルミニウムから第１金属配線で構
成した例を示している。
ターンを示し、主ビット線４、同主ビット線４の両側に
配置された第１及び第２主ソース線３ａ、３ｂを、いず
れも同時に形成したアルミニウムから第１金属配線で構
成した例を示している。
【００３５】また、図３は、この例の半導体記憶装置の
配線パターンの他の例を示し、第１及び第２主ソース線
３ａ、３ｂをともに同時に形成したアルミニウムからな
る第１金属配線で構成する一方、主ビット線４を第１金
属配線の上部に形成したアルミニウムからなる第２金属
配線で構成した例を示している。このように、金属配線
を二層に分けて配置することにより、配線のピッチに余
裕を持たせることができる。
配線パターンの他の例を示し、第１及び第２主ソース線
３ａ、３ｂをともに同時に形成したアルミニウムからな
る第１金属配線で構成する一方、主ビット線４を第１金
属配線の上部に形成したアルミニウムからなる第２金属
配線で構成した例を示している。このように、金属配線
を二層に分けて配置することにより、配線のピッチに余
裕を持たせることができる。
【００３６】図５は、この例の半導体記憶装置を動作さ
せる場合に、動作内容に応じた電圧条件の関係を説明す
るものである。同図の半導体記憶装置は、Ｎ型チャネル
を用いる例を示し、１３はソース電極、１４はコントロ
ールゲート電極、１５はドレイン電極、１６はＮウエル
に対する電極、１７はＰウエルに対する電極を示してい
る。同図からも明らかなように、Ａ．セレクト時、Ｂ．
非セレクト時のいずれにおいても、ａ．読み出し、ｂ．
消去及びｃ．書き込みに応じて、同図のような条件の電
圧を各部与えるようにすれば良い。
せる場合に、動作内容に応じた電圧条件の関係を説明す
るものである。同図の半導体記憶装置は、Ｎ型チャネル
を用いる例を示し、１３はソース電極、１４はコントロ
ールゲート電極、１５はドレイン電極、１６はＮウエル
に対する電極、１７はＰウエルに対する電極を示してい
る。同図からも明らかなように、Ａ．セレクト時、Ｂ．
非セレクト時のいずれにおいても、ａ．読み出し、ｂ．
消去及びｃ．書き込みに応じて、同図のような条件の電
圧を各部与えるようにすれば良い。
【００３７】このように、この例の構成によれば、第１
及び第２副ビット線６ａ、６ｂを、ビット線方向（Ｙ）
に沿って互いに逆方向に延長して、各々独立に制御可能
な第１及び第２ビットセレクトトランジスタ８ａ、８ｂ
を介して共通の主ビット線４に接続するように構成した
ので、第１及び第２ビットセレクトトランジスタ８ａ、
８ｂをビット線方向（Ｙ）に隣接させないでずらして配
置することができるため、同トランジスタ８ａ、８ｂの
サイズを大きくとることができる。したがって、メモリ
セルアレイのサイズを増大させることなく、ビットセレ
クトトランジスタの駆動能力を向上させることができる
また、それに伴って、主ビット線を１つだけ配置すれば
良いので、配線のピッチに余裕を持たせることができ
る。
及び第２副ビット線６ａ、６ｂを、ビット線方向（Ｙ）
に沿って互いに逆方向に延長して、各々独立に制御可能
な第１及び第２ビットセレクトトランジスタ８ａ、８ｂ
を介して共通の主ビット線４に接続するように構成した
ので、第１及び第２ビットセレクトトランジスタ８ａ、
８ｂをビット線方向（Ｙ）に隣接させないでずらして配
置することができるため、同トランジスタ８ａ、８ｂの
サイズを大きくとることができる。したがって、メモリ
セルアレイのサイズを増大させることなく、ビットセレ
クトトランジスタの駆動能力を向上させることができる
また、それに伴って、主ビット線を１つだけ配置すれば
良いので、配線のピッチに余裕を持たせることができ
る。
【００３８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、単位ユ
ニットを構成するメモリセル及びメモリセル群の数は、
必要に応じて適宜に変更することができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、単位ユ
ニットを構成するメモリセル及びメモリセル群の数は、
必要に応じて適宜に変更することができる。
【００３９】また、分離領域を挟んで配置する第１及び
第２副ビット線に接続する第１及び第２ビットセレクト
トランジスタの位置は、両トランジスタが隣接しない程
度にずれていれば、必ずしもビット線方向のアレイ端に
配置する必要はない。また、主ソース線又は主ビット線
を構成する金属配線の層数は、三層以上に積層するよう
にしても良い。また、半導体記憶装置を構成するチャネ
ル領域の導電型は、Ｐ型又はＮ型のいずれでも良い。
第２副ビット線に接続する第１及び第２ビットセレクト
トランジスタの位置は、両トランジスタが隣接しない程
度にずれていれば、必ずしもビット線方向のアレイ端に
配置する必要はない。また、主ソース線又は主ビット線
を構成する金属配線の層数は、三層以上に積層するよう
にしても良い。また、半導体記憶装置を構成するチャネ
ル領域の導電型は、Ｐ型又はＮ型のいずれでも良い。
【００４０】
【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、第１及び第２副ビット線を、ビット
線方向に沿って互いに逆方向に延長して、各々独立に制
御可能な第１及び第２ビットセレクトトランジスタを介
して共通の主ビット線に接続するように構成したので、
同第１及び第２ビットセレクトトランジスタをビット線
方向に隣接させないでずらして配置することができるた
め、同第１及び第２ビットセレクトのサイズを大きくと
ることができる。したがって、メモリセルアレイのサイ
ズを増大させることなく、ビットセレクトトランジスタ
の駆動能力を向上させることができるまた、それに伴っ
て、主ビット線を１つだけ配置すれば良いので、配線の
ピッチに余裕を持たせることができる。
記憶装置によれば、第１及び第２副ビット線を、ビット
線方向に沿って互いに逆方向に延長して、各々独立に制
御可能な第１及び第２ビットセレクトトランジスタを介
して共通の主ビット線に接続するように構成したので、
同第１及び第２ビットセレクトトランジスタをビット線
方向に隣接させないでずらして配置することができるた
め、同第１及び第２ビットセレクトのサイズを大きくと
ることができる。したがって、メモリセルアレイのサイ
ズを増大させることなく、ビットセレクトトランジスタ
の駆動能力を向上させることができるまた、それに伴っ
て、主ビット線を１つだけ配置すれば良いので、配線の
ピッチに余裕を持たせることができる。
【図１】この発明の一実施例である半導体記憶装置の概
略的なレイアウトを示す上面図である。
略的なレイアウトを示す上面図である。
【図２】同半導体記憶装置の配線パターンを示す上面図
である。
である。
【図３】同半導体記憶装置の配線パターンの他の例を示
す上面図である。
す上面図である。
【図４】同半導体記憶装置を構成する複数の単位ユニッ
トを上下左右に鏡像配置した例を示す概略図である。
トを上下左右に鏡像配置した例を示す概略図である。
【図５】同半導体記憶装置を動作させる場合に、動作内
容に応じた電圧条件の関係を説明する図である。
容に応じた電圧条件の関係を説明する図である。
【図６】従来の半導体記憶装置の概略的なレイアウトの
一例を示す上面図である。
一例を示す上面図である。
【図７】従来の半導体記憶装置の概略的なレイアウトの
他の例を示す上面図である。
他の例を示す上面図である。
【図８】同半導体記憶装置の配線パターンを示す上面図
である。
である。
１ セル（ＭＣ） ２ 単位ユニット ３ａ 第１主ソース線（ＭＳＬ１） ３ｂ 第２主ソース線（ＭＳＬ２） ４ 主ビット線（ＭＢＬ） ５ａ 第１副ソース線（ＳＳＬ１） ５ｂ 第２副ソース線（ＳＳＬ２） ６ａ 第１副ビット線（ＳＢＬ１） ６ｂ 第２副ビット線（ＳＢＬ２） ８ａ 第１ビットセレクトトランジスタ（ＴＳＢ
１） ８ｂ 第２ビットセレクトトランジスタ（ＴＳＢ
２） ９ａ 第１ソースコンタクト（ＣＳ１） ９ｂ 第２ソースコンタクト（ＣＳ２） １０ａ 第１ビットコンタクト（ＣＢ１） １０ｂ 第２ビットコンタクト（ＣＢ２） １１ 分離領域 １３ ソース電極 １４ コントロールゲート電極 １５ ドレイン電極
１） ８ｂ 第２ビットセレクトトランジスタ（ＴＳＢ
２） ９ａ 第１ソースコンタクト（ＣＳ１） ９ｂ 第２ソースコンタクト（ＣＳ２） １０ａ 第１ビットコンタクト（ＣＢ１） １０ｂ 第２ビットコンタクト（ＣＢ２） １１ 分離領域 １３ ソース電極 １４ コントロールゲート電極 １５ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (8)
- 【請求項１】 主ビット線の両側に第１及び第２主ソー
ス線が配置され、該第１及び第２主ソース線と各々接続
される第１及び第２副ソース線とともに前記主ビット線
と接続される第１及び第２副ビット線が配置され、前記
第１副ソース線と前記第１副ビット線との間及び前記第
２副ソース線と前記第２副ビット線との間に各々複数の
メモリセルが並列接続された二組のメモリセル群が、前
記第１及び第２副ビット線が分離領域を挟んで配置され
ている単位ユニットを有する半導体記憶装置であって、 前記第１副ビット線及び前記第２副ビット線は、ビット
線方向に沿って互いに逆方向に延長されて、各々独立に
制御可能な第１及び第２ビットセレクトトランジスタを
介して前記主ビット線に接続されていることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記第１及び第２副ビット線は、各々前
記第１及び第２ビットセレクトトランジスタに接続され
た第１及び第２ビットコンタクトを介して、前記主ビッ
ト線と接続されていることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記第１及び第２副ソース線は、各々ソ
ースセレクトトランジスタを介さずに直接に前記第１及
び第２主ソース線と接続されていることを特徴とする請
求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記第１及び第２副ソース線は、前記主
ビット線を中心にして各々単位ユニットの対極位置にお
いて第１及び第２ソースコンタクトを介して、前記第１
及び第２主ソース線と接続されていることを特徴とする
請求項３記載の半導体記憶装置。 - 【請求項５】 前記主ビット線、該主ビット線の両側に
配置された第１及び第２主ソース線は、いずれもが同時
に形成された第１金属配線からなることを特徴とする請
求項１乃至４のいずれか１に記載の半導体記憶装置。 - 【請求項６】 前記第１及び第２主ソース線はともに同
時に形成された第１金属配線からなる一方、前記主ビッ
ト線は前記第１金属配線の上部に形成された第２金属配
線からなることを特徴とする請求項１乃至４のいずれか
１に記載の半導体記憶装置。 - 【請求項７】 前記主ビット線、前記第１及び第２主ソ
ース線はいずれもが金属配線からなる一方、前記第１及
び第２副ソース線、前記第１及び第２副ビット線はいず
れもが拡散層配線からなることを特徴とする請求項１乃
至６のいずれか１に記載の半導体記憶装置。 - 【請求項８】 前記単位ユニットが複数、上下左右に鏡
像配置されていることを特徴とする請求項１乃至７のい
ずれか１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23215698A JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
| KR1019990034053A KR100330681B1 (ko) | 1998-08-18 | 1999-08-18 | 반도체 기억 장치 |
| US09/376,362 US6291843B1 (en) | 1998-08-18 | 1999-08-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23215698A JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068483A true JP2000068483A (ja) | 2000-03-03 |
| JP3178427B2 JP3178427B2 (ja) | 2001-06-18 |
Family
ID=16934881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23215698A Expired - Fee Related JP3178427B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
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