KR20050021616A - 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 - Google Patents

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Abstract

더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들을 제공한다. 상기 소거방법은 반도체기판의 메인 셀 어레이 영역 내에 형성된 복수개의 평행한 메인 제어게이트 전극들에 제1 소거전압을 인가하는 것을 구비한다. 상기 메인 제어게이트 전극들은 제1 및 제2 최외곽 메인 제어게이트 전극들 및 이들 사이에 배치된 내부 메인 제어게이트 전극들을 구비한다. 상기 반도체기판에 상기 제1 소거전압보다 높은 제2 소거전압을 인가한다. 또한, 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 더미 셀 어레이 영역 내의 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 더미 셀 어레이 영역 내의 제2 내부 더미 제어게이트 전극에 상기 제2 소거전압보다 낮은 제3 소거전압을 인가한다. 상기 더미 셀 어레이 영역들 내의 더미 셀들의 터널 절연막은 상기 메인 셀 어레이 영역 내의 메인 셀들의 터널 절연막보다 두꺼울 수 있다. 한편, 상기 제1 및 제2 최외곽 메인 제어게이트 전극들은 각각 국부배선들을 통하여 상기 제1 및 제2 내부 더미 제어게이트 전극들에 전기적으로 연결될 수 있다.

Description

더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들{Flash memory devices having dummy cells and methods of erasing the same}
본 발명은 반도체소자들 및 이를 구동시키는 방법들에 관한 것으로, 특히 더미 셀들을 갖는 플래쉬 메모리소자들 및 그것의 소거방법들에 관한 것이다.
데이타를 저장하는 반도체 메모리소자들은 휘발성 메모리소자들 또는 비휘발성 메모리소자들로 분류될 수 있다. 상기 휘발성 메모리소자들은 그들의 전원공급이 차단되는 경우에 그들의 저장된 데이타들을 잃어버리는 반면에, 상기 비휘발성 메모리소자들은 그들의 전원공급이 차단될지라도 그들의 저장된 데이타들을 유지한다. 따라서, 상기 비휘발성 메모리소자들은 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
한편, 상기 비휘발성 메모리소자들을 포함하는 반도체 메모리소자들은 복수개의 메인 셀들이 2차원적으로 그리고 규칙적으로 배열된 셀 어레이 영역을 구비한다. 상기 셀 어레이 영역 내의 모든 패턴들은 사진공정을 사용하여 형성한다. 이 경우에, 상기 셀 어레이 영역의 가장자리에 위치하는 메인 셀들은 상기 사진공정 동안 발생하는 근접효과(proximity effect)에 기인하여 변형된 형태(deformed configuration)를 갖도록 형성될 수 있다. 상기 변형된 셀들(deformed cells)은 상기 셀 어레이 영역 내의 모든 메인 셀들의 불균일한 특성들(non-uniform characteristics)을 유발시킬 수 있다.
최근에, 상기 근접효과에 기인하는 문제점들을 해결하기 위하여 상기 셀 어레이 영역, 즉 메인 셀 어레이 영역을 둘러싸는 더미 셀 어레이 영역이 널리 채택되고 있다.
도 1은 종래의 노어형 플래쉬 메모리소자의 셀 어레이 영역의 일 부분을 보여주는 단면도이다. 도 1에 있어서, 상기 셀 어레이 영역은 메인 셀 어레이 영역(M) 및 그에 인접한 더미 셀 어레이 영역(D)을 구비한다.
도 1을 참조하면, 반도체기판(1)에 P웰 영역(3)이 형성된다. 상기 P웰 영역(3)은 상기 셀 어레이 영역 내에 배치된다. 상기 P웰 영역(3)의 소정영역에 소자분리막(도시하지 않음)이 배치되어 복수개의 평행한 셀 활성영역들을 한정한다. 상기 셀 활성영역들의 상부를 가로지르도록 복수개의 평행한 게이트 패턴들이 배치된다. 상기 게이트 패턴들은 상기 메인 셀 어레이 영역(M) 내에 배치된 복수개의 평행한 메인 게이트 패턴들(G1, G2) 및 상기 더미 셀 어레이 영역(D) 내에 배치된 더미 게이트 패턴들(G1', G2')을 포함한다. 상기 메인 게이트 패턴들(G1, G2)의 각각은 상기 활성영역들의 상부를 가로지르는 메인 워드라인(WL), 상기 메인 워드라인(WL) 및 상기 활성영역들 사이에 개재된 메인 부유게이트들(FG), 상기 메인 부유게이트들(FG) 및 상기 활성영역들 사이에 개재된 터널 산화막(5), 및 상기 메인 워드라인(WL) 및 상기 메인 부유게이트들(FG) 사이에 개재된 게이트 층간절연막(7)을 구비한다. 상기 메인 워드라인들(WL)은 메인 제어게이트 전극들에 해당한다. 이와 마찬가지로, 상기 더미 게이트 패턴들(G1', G2')의 각각은 상기 활성영역들의 상부를 가로지르는 더미 워드라인(WL'), 상기 더미 워드라인(WL') 및 상기 활성영역들 사이에 개재된 더미 부유게이트들(FG'), 상기 더미 부유게이트들(FG') 및 상기 활성영역들 사이에 개재된 터널 산화막(5), 및 상기 더미 워드라인(WL') 및 상기 더미 부유게이트들(FG') 사이에 개재된 게이트 층간절연막(7)을 구비한다. 상기 더미 워드라인들(WL')은 더미 제어게이트 전극들에 해당한다.
상기 메인 게이트 패턴들(G1, G2) 사이의 활성영역에 소오스 영역(S) 및 드레인 영역(D)이 번갈아가면서(alternately) 배치된다. 이에 더하여, 상기 메인 게이트 패턴들(G1, G2)중 최외곽 메인 게이트 패턴(an outermost main gate pattern) 및 이에 인접한 더미 게이트 패턴(G2') 사이의 활성영역에는 상기 소오스 영역(S)이 배치된다. 그 결과, 상기 각 메인 워드라인들(WL) 및 상기 활성영역이 교차하는 영역에 하나의 메인 셀이 형성된다. 상기 게이트 패턴들(G1', G2', G1, G2) 및 상기 소오스/드레인 영역들(S, D)을 갖는 반도체기판은 층간절연막(9)으로 덮여진다. 상기 층간절연막(9) 상에 상기 게이트 패턴들(G1', G2', G1, G2)을 가로질러 복수개의 평행한 비트라인들(11)이 배치된다, 상기 비트라인들(11)의 각각은 상기 층간절연막(9)을 관통하는 비트라인 콘택홀들을 통하여 상기 드레인 영역들(D)에 전기적으로 연결된다.
상술한 종래의 노어형 플래쉬 소자의 메인 셀들의 소거 동작은 상기 메인 워드라인들(WL)에 제1 소거전압(Ve1)를 인가하고, 상기 P웰 영역(3) 및 상기 더미 워드라인들(WL')에 상기 제1 소거전압(Ve1)보다 높은 제2 소거전압(Ve2)을 인가함으로써 이루어진다. 예를 들면, 상기 제1 및 제2 소거전압들(Ve1, Ve2)은 각각 -9 볼트 및 +7 볼트일 수 있다. 이 경우에, 상기 최외곽 메인 게이트 패턴, 즉 상기 제1 메인 게이트 패턴(G1)을 공유하는 최외곽 메인 셀들은 상기 제1 메인 게이트 패턴(G1)의 메인 부유게이트들(FG) 및 상기 제1 메인 게이트 패턴(G1)에 인접한 상기 제2 더미 게이트 패턴(G2')의 더미 부유게이트들(FG') 사이의 기생 커패시터(CFG)에 기인하여 충분히 소거되지 않을 수 있다. 이는, 상기 최외곽 메인 셀들의 메인 부유게이트들(FG)에 유기되는 전압이 상기 기생 커패시턴스(CFG)의 존재 때문에 상기 최외곽 메인 셀들에 의해 둘러싸여진 내부 메인 셀들의 부유게이트들(FG)에 유기되는 전압에 비하여 높기 때문이다.
도 2는 도 1에서 설명된 바와 같이 상기 제1 및 제2 소거전압들(Ve1, Ve2)이 인가된 경우에, 상기 최외곽 메인 셀(an outermost main cell)의 커플링 비를 설명하기 위한 등가회로도이다.
도 2를 참조하면, 상기 최외곽 메인 셀의 메인 워드라인(WL; 메인 제어게이트 전극) 및 P웰 영역(3) 사이에 직렬 연결된 제1 커패시터(Ci) 및 제2 커패시터(Ct)가 존재한다. 상기 제1 커패시터(Ci)는 상기 메인 워드라인(WL) 및 그 하부의 메인 부유게이트(FG) 사이의 게이트 층간절연막(7)이 유전체막의 역할을 하는 커패시터에 해당하고, 상기 제2 커패시터(Ct)는 상기 메인 부유게이트(FG) 및 상기 P웰 영역(3) 사이의 터널 산화막(5)이 유전체막의 역할을 하는 커패시터에 해당한다. 따라서, 상기 제1 및 제2 커패시터들(Ci, Ct) 사이의 노드(node)는 상기 메인 부유게이트(FG)에 해당한다. 또한, 상기 메인 부유게이트(FG) 및 상기 P웰 영역(3) 사이에는 상기 제2 커패시터(Ct)에 병렬로 연결된 제3 커패시터(Cp)가 존재한다. 상기 제3 커패시터(Cp)는 상기 메인 부유게이트(FG) 및 이에 인접한 상기 더미 부유게이트(FG') 사이의 상기 기생 커패시터(CFG)와 아울러서 상기 더미 부유게이트(FG') 및 상기 P웰 영역(3) 사이에 병렬로 연결된 제1 및 제2 더미 커패시터들(Ci', Ct')로 구성된다. 상기 제1 더미 커패시터(Ci')는 상기 최외곽 메인 셀에 인접한 더미 셀의 더미 워드라인(WL') 및 더미 부유게이트(FG') 사이의 층간절연막(7)이 유전체막의 역할을 하는 커패시터에 해당하고, 상기 제2 더미 커패시터(Ct')는 상기 더미 셀의 더미 부유게이트(FG') 및 상기 P웰 영역(3) 사이의 터널 산화막(5)이 유전체막의 역할을 하는 커패시터에 해당한다.
상술한 최외곽 메인 셀의 등가회로도에 있어서, 상기 소거동작 동안 상기 최외곽 메인 셀의 메인 부유게이트(FG)에 유기되는 부유게이트 전압(VF)은 다음의 수학식 1(formula equation 1)에 의해 표현될 수 있다.
여기서, "C1"은 상기 제1 커패시터(Ci)의 커패시턴스를 나타내고, "C2"는 상기 제2 커패시터(Ct)의 커패시턴스를 나타내고, "C3"는 상기 제3 커패시터(Cp)의 커패시턴스를 나타낸다.
상기 수학식 1로부터 알 수 있듯이, 상기 제3 커패시턴스(C3)가 증가하면, 상기 최외곽 메인 셀의 부유게이트 전압(VF)은 상기 P웰 영역(3)에 인가되는 상기 제2 소거전압(Ve2)에 가까운 높은 전압을 갖는다. 다시 말해서, 상기 소거동작 동안 상기 최외곽 메인 셀들의 터널 산화막에 인가되는 전계는 상기 최외곽 메인 셀들에 의해 둘러싸여진 내부 메인 셀들의 터널 산화막에 인가되는 전계에 비하여 감소된다. 이는 상기 최외곽 메인 셀들의 소거불량(erase fail)을 유발시킬 수 있다.
한편, 비휘발성 메모리소자의 신뢰성을 개선시키기 위한 더미 셀들이 일본특허공개공보 59-168992호에 "비휘발성 메모리 및 그것의 어드레싱 시스템(Nonvolatile memory and its address system)"이라는 제목으로 미노루(Minoru)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 더미 셀들에 기인하는 소거불량을 개선시킬 수 있는 플래쉬 메모리소자의 소거방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 더미 셀들에 기인하는 소거불량을 개선시키기에 적합한 플래쉬 메모리 소자들을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 더미 셀들을 갖는 플래쉬 메모리소자의 소거방법들을 제공한다. 상기 플래쉬 메모리소자는 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 배치된 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판에 형성된다.
본 발명의 일 실시예에 따르면, 상기 소거방법은 상기 메인 셀 어레이 영역 내에 배치된 복수개의 평행한 메인 제어게이트 전극들에 제1 소거전압을 인가하는 것을 포함한다. 상기 반도체기판에 상기 제1 소거전압보다 높은 제2 소거전압을 인가한다. 상기 메인 제어게이트 전극들은 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽 메인 제어게이트 전극 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 포함한다. 또한, 상기 제1 및 제2 더미 셀 어레이 영역들은 더미 제어게이트 전극들을 포함한다. 상기 더미 제어게이트 전극들은 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 포함한다. 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들에 상기 제2 소거전압보다 낮은 제3 소거전압을 인가한다.
본 발명의 다른 실시예에서, 상기 제3 소거전압은 상기 제1 소거전압과 동일할 수 있다.
본 발명의 또 다른 실시예에서, 상기 제3 소거전압은 상기 더미 제어게이트 전극들의 모두에 인가될 수 있다.
상기 기술적 다른 과제를 이루기 위하여 본 발명은 더미 셀들을 갖는 플래쉬 메모리소자들을 제공한다.
본 발명의 일 양태에 따르면, 상기 플래쉬 메모리소자는 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판을 포함한다. 상기 메인 셀 어레이 영역 내의 상기 반도체기판에 복수개의 메인 셀들이 배열된다. 상기 메인 셀들의 각각은 차례로 적층된 메인 터널 절연막, 메인 전하 저장층(main charge storage layer), 게이트 층간절연막 및 메인 제어게이트 전극으로 이루어진 메인 게이트 패턴을 갖는다. 상기 제1 및 제2 더미 셀 어레이 영역 내의 상기 반도체기판에 복수개의 더미 셀들이 배열된다. 상기 더미 셀들의 각각은 차례로 적층된 더미 터널 절연막, 더미 전하 저항층(dummy charge storage layer), 게이트 층간절연막 및 더미 제어게이트 전극으로 이루어진 더미 게이트 패턴을 갖는다. 상기 더미 터널 절연막의 두께는 상기 메인 터널 절연막의 두께보다 더 크다.
본 발명의 일 실시예에서, 상기 전하 저장층들은 반도체막으로 형성된 부유게이트들일 수 있다.
본 발명의 다른 실시예에서, 상기 전하 저장층들은 전하 트랩들을 갖는 절연막일 수 있다. 예를 들면, 상기 전하 저장층들은 실리콘 질화막인 것이 바람직하다. 이 경우에, 상기 메인 셀들 및 상기 더미 셀들은 소노스(SONOS; silicon-oxide-nitride-oxide-silicon) 셀 트랜지스터에 해당한다.
본 발명의 다른 양태에 따르면, 상기 플래쉬 메모리소자는 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판을 포함한다. 상기 반도체기판에 소자분리막이 배치된다. 상기 소자분리막은 상기 셀 어레이 영역 내에 복수개의 평행한 셀 활성영역들을 한정한다. 상기 메인 셀 어레이 영역 내에 복수개의 평행한 메인 제어게이트 전극들이 배치된다. 상기 메인 제어게이트 전극들은 상기 셀 활성영역들의 상부를 가로지른다. 상기 메인 제어게이트 전극들 및 상기 셀 활성영역들 사이에 메인 부유게이트들이 개재된다. 또한, 상기 메인 부유게이트들 및 상기 셀 활성영역들 사이에 메인 터널 절연막이 개재된다. 상기 제1 및 제2 더미 셀 어레이 영역들 내에 상기 메인 제어게이트 전극들에 평행한 더미 제어게이트 전극들이 배치된다. 결과적으로, 상기 더미 제어게이트 전극들은 상기 셀 활성영역들의 상부를 가로지른다. 상기 더미 제어게이트 전극들 및 상기 셀 활성영역들 사이에 더미 부유게이트들이 개재된다. 상기 더미 부유게이트들 및 상기 셀 활성영역들 사이에 더미 터널 절연막이 개재된다. 상기 더미 터널 절연막의 두께는 상기 메인 터널 절연막의 두께보다 크다.
본 발명의 일 실시예에서, 상기 메인 제어게이트 전극들은 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽 메인 제어게이트 전극 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 포함한다. 또한, 상기 더미 제어게이트 전극들은 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 포함한다.
본 발명의 다른 실시예에서, 상기 제1 및 제2 최외곽 메인 제어게이트 전극들은 국부배선들을 통하여 각각 상기 제1 및 제2 내부 더미 제어게이트 전극들에 전기적으로 접속된다.
본 발명의 또 다른 양태에 따르면, 상기 플래쉬 메모리소자는 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판을 포함한다. 상기 반도체기판에 소자분리막이 배치된다. 상기 소자분리막은 상기 셀 어레이 영역 내에 복수개의 평행한 셀 활성영역들을 한정한다. 상기 메인 셀 어레이 영역 내에 상기 셀 활성영역들의 상부를 가로지르는 복수개의 평행한 메인 제어게이트 전극들이 배치된다. 상기 메인 제어게이트 전극들은 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽 메인 제어게이트 전극 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 구비한다. 상기 제1 및 제2 더미 셀 어레이 영역 내에 상기 셀 활성영역들의 상부를 가로지르는 더미 제어게이트 전극들이 배치된다. 상기 더미 제어게이트 전극들은 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 구비한다. 상기 메인 제어게이트 전극들 및 상기 더미 제어게이트 전극들을 갖는 반도체기판은 층간절연막으로 덮여진다. 상기 층간절연막의 하부 또는 상부에 국부배선들이 배치된다. 상기 국부배선들은 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들을 각각 상기 제1 및 제2 최외곽 메인 제어게이트 전극들에 전기적으로 접속시킨다.
본 발명의 일 실시예에서, 상기 국부배선들은 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들(ends)로부터 연장되어 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 각각 접촉한다. 이 경우에, 상기 국부배선들은 상기 더미 제어게이트 전극들 및 상기 메인 제어게이트 전극들과 동일한 물질막이다. 따라서, 상기 국부배선들은 상기 층간절연막의 하부에 위치한다.
본 발명의 다른 실시예에서, 상기 국부배선들은 상기 층간절연막 상에 배치될 수 있다. 이 경우에, 상기 국부배선들은 상기 층간절연막을 관통하는 콘택홀들을 통하여 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들을 각각 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 전기적으로 접속시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 노어형 플래쉬 메모리소자의 소거방법을 설명하기 위하여 셀 어레이 영역의 일 부분을 도시한 단면도이다. 도 3에 있어서, 참조부호 "M1"으로 표시된 영역은 메인 셀 어레이 영역을 나타내고, 참조부호들 "DA1" 및 "DB1"로 표시된 영역들은 각각 상기 메인 셀 어레이 영역(M1)의 양 옆에 배치된 제1 더미 셀 어레이 영역 및 제2 더미 셀 어레이 영역을 나타낸다.
도 3을 참조하면, 상기 메인 셀 어레이 영역(M1) 및 상기 더미 셀 어레이 영역들(DA1, DB1) 내의 반도체기판(51) 내에 P웰 영역(53)이 배치된다. 상기 P웰 영역(53)을 갖는 반도체기판의 소정영역에 소자분리막(도시하지 않음)이 배치된다. 상기 소자분리막은 상기 메인 셀 어레이 영역(M1) 내에 복수개의 평행한 셀 활성영역들을 한정하고, 상기 셀 활성영역들은 상기 제1 및 제2 더미 셀 어레이 영역들(DA1, DB1) 내로 연장된다. 상기 메인 셀 어레이 영역(M1) 내에 복수개의 평행한 메인 게이트 패턴들, 즉 n개의 평행한 메인 게이트 패턴들(MG1, ,,, , MGn)이 배치된다. 상기 메인 게이트 패턴들(MG1, ... , MGn)은 상기 셀 활성영역들의 상부를 가로지르도록 배치된다.
상기 메인 게이트 패턴들(MG1, ... , MGn)의 각각은 상기 셀 활성영역들 및 그들 사이의 소자분리막의 상부를 가로지르는 메인 워드라인(MWL), 상기 메인 워드라인(MWL) 및 상기 셀 활성영역들 사이에 개재된 메인 부유게이트들(MFG), 상기 메인 부유게이트들(MFG) 및 상기 메인 워드라인(MWL) 사이에 개재된 게이트 층간절연막(57), 및 상기 메인 부유게이트들(MFG) 및 상기 셀 활성영역들 사이에 개재된 터널 절연막(55a)을 포함한다. 상기 메인 워드라인(MWL)들은 메인 제어게이트 전극들에 해당한다. 상기 메인 게이트 패턴들(MG1, ... , MGn)은 상기 제1 더미 셀 어레이 영역(DA1)에 인접한 제1 메인 게이트 패턴(MG1) 및 상기 제2 더미 셀 어레이 영역(DB1)에 인접한 n번째(nth) 메인 게이트 패턴(MGn)을 포함한다. 상기 제1 메인 게이트 패턴(MG1)의 상기 메인 워드라인(MWL)은 제1 최외곽 메인 제어게이트 전극(a first outermost main control gate electrode)이라고 언급될 수 있고, 상기 n번째 메인 게이트 패턴(MGn)의 상기 메인 워드라인(MWL)은 제2 최외곽 메인 제어게이트 전극(a second outermost main control gate electrode)이라고 언급될 수 있다.
이에 더하여, 상기 제1 및 제2 더미 셀 어레이 영역들(DA1, DB1) 내에 각각 제1 및 제2 그룹의 더미 게이트 패턴들이 배치된다. 상기 제1 및 제2 그룹의 더미 게이트 패턴들은 상기 메인 게이트 패턴들(MG1, ... , MGn)에 평행하도록 배치된다. 본 실시예에서, 상기 제1 그룹의 더미 게이트 패턴들은 도 3에 도시된 바와 같이 한 쌍의 더미 게이트 패턴들, 즉 제1 및 제2 더미 게이트 패턴들(DG1, DG2)로 구성되고, 상기 제2 그룹의 더미 게이트 패턴들 역시 한 쌍의 더미 게이트 패턴들, 즉 제3 및 제4 더미 게이트 패턴들(DG3, DG4)로 구성된다. 그러나, 본 발명은 본 실시예에 한정되지 않고 다른 형태로 변형될 수 있다. 예를 들면, 상기 제1 및 제2 그룹의 더미 게이트 패턴들의 각각은 적어도 하나의 더미 게이트 패턴으로 구성될 수 있다. 즉, 상기 제1 및 제2 그룹의 더미 게이트 패턴들의 각각은 하나의 더미 게이트 패턴 또는 적어도 3개의 더미 게이트 패턴들을 포함할 수도 있다.
상기 더미 게이트 패턴들(DG1, DG2, DG3, DG4)의 각각은 상기 셀 활성영역들의 상부를 가로지르는 더미 워드라인(DWL)과 아울러서 상기 더미 워드라인(DWL) 및 상기 셀 활성영역들 사이에 개재된 더미 부유게이트들(DFG)을 포함한다. 이에 더하여, 상기 게이트 층간절연막(57)이 더미 부유게이트들(DFG) 및 상기 더미 워드라인(DWL) 사이에 개재되고, 상기 터널 절연막(55a)이 상기 더미 부유게이트들(DFG) 및 상기 셀 활성영역들 사이에 개재된다. 상기 터널 절연막(55a)은 열산화막일 수 있다. 상기 제1 내지 제4 더미 게이트 패턴들(DG1, DG2, DG3, DG4)중 상기 제2 및 제3 더미 게이트 패턴들(DG2, DG3)은 상기 메인 셀 어레이 영역(M1)에 인접하도록 배치된다. 상기 더미 워드라인들(DWL)은 더미 제어게이트 전극들에 해당한다. 이에 따라, 상기 제2 및 제3 더미 게이트 패턴들(DG2 DG3)의 상기 더미 제어게이트 전극들은 각각 제1 내부(inner) 더미 제어게이트 전극 및 제2 내부 더미 제어게이트 전극들이라고 언급될 수 있다.
상기 셀 활성영역들의 각각에 있어서, 상기 메인 게이트 패턴들(MG1, ... , MGn) 사이의 상기 셀 활성영역에 소오스 영역(S) 및 드레인 영역(D)이 교대로(alternately) 형성된다. 예를 들면, 상기 제1 및 제2 메인 게이트 패턴들(MG1, MG2) 사이의 상기 셀 활성영역들에 상기 드레인 영역(D)이 형성되고, 상기 제2 및 제3 메인 게이트 패턴들(MG2, MG3) 사이의 상기 셀 활성영역들에 상기 소오스 영역(S)이 형성된다. 이 경우에, 상기 제1 메인 게이트 패턴(MG1) 및 상기 셀 활성영역들이 교차하는 영역에 형성되는 메인 셀들을 동작시키기 위하여 상기 제2 더미 게이트 패턴(DG2) 및 상기 제1 메인 게이트 패턴(MG1) 사이의 상기 셀 활성영역들에 상기 소오스 영역(S)이 형성된다. 이와 마찬가지로, 상기 n번째 메인 게이트 패턴(MGn) 및 상기 제3 더미 게이트 패턴(DG3) 사이의 상기 셀 활성영역들에 상기 소오스 영역(S)이 형성된다. 결과적으로, 상기 메인 게이트 패턴들(MG1, MG2, ... , MGn) 및 상기 셀 활성영역들이 교차하는 영역들에 메인 셀들이 형성된다.
상기 소오스/드레인 영역들(S, D) 및 상기 게이트 패턴들을 갖는 반도체기판은 층간절연막(59)으로 덮여진다. 상기 층간절연막 상에 복수개의 평행한 비트라인들(61)이 배치된다. 상기 비트라인들(61)은 상기 셀 활성영역들과 중첩하도록 배치되어 상기 게이트 패턴들의 상부를 가로지른다. 상기 비트라인들(61)의 각각은 도 3에 보여진 바와 같이 상기 층간절연막(61)을 관통하는 비트라인 콘택홀들(59a)을 통하여 상기 드레인 영역들(D)에 전기적으로 접속된다. 또한, 상기 소오스 영역들(S)은 공통 소오스 라인(도시하지 않음)을 통하여 전기적으로 연결된다.
이제, 도 3에 보여진 노어형 플래쉬 메모리소자를 참조하여 본 발명에 따른 소거방법을 설명하기로 한다.
본 발명에 따른 플래쉬 메모리소자의 소거 동작은 상기 메인 워드라인들(MWL), 즉 메인 제어게이트 전극들에 제1 소거전압(a first erasure voltage; Ve1)을 인가하고, 상기 반도체기판, 즉 상기 P웰 영역(53)에 상기 제1 소거전압(Ve1)보다 높은 제2 소거전압(Ve2)을 인가하고, 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들(즉, 상기 제2 및 제3 더미 게이트 패턴들(DG3, DG4)의 더미 워드라인들)에 상기 제2 소거전압(Ve2)보다 낮은 제3 소거전압(Ve3)을 인가함으로써 달성될 수 있다. 상기 제1 소거전압(Ve1)은 음의 전압(negative voltage)일 수 있다. 예를 들면, 상기 제1 소거전압(Ve1)은 -7볼트일 수 있다. 또한, 상기 제2 소거전압(Ve2)은 양의 전압(positive voltage)일 수 있다. 예를 들면, 상기 제2 소거전압(Ve2)은 +9볼트일 수 있다. 이에 더하여, 상기 제3 소거전압(Ve3)은 상기 제1 소거전압(Ve1)과 동일하거나 상기 제1 소거전압 내지 상기 제2 소거전압 사이의 전압일 수 있다. 상기 제3 소거전압(Ve3)은 도 3에 보여진 바와 같이 상기 더미 워드라인들(DWL)의 모두에 인가될 수도 있다.
상술한 소거동작 동안 상기 제2 내지 (n-1)번째 메인 게이트 패턴들(MG2, ... , MGn-1)을 공유하는 메인 셀들은 상기 P웰 영역(53) 및 상기 메인 부유게이트들(MFG) 사이의 전계에 기인하는 F-N(Fowler-Nordheim) 터널링 현상에 의해 정상적으로 소거된다. 이에 더하여, 상기 최외곽 메인 게이트 패턴들(MG1, MGn)을 공유하는 최외곽 메인 셀들은 상기 제2 소거전압(Ve2)보다 낮은 상기 제3 소거전압(Ve3)에 기인하여 현저히 개선된 소거특성(erasure characteristic)을 보인다.
상술한 실시예에 따른 소거동작을 도 4를 참조하여 좀 더 구체적으로 설명하기로 한다.
도 4는 도 3에 보여진 상기 n번째 메인 게이트 패턴(MGn)을 공유하는 최외곽 메인 셀의 커플링 비(coupling ratio)를 설명하기 위한 등가회로도를 포함하는 단면도이다.
도 4를 참조하면, 상기 n번째 메인 게이트 패턴(MGn)의 메인 워드라인(MWL) 및 메인 부유게이트(MFG) 사이에 제1 커패시터(Ci)가 존재한다. 또한, 상기 메인 부유게이트(MFG) 및 상기 P웰 영역(53) 사이에 제2 커패시터(Ct)가 존재한다. 결과적으로, 상기 제1 및 제2 커패시터들(Ci, Ct)은 직렬로 연결된다. 상기 제1 커패시터(Ci)는 상기 게이트 층간절연막(57)에 기인하는 커패시터이고, 상기 제2 커패시터(Ct)는 상기 터널 절연막(55a)에 기인하는 커패시터이다. 이와 마찬가지로, 상기 최외곽 메인 셀에 인접한 더미 셀 역시 기생 커패시터들을 포함한다. 즉, 상기 제3 더미 게이트 패턴(DG3)의 더미 워드라인(DWL) 및 더미 부유게이트(DFG) 사이에 상기 제1 커패시터(Ci)와 동일한 기생 커패시터가 존재하고, 상기 더미 부유게이트(DFG) 및 상기 P웰 영역(53) 사이에 상기 제2 커패시터(Ct)와 동일한 기생 커패시터가 존재한다. 이에 더하여, 상기 메인 부유게이트(MFG) 및 상기 더미 부유게이트(DFG) 사이에 부유게이트 커패시터(CFG)가 존재하고, 상기 메인 부유게이트(MFG) 및 이와 인접한 상기 비트라인(61) 사이에 비트라인 커패시터(Cb)가 존재한다.
도 3을 참조하여 설명된 바와 같이, 본 발명에 따른 소거동작 동안 상기 n번째 메인 게이트 패턴(MGn)의 메인 워드라인(MWL)에는 상기 제1 소거전압(Ve1)이 인가되고, 상기 P웰 영역(53)에는 상기 제2 소거전압(Ve2)이 인가되고, 상기 제3 더미 게이트 패턴(DG3)의 더미 워드라인(DWL)에는 상기 제3 소거전압(Ve3)이 인가된다. 이 경우에, 상기 n번째 메인 게이트 패턴(MGn, 즉 상기 최외곽 메인 게이트 패턴)의 상기 메인 부유게이트(MFG)에 유기되는 부유게이트 전압(VFG)은 다음의 수학식 2에 의해 표현될 수 있다.
상기 수학식 2에서, "Rf", "Ria", "Rta" 및 "Va"는 각각 다음의 수학식 3 내지 수학식 6에 의해 표현될 수 있다.
또한, 상기 수학식 6에서, "Rib" 및 "Rtb"는 각각 다음의 수학식 7 및 수학식 8에 의해 표현될 수 있다.
상기 수학식들 3, 4, 5, 7 및 8에서, "C1"은 도 4에 보여진 제1 커패시터(Ci)의 커패시턴스를 나타내고, "C2"는 도 4에 보여진 제2 커패시터(Ct)의 커패시턴스를 나타낸다. 또한, "C3"는 도 4에 보여진 부유게이트 커패시터(CFG)의 커패시턴스를 나타내고, "C4"는 도 4에 보여진 비트라인 커패시터(Cb)의 커패시턴스를 나타낸다.
상기 수학식 2 내지 수학식 8로부터 알 수 있듯이, 상기 부유게이트 전압(VFG)은 상기 제3 소거전압(Ve3)에 따라 변할 수 있다. 예를 들면, 상기 제3 소거전압(Ve3)이 상기 제2 소거전압(Ve2)보다 낮은 경우에, 상기 부유게이트 전압(VFG )은 상기 제3 소거전압(Ve3)이 상기 제2 소거전압(Ve2)과 동일한 경우에 해당하는 종래기술에 비하여 낮아진다. 즉, 상술한 본 발명에 따르면, 상기 최외곽 메인 셀들의 상기 메인 부유게이트들(MFG) 및 상기 P웰 영역(53) 사이의 전압차가 종래기술에 비하여 증가한다. 결과적으로, 상기 최외곽 메인 셀들의 소거효율이 개선된다. 이에 따라, 상기 메인 셀 어레이 영역(M1) 내의 모든 메인 셀들이 균일한 소거 문턱전압(uniform erased threshold voltage)을 가지므로, 읽기 모드에서 사용될 수 있는 읽기 전압(read voltage)의 범위를 증가시킬 수 있다. 다시 말해서, 읽기 불량(read fail)을 현저히 개선시킬 수 있다.
도 5는 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 일 예를 보여주는 단면도이다. 도 5에 있어서, 참조부호들 "M2", "DA2" 및 "DB2"으로 표시된 영역들은 각각 메인 셀 어레이 영역, 제1 더미 셀 어레이 영역 및 제2 더미 셀 어레이 영역을 나타낸다.
도 5를 참조하면, 본 실시예에 따른 메인 셀 어레이 영역(M2)는 도 3에 보여진 메인 셀 어레이 영역(M1)과 동일한 구조를 갖는다. 즉, 본 실시예에 따른 메인 셀들은 도 3에 보여진 메인 셀들과 동일한 구조를 갖는다. 그러나, 상기 제1 및 제2 더미 셀 어레이 영역들(DA2, DB2)은 도 3의 더미 게이트 패턴들(DG1, ... , DG4)과 다른 더미 게이트 패턴들(DG1', ... , DG4')을 갖는다. 구체적으로, 본 실시예에 따른 상기 더미 게이트 패턴들(DG1', ... , DG4')의 각각은 상기 메인 셀들의 터널 절연막(55a), 즉 메인 터널 절연막보다 두꺼운 더미 터널 절연막(55b)을 포함한다. 이에 따라, 상기 메인 셀들 내에 저장된 데이타들을 소거시키는 동안 상기 더미 게이트 패턴들(DG1', ... , DG4')의 상기 더미 워드라인들(DWL)에 상기 제2 소거전압(Ve2)보다 낮은 제3 소거전압(Ve3)이 인가될지라도, 상기 더미 셀들이 과잉소거되는(over erased) 것을 방지할 수 있다.
상기 더미 셀들의 과잉소거(over erasure)는 상기 더미 셀들이 상기 메인 셀들을 프로그램시키는 동안 항상 비선택되기 때문에 발생될 수 있다. 즉, 상기 더미 셀들에는 항상 소거조건(erasing condition) 만이 적용되므로 상기 더미 셀들은 과잉소거될 수 있다. 상기 더미 셀들이 과잉소거되면, 상기 더미 부유게이트들(DFG) 내에 정공들이 주입될 수 있다. 이 경우에, 상기 더미 부유게이트들(DFG)이 불안정한 전위를 가질 수 있다. 상기 더미 부유게이트들(DFG)의 불안정한 전위는 상기 최외곽 메인 셀들의 오동작(malfunction)을 유발시킬 수 있다. 이러한 오동작은 상기 최외곽 메인 셀들의 부유게이트들(MFG) 및 이에 인접한 더미 부유게이트들(DFG) 사이의 커플링 커패시터, 즉 부유게이트 커패시터(CFG)에 기인한다. 그러나, 본 실시예에 따르면, 상기 더미 셀들의 터널 절연막(55b)이 상기 메인 터널 절연막(55a)보다 두꺼우므로 상기 더미 셀들의 과잉소거(over erasure)를 현저히 억제시킬 수 있다. 그 결과, 상기 최외곽 메인 셀들이 오동작하는 것을 방지할 수 있다.
상기 더미 터널 절연막(55b)은 주변회로 영역(도시하지 않음) 내의 고전압 모스 트랜지스터의 게이트 절연막과 동일한 물질막일 수 있다. 이에 따라, 상기 고전압 게이트 절연막이 열산화막인 경우에, 상기 더미 터널 절연막(55b) 역시 열산화막일 수 있다.
도 6은 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 다른 예를 보여주는 단면도이다. 도 6에 있어서, 참조부호들 "M3", "DA3" 및 "DB3"으로 표시된 영역들은 각각 메인 셀 어레이 영역, 제1 더미 셀 어레이 영역 및 제2 더미 셀 어레이 영역을 나타낸다.
도 6을 참조하면, 본 실시예에 따른 상기 메인 셀 어레이 영역(M3)은 도 3의 메인 셀 어레이 영역(M1)과 동일한 구조를 갖는다. 또한, 상기 제1 및 제2 더미 셀 어레이 영역들(DA3, DB3) 역시 도 3의 제1 및 제2 더미 셀 어레이 영역들(DA1, DB1)과 동일한 구조를 갖는다. 그러나, 본 실시예는 상기 제1 및 제2 최외곽 메인 제어게이트 전극들(즉, 상기 제1 및 n번째 메인 게이트 패턴들(MG1, MGn)의 메인 워드라인들)을 각각 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들(즉, 상기 제2 및 제3 더미 게이트 패턴들(DG2, DG3)의 더미 워드라인들)에 전기적으로 접속시키는 국부배선들(60 또는 60a)을 구비하는 것을 특징으로 한다. 상기 국부배선들(60 또는 60a)은 연장되어 상기 제1 및 제2 내부 더미 제어게이트 전극들에 인접한 모든 더미 제어게이트 전극들(즉, 상기 제1 및 제4 더미 게이트 패턴들(DG1, DG4)의 더미 워드라인들)에 전기적으로 연결될 수 있다.
결과적으로, 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들은 본 발명에 따른 소거 동작(erasing operation)은 물론 프로그램 동작(program operation) 동안 항상 상기 메인 제어게이트 전극들과 동일한 전위(즉, 상기 제1 소거전압(Ve1))을 갖는다. 이에 따라, 상기 더미 셀들의 터널 절연막이 도 6에 도시된 바와 같이 상기 메인 셀들의 터널 절연막(55a)과 동일한 두께를 가질지라도, 상기 더미 셀들이 과잉소거되는 것을 방지할 수 있다.
도 7a는 반도체기판 상에 도 6의 국부배선들(60)을 구현하기에 적합한 레이아웃을 보여주는 평면도이고, 도 7b는 도 7a의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이다. 도 7a 및 도 7b에 있어서, 참조번호 "54"로 표시된 영역들은 상술한 셀 활성영역들에 해당하고, 참조번호 "54a"로 표시된 영역은 상기 셀 활성영역들을 한정하는 소자분리막에 해당한다.
도 7a 및 도 7b를 참조하면, 상기 국부배선들(60)중 하나는 상기 n번째 메인 게이트 패턴(MGn)의 상기 메인 워드라인(MWL; 제2 최외곽 메인 제어게이트 전극)의 일 단으로부터 연장되어 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 그룹의 더미 게이트 패턴들(DG3, DG4)중 적어도 상기 제3 더미 게이트 패턴(DG3)의 더미 워드라인(DWL; 제2 내부 더미 제어게이트 전극)의 일 단에 접촉한다. 이와 마찬가지로, 도면들에는 도시하지 않았지만, 상기 국부배선들(60)중 다른 하나는 상기 제1 메인 게이트 패턴(MG1)의 상기 메인 워드라인(MWL; 제1 최외곽 메인 제어게이트 전극)의 일 단으로부터 연장되어 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 그룹의 더미 게이트 패턴들(DG1, DG2)중 적어도 상기 제2 더미 게이트 패턴(DG3)의 더미 워드라인(DWL; 제1 내부 더미 제어게이트 전극)의 일 단에 접촉한다. 결과적으로, 상기 국부배선들(60)은 상기 층간절연막(59) 하에서 상기 최외곽 메인 제어게이트 전극들을 적어도 상기 내부 더미 제어게이트 전극들에 전기적으로 연결시킨다. 이 경우에, 상기 국부배선들(60)은 상기 메인 워드라인들(MWL) 및 상기 더미 워드라인들(DWL)과 동일한 물질막으로 이루어진다.
도 8a는 반도체기판 상에 도 6의 국부배선들(60a)을 구현하기에 적합한 레이아웃을 보여주는 평면도이고, 도 8b는 도 8a의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 상기 국부배선들(60a)중 하나는 상기 층간절연막(59) 상에 배치되고, 그것의 양 단들은 각각 상기 층간절연막(59)을 관통하는 콘택홀들(63)을 통하여 상기 제2 최외곽 메인 제어게이트 전극의 일 단 및 상기 제2 내부 더미 제어게이트 전극의 일 단에 전기적으로 연결된다. 이와 마찬가지로, 도면들에서는 도시하지 않았지만, 상기 국부배선들(60a)중 다른 하나 역시 상기 층간절연막(59) 상에 배치되고, 그것의 양 단들은 각각 상기 층간절연막(59)을 관통하는 다른 콘택홀들을 통하여 상기 제1 최외곽 메인 제어게이트 전극의 일 단 및 상기 제1 내부 더미 제어게이트 전극의 일 단에 전기적으로 연결된다. 이 경우에, 상기 국부배선들(60a)은 상기 비트라인들(61)과 동일한 물질막일 수 있다.
도 9는 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 또 다른 예를 보여주는 단면도이다. 도 9에 있어서, 참조부호들 "M4", "DA4" 및 "DB4"로 표시된 영역들은 각각 메인 셀 어레이 영역, 제1 더미 셀 어레이 영역 및 제2 더미 셀 어레이 영역을 나타낸다.
도 9를 참조하면, 본 실시예에 따른 상기 메인 셀 어레이 영역(M4)은 도 5의 메인 셀 어레이 영역(M2)과 동일한 구조를 갖는다. 또한, 상기 제1 및 제2 더미 셀 어레이 영역들(DA4, DB4) 역시 도 5의 제1 및 제2 더미 셀 어레이 영역들(DA2, DB2)과 동일한 구조를 갖는다. 이에 더하여, 본 실시예는 도 6, 도 7a, 도 7b, 도 8a, 및 도 8b를 참조하여 설명된 국부배선들(60 또는 60a)을 더 포함한다. 결과적으로, 본 실시예에 따르면, 상기 노어형 플래쉬 메모리소자의 소거특성(erasure characteristic)을 더욱 향상시킬 수 있다. 다시 말해서, 상기 메인 셀들의 소거 문턱전압(erased threshold voltage)의 균일도는 물론 상기 더미 셀들의 과잉소거(over erasure)에 따른 상기 최외곽 메인 셀들의 오동작을 개선시킬 수 있다.
도 10은 종래의 소거방법 및 본 발명에 따른 소거방법들을 사용하여 소거된 노어형 플래쉬 메모리 셀들중 최외곽 메인 셀들의 문턱전압의 측정결과들을 도시한 그래프이다. 도 10에 있어서, 가로축은 소거 문턱전압(erased threshold voltage; VTE)를 나타내고, 세로축은 누적분포율(cumulative distribution rate; R)을 나타낸다. 또한, 도 10에 있어서, 곡선(21)은 종래의 소거방법이 적용된 시료들의 소거 문턱전압들을 보여주고, 곡선들(23, 25)은 각각 본 발명의 제1 및 제2 실시예들에 따른 소거방법들이 적용된 시료들의 소거 문턱전압들을 보여준다. 여기서, 상기 곡선들(21, 23, 25)의 각각은 130개의 최외곽 메인 셀들의 소거 문턱전압들의 누적분포율을 나타낸다.
종래의 소거방법 및 본 발명에 따른 소거방법들이 적용된 노어형 플래쉬 메모리소자들의 메인 셀들 및 더미 셀들은 83Å의 터널 산화막 및 155Å의 등가산화막 두께(equivalent oxide thickness)를 갖는 O/N/O막을 갖도록 제작되었다. 또한, 종래의 소거방법을 실시하기 위하여, 메인 워드라인들에 -9볼트의 제1 소거전압을 인가하였고 셀 어레이 영역 내의 P웰 영역 및 상기 메인 워드라인들의 양 옆에 각각 배치된 한 쌍의 더미 워드라인들에 +7볼트의 제2 소거전압을 인가하였다. 상기 제1 및 제2 소거전압들은 10㎳(millisecond) 동안 인가되었다.
한편, 본 발명의 제1 실시예에 따른 소거방법은 메인 워드라인들 및 P웰 영역에 각각 -9볼트의 제1 소거전압 및 +7볼트의 제2 소거전압을 인가하고 상기 메인 워드라인들의 양 옆에 배치된 한 쌍의 더미 워드라인들에 0볼트의 제3 소거전압을 인가함으로써 이루어졌다. 이에 더하여, 본 발명의 제2 실시예에 따른 소거방법은 상기 메인 워드라인들 및 P웰 영역에 각각 -9볼트의 제1 소거전압 및 +7볼트의 제2 소거전압을 인가하고 상기 메인 워드라인들의 양 옆에 배치된 상기 한 쌍의 더미 워드라인들에 -9볼트의 제3 소거전압을 인가함으로써 이루어졌다. 상기 제1 및 제2 실시예들에 따른 소거 동작들 역시 10ms 동안 실시되었다.
도 10을 참조하면, 종래의 소거방법을 사용하여 소거된 최외곽 메인 셀들은 약 2.1볼트 내지 3.2볼트의 소거 문턱전압들을 보였다. 이에 반하여, 본 발명의 제1 실시예에 따른 소거방법을 사용하여 소거된 최외곽 메인 셀들은 약 1.9볼트 내지 3볼트의 소거 문턱전압들을 보였다. 또한, 본 발명의 제2 실시예에 따른 소거방법을 사용하여 소거된 최외곽 메인 셀들은 약 1.6볼트 내지 2.8볼트의 소거 문턱전압들을 보였다.
결론적으로, 본 발명에 따른 소거방법은 종래의 소거방법에 비하여 최외곽 메인 셀들의 소거특성을 개선시키었다.
본 발명의 실시예들에 따르면, 반도체기판의 P웰 영역에 형성된 메인 셀들 및 더미 셀들을 갖는 플래쉬 메모리소자의 소거 동작에 있어서, 상기 메인 셀들에 인접한 더미 워드라인들(더미 제어게이트 전극들)에 상기 P웰 영역에 인가되는 전압보다 낮은 소거전압을 인가한다. 그 결과, 상기 메인 셀들중 최외곽 메인 셀들의 소거불량을 개선시킬 수 있다. 다시 말해서, 상기 모든 메인 셀들의 소거 문턱전압 균일도를 향상시킬 수 있다.
도 1은 더미 셀들을 갖는 종래의 노어형 플래쉬 메모리소자 및 그 소거방법을 설명하기 위한 단면도이다.
도 2는 도 1에 보여진 최외곽 메인 셀(an outermost main cell)의 커플링 비를 설명하기 위한 등가회로도이다.
도 3은 본 발명의 실시예에 따른 노어형 플래쉬 메모리소자의 소거방법을 설명하기 위한 단면도이다.
도 4는 도 3에 보여진 최외곽 메인 셀의 커플링 비를 설명하기 위한 등가회로도를 포함하는 단면도이다.
도 5는 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 일 예를 보여주는 개략적인 단면도이다.
도 6은 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 다른 예를 보여주는 개략적인 단면도이다.
도 7a는 반도체기판 상에 도 6에 보여진 국부배선들(local interconnection lines)을 구현하기에 적합한 레이아웃의 일 예를 보여주는 평면도이다.
도 7b는 도 7a의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 8a는 반도체기판 상에 도 6에 보여진 국부배선들(local interconnection lines)을 구현하기에 적합한 레이아웃의 다른 예를 보여주는 평면도이다.
도 8b는 도 8a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 9는 본 발명에 따른 소거방법을 적용하기에 적합한 노어형 플래쉬 메모리 셀 영역의 또 다른 예를 보여주는 개략적인 단면도이다.
도 10은 종래의 소거방법 및 본 발명에 따른 소거방법을 사용하여 소거된 최외곽 메인 셀들의 문턱전압의 측정결과들을 보여주는 그래프이다.

Claims (25)

  1. 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들로 구성되는 셀 어레이 영역을 갖는 반도체기판에 형성되되, 상기 메인 셀 어레이 영역은 복수개의 평행한 메인 제어게이트 전극들을 구비하고, 상기 메인 제어게이트 전극들은 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽(outermost) 메인 제어게이트 전극 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 구비하고, 상기 제1 및 제2 더미 셀 어레이 영역들은 각각 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부(inner) 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 구비하는 플래쉬 메모리소자의 소거방법에 있어서, 상기 소거방법은
    상기 메인 제어게이트 전극들에 제1 소거전압을 인가하고,
    상기 셀 어레이 영역 내의 상기 반도체기판에 상기 제1 소거전압보다 높은 제2 소거전압을 인가하고,
    상기 제1 및 제2 더미 셀 어레이 영역 내에 배치된 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들에 상기 제2 소거전압보다 낮은 제3 소거전압을 인가하는 것을 포함하는 플래쉬 메모리소자의 소거방법.
  2. 제 1 항에 있어서,
    상기 제1 소거전압은 음의 전압이고, 상기 제2 소거전압은 양의 전압인 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  3. 제 2 항에 있어서,
    상기 제3 소거전압은 상기 제1 소거전압과 동일한 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  4. 제 2 항에 있어서,
    상기 제3 소거전압은 상기 제1 소거전압보다 높고 상기 제2 소거전압보다 낮은 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  5. 제 1 항에 있어서,
    상기 제1 소거전압은 -7볼트이고, 상기 제2 소거전압은 +9볼트인 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  6. 제 5 항에 있어서,
    상기 제3 소거전압은 -7볼트인 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  7. 제 5 항에 있어서,
    상기 제3 소거전압은 -7볼트보다 높고 0볼트보다 낮은 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  8. 제 1 항에 있어서,
    상기 제3 소거전압은 상기 제1 및 제2 그룹의 더미 제어게이트 전극들의 모두에 인가되는 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  9. 제 1 항에 있어서,
    상기 제2 소거전압이 인가되는 상기 반도체기판은 P웰 영역인 것을 특징으로 하는 플래쉬 메모리소자의 소거방법.
  10. 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판;
    상기 메인 셀 어레이 영역 내의 상기 반도체기판에 형성되되, 그들의 각각은 차례로 적층된 메인 터널 절연막, 메인 전하 저장층(main charge storage layer), 게이트 층간절연막 및 메인 제어게이트 전극으로 이루어진 메인 게이트 패턴을 갖는 복수개의 메인 셀들; 및
    상기 제1 및 제2 더미 셀 어레이 영역 내의 상기 반도체기판에 형성된 복수개의 더미 셀들을 포함하되, 상기 더미 셀들의 각각은 차례로 적층된 더미 터널 절연막, 더미 전하 저항층(dummy charge storage layer), 게이트 층간절연막 및 더미 제어게이트 전극으로 이루어진 더미 게이트 패턴을 갖고, 상기 더미 터널 절연막의 두께는 상기 메인 터널 절연막의 두께보다 더 큰 것을 특징으로 하는 플래쉬 메모리소자.
  11. 제 10 항에 있어서,
    상기 메인 터널 절연막 및 상기 더미 터널 절연막은 열산화막인 것을 특징으로 하는 플래쉬 메모리소자.
  12. 제 10 항에 있어서,
    상기 메인 전하 저장층들 및 상기 더미 전하 저장층들은 반도체막으로 형성된 부유게이트들인 것을 특징으로 하는 플래쉬 메모리소자.
  13. 제 10 항에 있어서,
    상기 메인 전하 저장층들 및 상기 더미 전하 저장층들은 실리콘 질화막인 것을 특징으로 하는 플래쉬 메모리소자.
  14. 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판;
    상기 반도체기판에 형성되어 상기 셀 어레이 영역 내에 복수개의 평행한 셀 활성영역들을 한정하는 소자분리막;
    상기 메인 셀 어레이 영역 내의 상기 셀 활성영역들의 상부를 가로지르는 복수개의 평행한 메인 제어게이트 전극들;
    상기 메인 제어게이트 전극들 및 상기 셀 활성영역들 사이에 개재된 메인 부유게이트들;
    상기 메인 부유게이트들 및 상기 셀 활성영역들 사이에 개재된 메인 터널 절연막;
    상기 제1 및 제2 더미 셀 어레이 영역들 내의 상기 셀 활성영역들의 상부를 가로지르고 상기 메인 제어게이트 전극들에 평행한 더미 제어게이트 전극들;
    상기 더미 제어게이트 전극들 및 상기 셀 활성영역들 사이에 개재된 더미 부유게이트들; 및
    상기 더미 부유게이트들 및 상기 셀 활성영역들 사이에 개재되고, 상기 메인 터널 절연막보다 큰 두께를 갖도록 형성된 더미 터널 절연막을 포함하는 플래쉬 메모리소자.
  15. 제 14 항에 있어서,
    상기 메인 터널 절연막 및 상기 더미 터널 절연막은 열산화막인 것을 특징으로 하는 플래쉬 메모리소자.
  16. 제 14 항에 있어서,
    상기 메인 제어게이트 전극들은 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽 메인 제어게이트 전극(a first outermost main control gate electrode) 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 포함하고, 상기 더미 제어게이트 전극들은 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 포함하는 것을 특징으로 하는 플래쉬 메모리소자.
  17. 제 16 항에 있어서,
    상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들(ends)로부터 연장되어 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 각각 접촉하는 국부배선들(local interconnection lines)을 더 포함하되, 상기 국부배선들은 상기 더미 제어게이트 전극들 및 상기 메인 제어게이트 전극들과 동일한 물질막인 것을 특징으로 하는 플래쉬 메모리소자.
  18. 제 16 항에 있어서,
    상기 메인 제어게이트 전극들 및 상기 메인 부유게이트들 사이와 아울러서 상기 더미 제어게이트 전극들 및 상기 더미 부유게이트들 사이에 개재된 게이트 층간절연막;
    상기 메인 제어게이트 전극들 사이의 상기 셀 활성영역들에 형성되고 상기 각 셀 활성영역들 내에서 교대로(alternately) 배치된 소오스 영역 및 드레인 영역;
    상기 제어게이트 전극들 및 상기 소오스/드레인 영역들을 갖는 반도체기판의 전면을 덮는 층간절연막; 및
    상기 층간절연막 상에 상기 셀 활성영역들에 중첩하도록 배치된 복수개의 평행한 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 드레인 영역들에 전기적으로 접속되는 것을 특징으로 하는 플래쉬 메모리소자.
  19. 제 18 항에 있어서,
    상기 층간절연막 상에 배치된 국부배선들을 더 포함하되, 상기 국부배선들은 상기 층간절연막을 관통하는 콘택홀들을 통하여 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들을 각각 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 전기적으로 접속시키는 것을 특징으로 하는 플래쉬 메모리소자.
  20. 메인 셀 어레이 영역 및 상기 메인 셀 어레이 영역의 양 옆에 각각 위치하는 제1 및 제2 더미 셀 어레이 영역들을 갖는 반도체기판;
    상기 반도체기판에 형성되어 상기 셀 어레이 영역 내에 복수개의 평행한 셀 활성영역들을 한정하는 소자분리막;
    상기 메인 셀 어레이 영역 내의 상기 셀 활성영역들의 상부를 가로지르되, 상기 제1 더미 셀 어레이 영역에 인접한 제1 최외곽 메인 제어게이트 전극 및 상기 제2 더미 셀 어레이 영역에 인접한 제2 최외곽 메인 제어게이트 전극을 구비하는 복수개의 평행한 메인 제어게이트 전극들;
    상기 제1 및 제2 더미 셀 어레이 영역 내의 상기 셀 활성영역들의 상부를 가로지르되, 상기 제1 최외곽 메인 제어게이트 전극에 인접한 제1 내부 더미 제어게이트 전극 및 상기 제2 최외곽 메인 제어게이트 전극에 인접한 제2 내부 더미 제어게이트 전극을 구비하는 더미 제어게이트 전극들;
    상기 메인 제어게이트 전극들 및 상기 더미 제어게이트 전극들을 갖는 반도체기판을 덮는 층간절연막; 및
    상기 층간절연막의 하부 또는 상부에 배치되어 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들을 각각 상기 제1 및 제2 최외곽 메인 제어게이트 전극들에 전기적으로 접속시키는 국부배선들을 포함하는 플래쉬 메모리소자.
  21. 제 20 항에 있어서,
    상기 메인 제어게이트 전극들 및 상기 셀 활성영역들 사이에 개재된 메인 부유게이트들;
    상기 메인 부유게이트들 및 상기 셀 활성영역들 사이에 개재된 메인 터널 절연막;
    상기 더미 제어게이트 전극들 및 상기 셀 활성영역들 사이에 개재된 더미 부유게이트들; 및
    상기 더미 부유게이트들 및 상기 셀 활성영역들 사이에 개재되고, 상기 메인 터널 절연막과 동일한 두께를 갖도록 형성된 더미 터널 절연막을 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자.
  22. 제 20 항에 있어서,
    상기 메인 제어게이트 전극들 사이의 상기 셀 활성영역들에 형성되고 상기 각 셀 활성영역들 내에서 교대로(alternately) 배치된 소오스 영역 및 드레인 영역을 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자.
  23. 제 22 항에 있어서,
    상기 층간절연막 상에 상기 제어게이트 전극들을 가로지르도록 배치된 복수개의 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 드레인 영역들에 전기적으로 접속되는 것을 특징으로 하는 플래쉬 메모리소자.
  24. 제 20 항에 있어서,
    상기 국부배선들은 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들(ends)로부터 연장되어 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 각각 접촉하되, 상기 국부배선들은 상기 더미 제어게이트 전극들 및 상기 메인 제어게이트 전극들과 동일한 물질막인 것을 특징으로 하는 플래쉬 메모리소자.
  25. 제 20 항에 있어서,
    상기 국부배선들은 상기 층간절연막 상에 배치되고 상기 층간절연막을 관통하는 콘택홀들을 통하여 상기 더미 제어게이트 전극들중 적어도 상기 제1 및 제2 내부 더미 제어게이트 전극들의 단부들을 각각 상기 제1 및 제2 최외곽 메인 제어게이트 전극들의 단부들에 전기적으로 접속시키는 것을 특징으로 하는 플래쉬 메모리소자.
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