CN116209263A - 闪存存储器版图、闪存存储器及其制作方法 - Google Patents

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CN116209263A CN202310324563.5A CN202310324563A CN116209263A CN 116209263 A CN116209263 A CN 116209263A CN 202310324563 A CN202310324563 A CN 202310324563A CN 116209263 A CN116209263 A CN 116209263A
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夏鹏
李冰寒
江红
高超
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Abstract

本发明提供一种闪存存储器版图、闪存存储器及其制作方法，版图包括：有源区版图层，包括多个沿第一方向平行排列的有源区，有源区包括有效有源区与虚拟有源区；第一浮栅版图层，包含多个沿第二方向平行排列的第一浮栅图形；第二浮栅版图层，包括多个沿第二方向平行排列的第二浮栅图形，第二浮栅图形两两相对设置于连接区两侧，在每个连接区内，第二浮栅图形隔行设置于第一浮栅图形上，相邻的第一浮栅图形在不同的连接区内设置有第二浮栅图形；控制栅接触孔版图层，包括位于连接区内且沿第二方向延伸的控制栅接触孔图形；本发明采用上述版图层最终形成浮栅与控制栅，与现有技术相比，连接区面积缩小，存储单元有效面积利用率提高，工艺窗口增大。

Description

闪存存储器版图、闪存存储器及其制作方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种闪存存储器版图、闪存存储器及其制作方法。
背景技术
闪存(flash)由于其具有高密度、低价格、以及电可编程、擦除的优点，已被广泛作为非易失性记忆体应用的最优选择。一般而言，浮栅型闪存都有着类似的原始存储单元(cell)它们都有层叠的栅极结构，该栅极结构包括浮栅和至少覆盖浮栅的控制栅。其中，所述控制栅通过耦合以控制浮栅中电子的存储与释放。
Nord flash的擦除是发生在浮栅与字线之间的福勒诺海隧穿，通过在字线与控制栅上施加高低电压，使得浮栅与字线之间形成较高的电势差与电场强度，浮栅中存储的电子隧穿通过隧穿氧化层，使浮栅上的电势由负变正，从而改变存储状态。
Nord flash目前将控制栅引出的方法为：每隔256根有效有源区设置一个条状(strap)区域，通过控制栅接触孔版图制作而成的掩膜版的图形化以及第二浮栅版图制作而成的掩膜版的图形化将控制栅露出，并与其他行的控制栅隔断，之后通过接触孔引出控制栅。
具体的工艺流程包括：形成控制栅多晶硅层之后，通过第二浮栅版图制作而成的掩膜版的图形化(即曝光与显影)将第二浮栅版图覆盖区域的控制栅多晶硅层去除；之后通过控制栅接触孔版图的图形化保护控制栅接触孔版图覆盖区域的控制栅多晶硅层，其余除第一浮栅版图和控制栅接触孔版图覆盖区域的控制栅多晶硅层均被去除，最终形成控制栅。然而这种结构比较占用面积，且工艺窗口较小。
发明内容
本发明的目的在于提供一种闪存存储器版图、闪存存储器及其制作方法，提高存储单元的有效面积利用率，增大工艺窗口。
为解决上述技术问题，根据本发明的第一个方面，提供了一种闪存存储器版图，包括多个有效区以及位于相邻有效区之间的连接区，所述闪存存储器版图包括：
有源区版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述有效区与所述连接区之间的虚拟有源区；
第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形；
第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置与所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形；以及
控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形。
可选的，多个所述有源区呈直条形沿所述第一方向平行排列且沿所述第二方向延伸；多个所述第一浮栅图形呈直条形沿所述第二方向平行排列且沿所述第一方向延伸；所述第一方向与所述第二方向相互垂直。
可选的，所述第二浮栅图形在所述第二方向上呈直条形，且位于同一所述连接区内的同一侧的所述第二浮栅图形在所述第二方向上的延长线相重叠。
可选的，所述控制栅接触孔图形呈长条形沿所述第二方向延伸，所述控制栅接触孔图形与所述连接区内相对两侧的所述第二浮栅图形均部分重叠。
可选的，所述闪存存储器版图还包括边缘区，所述边缘区与所述有效区之间设置有所述连接区，所述连接区靠近所述边缘区的一侧的所述第二浮栅图形呈直条形且沿所述第二方向延伸。
可选的，所述连接区的两侧各设置有一个所述虚拟有源区，位于所述连接区一侧的所述虚拟有源区作为参考单元有源区，位于所述连接区另一侧的所述虚拟有源区作为字线接触孔区域。
可选的，每个所述有效区内的所述有效有源区的个数为128个。
为解决上述技术问题，根据本发明的第二个方面，还提供了一种闪存存储器的制作方法，采用如上所述的闪存存储器版图进行制作，所述制作方法包括：
提供衬底，所述衬底包括多个有效区以及位于相邻有效区之间的连接区；
在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；
利用第一掩膜版对所述控制栅多晶硅层进行图形化，所述第一掩膜版具有第二浮栅版图层；
利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，所述第二掩膜版具有第一浮栅版图层；以及
利用第三掩膜版对所述控制栅多晶硅层于所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，所述第三掩膜版具有控制栅接触孔版图层；
其中，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
可选的，每组控制栅每隔一个连接区被隔断。
可选的，所述控制栅的长度包括256个有效有源区、4个虚拟有源区以及一个所述连接区。
可选的，所述衬底还包括边缘区，所述边缘区与所述有效区之间设置有连接区，每条所述控制栅在靠近所述边缘区一侧的所述连接区内被隔断。
为解决上述技术问题，根据本发明的第三个方面，还提供了一种闪存存储器，采用如上所述的闪存存储器的制作方法制作而成。
综上所述，在本发明提供的闪存存储器版图、闪存存储器及其制作方法中，闪存存储器版图包括有源区版图层、第一浮栅版图层、第二浮栅版图层与控制栅接触孔版图层，所述有源区版图层包含多个沿第一方向平行排列的有源区，所述有源区包含位于所述有效区内的有效有源区以及位于所述有效区与所述连接区之间的虚拟有源区，所述第一浮栅版图层包含多个沿第二方向平行排列的第一浮栅图形，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形；本发明采用由上述版图层制作而成的掩膜版进行图形化最终形成浮栅与控制栅，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔，以将所述控制栅引出。与现有技术相比，本发明连接区面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。并且由于在有效区与连接区之间设置有虚拟有源区，所述虚拟有源区的实际尺寸可以与有效有源区的实际尺寸存在偏差，从而增大工艺及光学修正的窗口。
进一步的，位于所述连接区一侧的所述虚拟有源区作为参考单元有源区，使得闪存存储器测试时的参考电流更接近存储单元电流，使得测试结果更准确；位于所述连接区另一侧的所述虚拟有源区作为字线接触孔区域，避免字线长度太长，电压传导时压降太大的问题。
进一步的，连接区内的第一浮栅图形不再为S形，无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。
进一步的，控制栅接触孔图形不再为小岛状，无需考虑接触孔形成在控制栅接触孔图形小岛区域内，控制栅接触孔图形以及接触孔的工艺窗口增大。
进一步的，靠近边缘区一侧的连接区内的控制栅被隔断，MPOL ET无需刻蚀边缘区内的控制栅，MPOL ET的工艺窗口增大。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是传统的闪存存储器的存储单元阵列中间位置的版图示意图。
图2是传统的闪存存储器的存储单元阵列边缘位置的版图示意图。
图3是本发明一实施例提供的闪存存储器的存储单元阵列中间位置的版图示意图。
图4是本发明一实施例提供的闪存存储器的存储单元阵列边缘位置的版图示意图。
图5是本发明一实施例提供的闪存存储器的制作方法的流程图。
附图中：
图1与图2中，
10-有源区；10a-有效有源区；10b-参考存储单元有源区；10c-虚拟有源区；11-第一浮栅图形；12-第二浮栅图形；13-控制栅接触孔图形；14-控制栅；15-接触孔；I-有效区；II-连接区；III-边缘区。
图3与图4中，
100-有源区；100a-有效有源区；100b-虚拟有源区；110-第一浮栅图形；120-第二浮栅图形；130-控制栅接触孔图形；140-控制栅；150-接触孔；I-有效区；II-连接区；III-边缘区。
具体实施方式
图1是传统的闪存存储器的存储单元阵列中间位置的版图示意图。请参考图1所示，闪存存储器的版图包括多个有效区I以及位于相邻所述有效区I之间的连接区II(又称条状区，strap区)，所述连接区II用于将控制栅引出。闪存存储器的版图包括有源区版图层(ACT)、第一浮栅版图层(FLGT)、第二浮栅版图层(FLGT2)以及控制栅接触孔版图层(CGCT)。所述有源区版图层包括多个沿第一方向x平行排列且沿第二方向y延伸的有源区10，所述有源区10包含位于所述有效区I内的有效有源区10a，位于所述连接区II一侧且靠近所述有效有源区10a的参考存储单元有源区10b，分别位于所述连接区II两侧的两条虚拟有源区10c。其中，所述第一方向x与所述第二方向y相垂直。
所述第一浮栅版图层包括多个沿第二方向y平行排列且沿第一方向x延伸的第一浮栅图形11，所述第一浮栅图形11包括两端的直条形图形以及位于直条形图形之间的S形图形，其中S形图形位于所述连接区II内，且相邻两个第一浮栅图形11的S形图形相反且位于所述连接区II的不同位置，相同形状的所述第一浮栅图形11间隔排列。
第二浮栅版图层包括多个第二浮栅图形12，所述第二浮栅图形12位于相邻所述第一浮栅图形11之间，每个所述第一浮栅图形11的S形图形与相邻所述第一浮栅图形11的直条形图形之间设置有第二浮栅图形12。在所述连接区II内，所述第二浮栅图形12具有两列，且间隔排列。
所述控制栅接触孔版图层包括多个控制栅接触孔图形13，所述控制栅接触孔图形13位于所述连接区II内，且位于所述第二浮栅图形12以及与其相邻的S形图形的第一浮栅图形11上。在每个所述连接区II内设置有两列所述控制栅接触孔图形13，两列所述控制栅接触孔图形13间隔排列。
通过有源区版图层制作有源区掩膜版，通过第一浮栅版图层制作第一浮栅掩膜版，通过第二浮栅版图层制作第二浮栅掩膜版，通过控制栅接触孔版图层制作控制栅接触孔掩膜版。
在形成控制栅多晶硅层后，先通过第二浮栅掩膜版进行曝光与显影去除所述第二浮栅掩膜版覆盖区域的控制栅多晶硅层，接着通过控制栅接触孔掩膜版的曝光与显影保护所述控制栅接触孔掩膜版覆盖区域内的控制栅多晶硅层，刻蚀去除所述第一浮栅掩膜版与所述控制栅接触孔掩膜版覆盖区域之外的所述控制栅多晶硅层，最终形成浮栅(未图示)与图1中所示的控制栅14。每条所述浮栅上形成有相隔离的一组两条控制栅14，图1中仅示出了三组所述控制栅14。每组控制栅中的两条控制栅14在所述连接区II内呈S形，且该S形与所述第一浮栅图形11的S形位于同一区域内，并通过在该S形上形成接触孔15以引出所述控制栅14。所述接触孔15通过所述控制栅接触孔图形13形成。
然而，从第一方向x来看，假设相邻有源区10中心线之间的距离(pitch)为单位长度1，由于连接区II两端的有源区10间距比较大，需要在所述连接区II左右两侧各设置两根虚拟有源区10c来保证有效有源区10a的周围环境，有效有源区10a的间距(space)为18，存储单元有效面积的利用率为256/(256+18)＝93.43％，其利用率比较低。
从第二方向y来看，假设相邻第一浮栅图形11中心线之间的距离为单位长度1，有效区I内第一浮栅图形11的间距为0.53，而连接区II内第一浮栅图形11的间距为0.43，工艺窗口更小，容易造成控制栅桥接(bridge)。
另外，所述控制栅接触孔图形13为方块状的小岛，接触孔15需要形成在控制栅接触孔图形13上才能将控制栅14引出，对控制栅接触孔图形13与接触孔15曝光套刻精度(overlay)要求比较高。
图2是传统的闪存存储器的存储单元阵列边缘位置的版图示意图。请参考图2所示，闪存存储器的版图包括边缘区III，在边缘区III与有效区I之间设置有连接区II，在所述边缘区III，所述第一浮栅图形11的端头需要采用MPOL ET(memory poly ET，记忆多晶硅刻蚀)，以确保所述浮栅上的两条控制栅14不会导通。但是由于存储单元结构复杂，导致MPOL ET时需要刻蚀边缘区III的氮化硅以及存储单元端头处的氧化硅和多晶硅，对刻蚀工艺要求比较高。
为解决上述问题，本申请发明人提供一种闪存存储器版图、闪存存储器及其制作方法，将同一条浮栅上的两条控制栅分别通过反向设置的两个连接块上的接触孔引出，提高存储单元有效面积的利用率，并增加工艺窗口。
具体的，本发明提供一种闪存存储器版图，包括多个有效区以及位于相邻有效区之间的连接区，所述闪存存储器版图包括：有源区版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述有效区与所述连接区之间的虚拟有源区；第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形；第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形；以及控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形。
本发明还提供一种闪存存储器的制作方法，采用如上所述的闪存存储器版图进行制作，所述制作方法包括：提供衬底，所述衬底包括多个有效区以及位于相邻有效区之间的连接区；在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；利用第一掩膜版对所述控制栅多晶硅层进行图形化，其中所述第一掩膜版具有第二浮栅版图层；利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，其中所述第二掩膜版具有第一浮栅版图层；利用第三掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，其中所述第三掩膜版具有控制栅接触孔版图层；每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
本发明还提供一种闪存存储器，采用如上所述的闪存存储器的制作方法制作而成。
本发明提供的闪存存储器版图、闪存存储器及其制作方法，连接区面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。并且由于在有效区与连接区之间设置有虚拟有源区，所述虚拟有源区的实际尺寸可以与有效有源区的实际尺寸存在偏差，从而增大工艺及光学修正的窗口。
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本发明中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，除非内容另外明确指出外。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征。
图3是本发明一实施例提供的闪存存储器的存储单元阵列中间位置的版图示意图。请参考图3所示，所述闪存存储器版图包括多个有效区I以及位于相邻有效区I之间的连接区II，所述闪存存储器版图包括：
有源区版图层，所述有源区版图层包括多个沿第一方向x平行排列的有源区100，所述有源区100包括位于所述有效区I内的有效有源区100a以及位于所述有效区I与所述连接区II之间的虚拟有源区100b；
第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向y平行排列的第一浮栅图形110；
第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向y平行排列的第二浮栅图形120，所述第二浮栅图形120两两相对设置于所述连接区II两侧，且在每个所述连接区II内，所述第二浮栅图形120隔行设置于所述第一浮栅图形110上，相邻的所述第一浮栅图形110在不同的连接区II内设置有所述第二浮栅图形120；以及
控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区II内且沿所述第二方向y延伸的控制栅接触孔图形130。
本实施例中，多个所述有源区100呈直条状沿所述第一方向x平行排列且沿所述第二方向y延伸，所述第一方向与所述第二方向相互垂直。示例性的，所述连接区II的两侧各设置有一个所述虚拟有源区100b，位于所述连接区II一侧(例如图3所示的所述连接区II的左侧)的所述虚拟有源区100b作为参考单元有源区，位于所述连接区II另一侧(例如图3所示的所述连接区II的右侧)的所述虚拟有源区100b作为字线接触孔区域。
与现有技术相比，本发明连接区II面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。并且由于在有效区I与连接区II之间设置有虚拟有源区100b，所述虚拟有源区100b的实际尺寸可以与有效有源区100b的实际尺寸存在偏差，从而增大工艺及光学修正的窗口。
位于所述连接区II一侧的所述虚拟有源区100b作为参考单元有源区，使得闪存存储器测试时的参考电流更接近存储单元电流，使得测试结果更准确；位于所述连接区II另一侧的所述虚拟有源区100b作为字线接触孔区域，避免字线长度太长，电压传导时压降太大的问题。
多个所述第一浮栅图形110呈直条形沿所述第二方向y平行排列且沿所述第一方向x延伸。在所述有效区I与所述连接区II内所述第一浮栅图形110均呈直条形，与图1中的直条形与S形组成的所述第一浮栅图形11相比，本实施例中无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。
所述第二浮栅图形120在所述第二方向y上呈直条形，且位于同一所述连接区II内的同一侧的所述第二浮栅图形120在所述第二方向y上的延长线相重叠。在同一所述连接区II内，所述第二浮栅图形120隔行设置于所述第一浮栅图形110上，相邻的所述第一浮栅图形110在不同的连接区II内设置有所述第二浮栅图形120。例如，图3中从左往右，在第一个连接区II内，所述第二浮栅图形120依次设置在第一行、第三行、第五行的所述第一浮栅图形110上，在第二个连接区II内，所述第二浮栅图形120依次设置在第二行、第四行、第六行的所述第一浮栅图形110上，在第三个连接区II内，所述第二浮栅图形120依次设置在第一行、第三行、第五行的所述第一浮栅图形110上，依次类推，但不限于此。
所述控制栅接触孔图形130呈长条形沿所述第二方向y延伸，所述控制栅接触孔图形130与所述连接区II内相对两侧的所述第二浮栅图形120均部分重叠。当然在其他实施例中，所述控制栅接触孔图形130与所述连接区II内相对两侧的所述第二浮栅图形120也可以不重叠，例如具有间隔或者刚好接触。在每个所述连接区II内仅设置有一个所述控制栅接触孔图形130，所述控制栅接触孔图形130呈长条形沿所述第二方向y延伸，与图1中呈方块状小岛的控制栅接触孔图形13相比，本实施例中无需考虑接触孔形成在控制栅接触孔图形的小岛区域内，控制栅接触孔图形130以及接触孔的工艺窗口增大。
图4是本发明一实施例提供的闪存存储器的存储单元阵列边缘位置的版图示意图。请参考图4所示，所述闪存存储器版图还包括边缘区III，所述边缘区III与所述有效区I之间设置有所述连接区II，所述连接区II靠近所述边缘区III的一侧的所述第二浮栅图形120呈直条形且沿所述第二方向延伸。
本实施例中，每个所述有效区I内的所述有源区100的个数为128个，但不限于此。假设所述有源区100中心线之间的距离(pitch)为单位长度1，所述连接区II左右两端的有效有源区的间距(space)为4.4，存储单元有效面积的利用率为128/(128+4.4)＝96.67％，与图1中的93.43％相比，其存储单元有效面积的利用率得到了提升。
采用上述版图层最终可以形成如图3所示的控制栅140。请参考图3所示，每条所述浮栅上设置有一组两条相隔离的所述控制栅140，相邻的每组控制栅在不同的所述连接区II被隔断，每组控制栅140中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔150。
本实施例中，示例性的，以Nord flash的存储单元面积为0.042μm2为例进行说明，在所述存储单元中间位置，所述有源区100的宽度为0.145μm，相邻所述有源区100之间的间距为0.08μm；所述第一浮栅图形110的宽度为0.176μm，相邻所述第一浮栅图形110之间的间隔为0.2μm；所述第二浮栅图形120的宽度(在所述第一方向x上的尺寸)为0.12μm，所述第二浮栅图形120的长度(在所述第二方向y上的尺寸)为0.436μm；所述控制栅接触孔图形130的宽度为0.3μm。在所述存储单元边缘位置，所述第一浮栅图形110的边缘距离存储单元最边缘的距离为0.4μm，边缘的所述虚拟有源区100b距离所述第一浮栅图形110的边缘的距离为0.94μm，所述控制栅接触孔图形130靠近边缘一侧的所述第二浮栅图形120的宽度为0.2μm，所述控制栅接触孔图形130远离边缘一侧的所述第二浮栅图形120的宽度为0.12μm。
图5是本发明一实施例提供的闪存存储器的制作方法的流程图。请参考图5所示，所述闪存存储器的制作方法包括以下步骤：
S1：提供衬底，所述衬底包括多个有效区以及位于相邻有效区之间的连接区；
S2：在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；
S3：利用第一掩膜版对所述控制栅多晶硅层进行图形化，所述第一掩膜版具有第二浮栅版图层；
S4：利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，所述第二掩膜版具有第一浮栅版图层；以及
S5：利用第三掩膜版对所述控制栅多晶硅层于所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，所述第三掩膜版具有控制栅接触孔版图层。
其中，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
接下来，将结合图5与图3、图4对本发明所提供闪存存储器的制作方法进行详细说明。可以理解的是，图3与图4显示的是版图，采用该版图制作掩膜版，在闪存存储器的制作过程中采用该掩膜版进行图形化最终可以形成控制栅。
在步骤S1中，提供衬底，所述衬底包括多个有效区I以及位于相邻有效区I之间的连接区II。所述连接区II用于将后续形成的控制栅引出。在该步骤中还包括采用由有源区版图层制作而成的掩膜版(或者具有所述有源区版图层的掩膜版)对所述衬底进行离子注入形成有源区100。
所述有源区版图层包括多个沿第一方向x平行排列的有源区100，所述有源区100包括位于所述有效区I内的有效有源区100a以及位于所述有效区I与所述连接区II之间的虚拟有源区100b。
在步骤S2中，在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层。当然在所述浮栅多晶硅层与所述控制栅多晶硅之间还可以形成介质层，在形成所述浮栅多晶硅层之前还可以在所述衬底上形成栅氧化层，由于本实施例侧重于采用如上所述的版图形成控制栅，其余层的制作可以参照现有的制作方法进行，本实施例对此不再进行赘述。
在步骤S3中，利用第一掩膜版对所述控制栅多晶硅层进行图形化，所述第一掩膜版具有第二浮栅版图层。请参考图3所示，所述第二浮栅版图层包括多个沿第二方向y平行排列的第二浮栅图形120，所述第二浮栅图形120两两相对设置于所述连接区II两侧，且在每个所述连接区II内，所述第二浮栅图形120隔行设置于所述第一浮栅图形110上，相邻的所述第一浮栅图形110在不同的连接区II内设置有所述第二浮栅图形120。本实施例中，采用由所述第二浮栅版图层制作而成的第一掩膜版对所述控制栅多晶硅层进行图形化。
在步骤S4中，利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，所述第二掩膜版具有第一浮栅版图层。请参考图3所示，所述第一浮栅版图层包含多个沿第二方向y平行排列的第一浮栅图形110。本实施例中，采用由所述第一浮栅版图层制作而成的第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化。
在步骤S5中，利用第三掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，所述第三掩膜版具有控制栅接触孔版图层。请参考图3所示，所述控制栅接触孔版图层包括位于所述连接区II内且沿所述第二方向y延伸的控制栅接触孔图形130。本实施例中，采用由所述控制栅接触孔版图层制作而成的第三掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，最终形成浮栅与控制栅。
可以理解的是，本实施例中采用第一掩膜版、第二掩膜版与第三掩膜版均是由图3所示的各版图层制作而成的，在上述各步骤之间还可以包含采用其他的掩膜版或其他的制作步骤，本发明对此不作限定。
请参考图3所示，采用本实施例所述的闪存存储器的制作方法制作而成的浮栅沿第二方向y平行排列，且沿第一方向x延伸，可以参考图3中的第一浮栅图形110所在的位置。每条所述浮栅上设置有一组两条相隔离的所述控制栅140，相邻的每组控制栅140在不同的所述连接区II被隔断，每组控制栅140中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔150。所述接触孔150在采用第三掩膜层进行图形化时形成。
本实施例中，每组控制栅140每隔一个连接区II被隔断，相邻的每组控制栅140在不同的所述连接区II被隔断。示例性的，图3中从左往右，在第一个连接区II内，第一行、第三行、第五行的所述控制栅140被隔断，在第二个连接区II内，第二行、第四行、第六行的所述控制栅140被隔断，在第三个连接区II内，第一行、第三行、第五行的所述控制栅140被隔断，以此类推。
在所述控制栅140未被隔断的所述连接区II内，例如图3中第四行浮栅上的所述控制栅140在第一个所述连接区II内，上侧的第一控制栅通过向上侧延伸的连接块上的接触孔150引出，下侧的第二控制栅通过向下延伸的连接块上的接触孔150引出。需要说明的是，图3中仅示出了3组控制栅以及其余两组控制栅中的一个控制栅，实际上所述浮栅上均可以形成有一组控制栅。
本实施例中，所述控制栅140的长度包括两个有效区I、一个连接区II以及4个虚拟有源区100b，即包含256个有效有源区100a、4个虚拟有源区100b和一个连接区II，每隔128个有效有源区100a设置一个连接区II。
请参考图4所示，所述衬底还包括边缘区III，所述边缘区III与所述有效区I之间设置有连接区II，每条所述控制栅140在靠近所述边缘区III一侧的连接区II内被隔断。因此MPOL ET无需刻蚀边缘区III内的控制栅，MPOL ET的工艺窗口增大。
本发明还提供一种闪存存储器，采用如上所述的闪存存储器的制作方法制作而成。
在所述闪存存储器中，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
综上所述，在本发明提供的闪存存储器版图、闪存存储器及其制作方法中，闪存存储器版图包括有源区版图层、第一浮栅版图层、第二浮栅版图层与控制栅接触孔版图层，所述有源区版图层包含多个沿第一方向平行排列的有源区，所述有源区包含位于所述有效区内的有效有源区以及位于所述有效区与所述连接区之间的虚拟有源区，所述第一浮栅版图层包含多个沿第二方向平行排列的第一浮栅图形，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区上设置有所述第二浮栅图形，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形；本发明采用由上述版图层制作而成的掩膜版进行图形化最终形成浮栅与控制栅，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔，以将所述控制栅引出。与现有技术相比，本发明连接区面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。并且由于在有效区与连接区之间设置有虚拟有源区，所述虚拟有源区的实际尺寸可以与有效有源区的实际尺寸存在偏差，从而增大工艺及光学修正的窗口。
进一步的，位于所述连接区一侧的所述虚拟有源区作为参考单元有源区，使得闪存存储器测试时的参考电流更接近存储单元电流，使得测试结果更精确；位于所述连接区另一侧的所述虚拟有源区作为字线接触孔区域，避免字线长度太长，电压传导时压降太大的问题。
进一步的，连接区内的第一浮栅图形不再为S形，无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。
进一步的，控制栅接触孔图形不再为小岛状，无需考虑接触孔形成在控制栅接触孔图形小岛区域内，控制栅接触孔图形以及接触孔的工艺窗口增大。
进一步的，靠近边缘区一侧的连接区内的控制栅被隔断，MPOL ET无需刻蚀边缘区内的控制栅，MPOL ET的工艺窗口增大。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种闪存存储器版图，包括多个有效区以及位于相邻有效区之间的连接区，其特征在于，所述闪存存储器版图包括：
有源区版图层，所述有源区版图层包括多个沿第一方向平行排列的有源区，所述有源区包括位于所述有效区内的有效有源区以及位于所述有效区与所述连接区之间的虚拟有源区；
第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列的第一浮栅图形；
第二浮栅版图层，所述第二浮栅版图层包括多个沿第二方向平行排列的第二浮栅图形，所述第二浮栅图形两两相对设置于所述连接区两侧，且在每个所述连接区内，所述第二浮栅图形隔行设置于所述第一浮栅图形上，相邻的所述第一浮栅图形在不同的连接区内设置有所述第二浮栅图形；以及
控制栅接触孔版图层，所述控制栅接触孔版图层包括位于所述连接区内且沿所述第二方向延伸的控制栅接触孔图形。
2.根据权利要求1所述的闪存存储器版图，其特征在于，多个所述有源区呈直条形沿所述第一方向平行排列且沿所述第二方向延伸；多个所述第一浮栅图形呈直条形沿所述第二方向平行排列且沿所述第一方向延伸；所述第一方向与所述第二方向相互垂直。
3.根据权利要求2所述的闪存存储器版图，其特征在于，所述第二浮栅图形在所述第二方向上呈直条形，且位于同一所述连接区内的同一侧的所述第二浮栅图形在所述第二方向上的延长线相重叠。
4.根据权利要求3所述的闪存存储器版图，其特征在于，所述控制栅接触孔图形呈长条形沿所述第二方向延伸，所述控制栅接触孔图形与所述连接区内相对两侧的所述第二浮栅图形均部分重叠。
5.根据权利要求4所述的闪存存储器版图，其特征在于，所述闪存存储器版图还包括边缘区，所述边缘区与所述有效区之间设置有所述连接区，所述连接区靠近所述边缘区的一侧的所述第二浮栅图形呈直条形且沿所述第二方向延伸。
6.根据权利要求1所述的闪存存储器版图，其特征在于，所述连接区的两侧各设置有一个所述虚拟有源区，位于所述连接区一侧的所述虚拟有源区作为参考单元有源区，位于所述连接区另一侧的所述虚拟有源区作为字线接触孔区域。
7.根据权利要求1所述的闪存存储器版图，其特征在于，每个所述有效区内的所述有效有源区的个数为128个。
8.一种闪存存储器的制作方法，其特征在于，采用如权利要求1至7中任一项所述的闪存存储器版图进行制作，所述制作方法包括：
提供衬底，所述衬底包括多个有效区以及位于相邻有效区之间的连接区；
在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；
利用第一掩膜版对所述控制栅多晶硅层进行图形化，所述第一掩膜版具有第二浮栅版图层；
利用第二掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，所述第二掩膜版具有第一浮栅版图层；以及
利用第三掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，形成控制栅与浮栅，所述第三掩膜版具有控制栅接触孔版图层；
其中，每条所述浮栅上设置有一组两条相隔离的所述控制栅，相邻的每组控制栅在不同的所述连接区被隔断，每组控制栅中的第一控制栅具有向上一组的第二控制栅延伸的连接块，第二控制栅具有向下一组的第一控制栅延伸的连接块，所述连接块上用于形成接触孔。
9.根据权利要求8所述的闪存存储器的制作方法，其特征在于，每组控制栅每隔一个连接区被隔断。
10.根据权利要求9所述的闪存存储器的制作方法，其特征在于，所述控制栅的长度包括256个有效有源区、4个虚拟有源区以及一个所述连接区。
11.根据权利要求8所述的闪存存储器的制作方法，其特征在于，所述衬底还包括边缘区，所述边缘区与所述有效区之间设置有连接区，每条所述控制栅在靠近所述边缘区一侧的所述连接区内被隔断。
12.一种闪存存储器，其特征在于，采用如权利要求8至11中任一项所述的闪存存储器的制作方法制作而成。
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