KR102078246B1 - Ｎｏｒ 구조 플래시 메모리 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 기술 분야에 관한 것이고, NOR 플래시 메모리 및 그의 제조 방법을 제공한다. 제조 방법에 있어서, 마스크 유전체층은 게이트 적층 구조의 제2 폴리실리콘층 상에 형성되고 커버되고, 상기 마스크 유전체층의 일부가 상기 NOR 구조 플래시 메모리의 상대적으로 소스 가까이에 하나의 측면 상에 상기 제2 폴리실리콘층의 일부분을 노출하기 위하여 패터닝되고 에칭되고, 자기정렬은 금속 실리사이드층을 형성하도록 상기 노출된 제2 폴리실리콘층 상에 형성된다. 그러므로, 상기 NOR 플래시 메모리 내에, 비에칭된 마스크 유전체층은 상기 NOR 구조 플래시 메모리의 금속 실리사이드층 및 드레인 접촉 홀 사이 가까이에 위치된다. 상기 NOR 구조 플래시 메모리의 게이트 전극 및 드레인 전극 사이의 누설전류는 작고, 제조 방법의 공정 절차가 복잡하지 않고, 프로세스 윈도우가 크고, 부작용은 작고, 대규모 생산의 실행가능성이 높다.
Description
본 발명은 플래시 메모리에 관한 것이고, 보다 상세하게는 NOR (EPROM 터널 산화막) 플래시 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리는 다양한 종류의 디지털 저장 디바이스들에 널리 이용되는 공통 메모리이다. 플래시 메모리들은 보통 플로팅 게이트 구조(a floating gate structure)를 이용하여 정보를 저장한다. 다양한 종류의 플래시 메모리들은 플로팅 구조의 차이(difference)에 따라 개발된다. NOR 플래시 메모리들은 중요한 플래시 메모리의 종류이다. Intel은 지난 세기에 ETOXTM NOR 플래시 메모리를 발표했고, NOR 플래시 메모리는 메모리 시장에서 큰 시장 점유율을 가지고 있다.
도 1은 종래의 NOR 플래시 메모리의 개략도이다. 도 1을 참조하면, 두 NOR 플래시 메모리 유닛들, 즉, NOR 플래시 메모리의 10a 및 10b는, 서로 대칭이고, 소스(S)를 공유하고, 플래시 메모리 유닛들 10a 및 10b는 대칭이다. 금속 실리사이드층(130)은 플로팅 게이트 상에 위치하고, 플로팅 게이트 상에서 게이트 신호를 바이어스로 이용할 수 있다. 160은 적어도 플로팅 게이트를 둘러싸는 유전체층이고, 140은 ILD (층간 유전체) 배리어층이고, 150은 NOR 플래시 메모리 유닛의 드레인(D)에 의해 연결된(led out) 드레인 전극 (그것은 보통 드레인 접촉 홀(a drain contacting hole)임)이다.
NOR 플래시 메모리의 소거 동작(an erasing operation)에서는, 플로팅 게이트 내의 전자들이 F-N 터널링 효과를 통하여 소거된다. 도 1을 참조하면, 소거 프로세스 동안, 플로팅 게이트 상의 금속 실리사이드층(130)은 16 V 이상의 전압이 바이어스되고, 드레인 전극(150)은 플로팅한다 (Referring to FIG. 1, during erasing process, the metal silicide layer 130 on the floating gate is biased a 16 V or larger voltage, the drain electrode 150 is floating.) 드레인 전극(150)은 유전체층(160) 및/또는 ILD 배리어 층(140) (유전체 층(160) 및 ILD 층(140)의 실제 두께는 도 1에 나타낸 것보다 훨씬 더 작음)을 통하여 게이트 전극으로부터 전기적으로 격리된다(isolated). 게이트 전극 및 드레인 전극(150) 사이의 전압 차이가 매우 클 때, 도 1에 도시된 드레인 전류가 유도될 것이다.
예를 들어, NOR 플래시 메모리의 임계 치수(critical dimension)로서 0.13 ㎛보다 더 작아지는 것처럼, NOR 플래시 메모리는 계속해서 규모가 축소(scales down)되고, 드레인 전극(150) 및 게이트 전극 사이의 격리층 (유전체층(160) 및 ILD 배리어층(140)과 같은)은 더 얇아지고, 게이트 전극 및 드레인 전극(150)의 소거 프로세스 동안 드레인 전류 문제는 훨씬 더 악화된다.
본 발명의 목표는 NOR 플래시 메모리의 게이트 전극 및 드레인 전극 사이의 드레인 전류를 감소시키는 것이다.
상기의 목표를 달성하기 위해서, 다음과 같은 기술적 해결책이 제공된다.
본 발명 명세서의 제1 측면에 따르면, NOR 플래시 메모리의 제조 방법은, NOR 플래시 메모리를 형성하도록 구성하도록 플로팅 게이트를 포함하는 게이트 스택 구조를 제공하는 단계로서, 상기 게이트 스택 구조는, 아래로부터 위까지 순차적으로 적층된, 터널링 유전체 층, 제1 폴리실리콘층, 인터-폴리 층 유전체, 제2 폴리실리콘층을 포함하는 것인, 게이트 스택 구조를 제공하는 단계 (providing a gate stack structure comprising a floating gate and configured to form the NOR flash memory, the gate stack structure comprising a tunneling dielectric layer, a first polysilicon layer, an inter-poly layer dielectric, a second polysilicon layer, which are sequentially laminated from low to up); 상기 제2 폴리실리콘층 상에 마스크 유전체층을 형성하는 단계; 상기 NOR 플래시 메모리의 소스 가까이에 있는 상기 제2 폴리실리콘층의 일부를 노출하도록 상기 마스크 유전체층의 패턴 부분을 에칭하는 단계; 및 금속 실리사이드층을 형성하도록 노출된 제2 폴리실리콘층을 자기정렬하는 단계;를 포함한다.
일 실시형태에 따르면, 상기 NOR 플래시 메모리 내에서, 두 개의 대칭 플래시 메모리 유닛들은 공통 소스를 형성하도록 소스를 공유한다.
일 실시형태에 따르면, 상기 NOR 플래시 메모리의 상기 공통 소스 상에 대응하는 유전체층이 에칭될 때, 상기 마스크 유전체 층의 부분이 에칭된다.
일 실시형태에 따르면, 상기 노출된 제2 폴리실리콘층은 경사진 표면을 형성한다.
일 실시형태에 따르면, 상기 금속 실리사이드층이 형성된 후에, 게이트를 커버하는 격리층(an isolating layer)을 형성하는 단계; 층간 유전체(an interlayer dielectric)의 배리어층을 형성하는 단계; 상기 배리어층 상에 층간 유전체를 형성하는 단계; 상기 층간 유전체를 평탄화하는 단계; 및 드레인 전극을 연결하는 드레인 접촉 홀(a drain contacting hole leading out a drain electrode)을 형성하도록 패터닝하는 단계;를 더 포함한다.
일 실시형태에 따르면, 상기 마스크 유전체층의 두께는 30 nm 내지 100 nm의 범위에 있다.
일 실시형태에 따르면, 상기 마스크 유전체층은 실리카로 만들어진다.
일 실시형태에 따르면, 상기 에칭은 이방성 에칭이다.
일 실시형태에 따르면, 상기 금속 실리사이드는 코발트 실리사이드 또는 텅스텐 실리사이드이다.
일 실시형태에 따르면, 상기 방법에서 0.13 ㎛ 이하 기술이 사용된다(a 0.13 ? or less technology is used in the method)
일 실시형태에 따르면, 상기 NOR 플래시 메모리는 비에칭된 마스크 유전체층을 포함하는 것이고, 상기 비에칭된 마스크 유전체층은 상기 NOR 플래시 메모리의 금속 실리사이드층 및 드레인 접착 홀 사이에 실질적으로 위치된다.
일 실시형태에 따르면, 상기 비에칭된 마스크 유전체층의 두께는 30 nm 내지 100 nm의 범위에 있다.
일 실시형태에 따르면, 상기 NOR 플래시 메모리의 임계 치수(critical dimension)는 0.18 ㎛ 이하이다.
본 발명 명세서의 기술적 효과들은 마스크 유전체층을 형성하고 제2 폴리실리콘층의 일부가 노출되도록 부분적으로 에칭되므로, 금속 실리사이드층 및 드레인 접촉 홀 사이의 상대적 위치가 정의될 수 있고, 비에칭된 마스크 유전체층은 NOR 플래시 메모리의 금속 실리사이드층 및 드레인 접촉 홀 사이에 실질적으로 위치되므로, 게이트 전극 및 드레인 전극 사이에 드레인 전류, 특히 소거 프로세스에서 드레인 전류를 감소 시키는데 유리하다. 더욱이, 상기 제조 프로세스는, 대규모 생산에 유리하게 복잡하지 않고, 프로세스 윈도우가 크고, 부작용이 적다.
이들 및 다른 목표들, 장점들 목적들 및 특징들은 도면과 함께 다음의 명세서를 참조함으로써 분명하게 될 것이며, 여기에서 동일하거나 유사한 성분들은 동일한 참조 부호로 표시된다.
도 1은 종래의 NOR 플래시 메모리의 개략도이다.
도 2 내지 도 5 는 일 실시형태에 따른 도 6에 도시된 NOR 플래시 메모리의 제조 프로세스를 나타낸다.
도 6은 본 명세서의 일 실시형태에 따른 NOR 플래시 메모리의 개략도이다.
도 1은 종래의 NOR 플래시 메모리의 개략도이다.
도 2 내지 도 5 는 일 실시형태에 따른 도 6에 도시된 NOR 플래시 메모리의 제조 프로세스를 나타낸다.
도 6은 본 명세서의 일 실시형태에 따른 NOR 플래시 메모리의 개략도이다.
본 발명의 가능한 많은 실시형태들의 일부는 본 발명의 기본적 이해를 제공하기 위하여 이하에 설명되어질 것이다. 그것은 본 발명의 중요하거나 결정적인 성분들을 식별하거나 보호의 범위를 정의하는 것은 아니다. 그것은 다양한 수정들 및 변화들이 첨부된 청구범위들에 의해 정의되도록 의도되는 본 발명의 범위를 벗어나지 않고 이루어질 수 있음은 당업자에게 자명하다. 실시형태들 및 아래의 도면은 본 발명 명세서의 전체를 이해할 수 없는 경우, 또는 본 발명 명세서의 기술 해결책을 제한하거나 정의할 수 없는 경우에, 본 발명 명세서의 기술적인 해결책의 단지 예시적인 설명이다.
도면에 있어서, 명료함을 위해, 층의 두께와 면적은 실제 상황에서 보다 훨씬 크다. 에칭함으로써 야기되는 둥근 형상(rounded shapes)의 특성들은 도면에 도시되지 않는다.
본 발명 명세서에서, 방향 용어 (예를 들어, '위(up)', '아래(low)' 등) 등은 관련 분야에서 통상의 기술자들에 의해 이해될 수 있는 방향 또는 도면들 내에서 방향을 설명하는데 사용된다. 실시형태들에서, NOR 플래시 메모리의 소스(S) 및 드레인(D) 사이의 채널의 방향에 평행한 방향이 Y 축 방향으로 정의되고, 실리콘 표면의 표면에 수직 방향은 Z 축 방향으로 정의된다.
도 1에 도시된 게이트 전극 및 드레인 전극 사이의 드레인 전류를 감소시키기 위한, 제1 방법은 드레인 접촉 홀을 에칭하기 위하여 선택적 에칭으로 에칭 방법을 이용하는 것이고, 따라서 ILD 배리어층의 사이드 에칭 영향(side etching effect)은 감소될 수 있고, 상기 ILD 배리어층(140)의 두께는 감소되지 않을 수 있다. 제2 방법은 상기 ILD 배리어층(140)의 두께를 증가시키는 것이다. 제3 방법은 플로팅 게이트 및 드레인 접촉 홀 사이의 위치 에러를 감소시키는 것이고, 상기 플로팅 게이트 및 상기 드레인 사이에 격리층의 두께 편차를 감소시키는 것이다. 그러나, 드레인 전류를 감소시키기 위한 상기 방법들은 부작용 (예를 들어, 그것은 응력 유도된 누설을 초래할 수 있음)이 있으며, 상기 NOR 플래시 메모리의 대량 생산에 도움이 되지 않는다.
도 6은 일 실시형태에 따른 NOR 플래시 메모리의 개략도이다. 도 2 내지 도 5는 도 6에 도시된 NOR 플래시 메모리의 제조 방법을 나타낸다. 상기 NOR 플래시 메모리의 제조 방법은 도 2 내지 도 6을 참조하여 더 충분히 설명된다.
먼저, 도 2를 참조하면, 상기 NOR 플래시 메모리를 형성하도록 구성된 게이트 스택 구조가 제공되고, 상기 게이트 스택 구조는 플로팅 게이트를 포함한다. 상기 게이트 스택 구조는 아래로부터 위까지 (Z 축 방향을 따라) 순차적으로 적층된 터널링 유전체층(211), 제1 폴리실리콘층(212), 인터-폴리층 유전체(inter-poly layer dielectric; IPD)(213), 제2 폴리실리콘층(214), 상기 제2 폴리실리콘층(214)을 패터닝함으로써 형성된 마스크 유전체층(220'')을 포함한다. 설명된 실시형태에서, NOR 플래시 메모리는 공통 소스를 가지고, 상기 터널링 유전체층(211), 상기 제1 폴리실리콘 층(212), 상기 IPD(213), 상기 제2 폴리실리콘층(214)이 패터닝되고 에칭될 때, 상기 마스크 유전체층(220'')이 동시에 패터닝된다. 따라서 상기 마스크 유전체층(220'')은 상기 제2 폴리실리콘층(214) 상에 정렬(alignment)되어 형성된다. 일반적으로, 상기 제1 폴리실리콘 층(212)은 플로팅 게이트를 형성하는 전자들을 저장하도록 구성되고, 상기 제2 폴리실리콘 층(214)은 상기 NOR 플래시 메모리의 게이트 전극을 형성하도록 구성된다. 상기 터널 유전체층(211), 상기 제1 폴리실리콘층(212), 상기 IPD(213) 및 상기 제2 폴리실리콘 층(214)의 크기는 제한없이 달라질 수 있다.
설명된 실시형태에서, 상기 마스크 유전체층(220'')은 실리카와 같은 유전성 절연체 물질로 만들어질 수 있고, 상기 마스크 유전체층(220'')의 구체적인 제조 프로세스들은 제한되지 않는다. 상기 마스크 유전체층(220'')이 실리카로 제조될 때, 저압 테트라 에틸오르소실리케이트(Low-Pressure Tetraethylorthosilicate; LPTEOS), 플라즈마 테트라 에틸오르소실리케이트(Plasma Enhanced Tetraethylorthosilicate; PETEOS), 고온 실리콘 산화막(high temperature silicon oxide; HTO), 인시추 증기 발생(In-Situ Steam Generation; ISSG)과 같은 상이한 프로세스에 의해 제조될 수 있다. 상기 마스크 유전체층(220'')의 두께는30 nm 내지 100 nm로 변화될 수 있고, 예를 들어, 상기 마스크 유전체층(220'')의 두께는 45 nm이다. 상기 마스크 유전체층(220'')의 두께를 구성할 때, 상기 금속 실리사이드층(230)의 두께에 대한 다른 에칭 프로세스들의 영향은, 상기 금속 실리사이드층(230) (도 5 참조)이 형성된 이후에 고려되어야 한다. 그것은 연속 유전체 필름을 형성하기 위해 상기 제2 폴리실리콘층(214) 상에 부분적으로 보유된 상기 마스크 유전체층(220)이 보장 되어야 한다.
또한, 도 3을 참조하면, 포토 레지스트층(290)이 형성되고, 상기 마스크 유전체층(220'')이 패턴적으로(patternedly) 에칭될 준비가 된다. 상기 단계에서, 에칭될 상기 마스크 유전체층(220'')의 부분이 정의되고, 상기 제2 폴리실리콘층의 노출된 부분의 위치가 정의되고, 따라서 상기 노출된 제2 폴리실리콘층의 자기정렬을 기초로 형성된 상기 금속 실리사이드층 및 상기 마스크 유전체층의 나머지 부분 사이의 위치가 결정될 수 있다(In the above step, part of the mask dielectric layer 220'' to be etched is defined, position of exposed part of the of the second polysilicon layer is defined, thus positions between the remaining part of the mask dielectric layer and the metal silicide layer formed based on the self alignment of the exposed second polysilicon layer can be determined.)
도 3을 참조하면, 상기 마스크 유전체층(220'')은, 상기 공통 소스에 가까운 (즉, 드레인 접촉 홀로부터 떨어진) 상기 제2 폴리실리콘 층의 부분이 상기 포토 레지스트층(290)을 통하여 노출된다. 상기 포토레지스트층(290)을 통하여 노출된 상기 제2 폴리실리콘층의 면적은 상기 제2 폴리실리콘 층(214)의 면적의 약 50 %이다.
또한, 도 4를 참조하면, 상기 마스크 유전체층(220'')은 마스크로서 상기 포토 레지스트 층(290)을 이용하여 에칭된다. 상기 마스크 유전체층(220'')의 부분은 상기 마스크 유전체층(220)을 형성하기 위해 제거된다. 설명된 실시형태에서, 상기 마스크 유전체층(220'')이 에칭될 때, 상기 공통 소스(S)에 대응된 유전체층은 상기 소스의 실리콘 기판을 노출시키도록 동시에 에칭되고, 상기 노출된 기판은 상기 소스를 형성하도록 도핑될 준비가 된다. 따라서, 상기 마스크 유전체층(220'')은 상기 공통 소스의 에칭으로 동시에 에칭된다. 바람직하게는, 이방성 에칭 방법 (예를 들어, 반응성 이온 에칭)이 에칭 등각성(conformality)을 향상시키기 위해 사용된다.
설명된 실시형태에서, 상기 마스크 유전체층이 상기 제2 폴리실리콘층의 일부가 노출되도록 에칭되고, 상기 제2 폴리실리콘 층의 노출된 부분이 동시에 에칭될 것이고, 따라서 도 4에 도시된 상기 제2 폴리실리콘 층의 경사면이 형성되고, 상기 마스크 유전체층에 가까운 경사면(2141)의 단부는 상기 공통 소스에 가까운 단부보다 높다.
또한, 도 5를 참조하면, 상기 노출된 제2 폴리실리콘층은 상기 금속 실리사이드층(230)을 형성하도록 자기정렬된 것이다. 구체적으로, 설명된 실시형태에서, 금속층이 상기 경사면(2141) 상에 증착되고, 그 다음 금속 실리사이드층(230)이 형성되고, 상기 금속 실리사이드 층이 상기 공통 소스에 가까운 상기 게이트의 측면에 형성된다. 상기 금속 실리사이드층(230)은 CoSi (코발트 실리사이드) 또는 WSi (텅스텐 실리사이드), 등등으로 제조될 수 있다. 상기 금속 실리사이드층(230)은, 금속 실리사이드층(230)이 형성된 NOR 플래시 메모리의 소거 프로세스에서, 상기 게이트의 게이트 전극을 형성하도록 구성된다. 높은 전압은 상기 금속 실리사이드층(230)이 되도록 바이어스되고, 그 다음 전압이 상기 플로팅 게이트 상에서 작동된다(then the voltage is worked on the floating gate.)
또한, 도 6을 참조하면, 격리층(260) 및 상기 게이트를 커버하는 ILD 배리어층(240)이 형성되고, 상기 ILD가 형성되고 평탄화되고, 상기 드레인 전극의 홀(250)과 접촉하는 드레인이 패터닝함으로써 형성된다. 이는 상기 프로세스에서, 상기 에칭 프로세스가 상기 마스크 유전체층(220')을 에칭할 수 있고, 그래서 상기 마스크 유전체층(220')은 상기 마스크 유전체층(220)을 형성하도록 더 얇게 될 수 있음을 주목해야 한다. 상기 NOR 플래시 메모리 내에 보유된 상기 마스크 유전체층(220) (즉, 비에칭된 마스크 유전체층)은, 상기 금속 실리사이드층(230) 및 상기 드레인 접촉 홀(250) 사이에 전기 절연을 효과적으로 증가시킬 수 있으므로, 상기 금속 실리사이드층(230) 및 상기 드레인 접촉 홀(250) 사이의 드레인 전류가 감소될 수 있다.
지금, 도 6에 나타낸 상기 NOR 플래시 메모리(20)가 실질적으로 형성된다. 도 6을 참조하면, 상기 NOR 플래시 메모리 내의 NOR 플래시 메모리 유닛들 20a 및 20b는, 대칭적인 유닛들이고, 공통 소스를 공유할 수 있다. 각각의 NOR 플래시 메모리 유닛에서, 상기 마스크 유전체층(220)은 상기 금속 실리사이드층(230) 및 상기 드레인 접촉 홀(250) 사이에 대략적으로 위치되고, 따라서 상기 마스크 유전체층(220)은 우수한 절열 효과를 가질 수있다. 설명된 실시형태에서, 상기 마스크 유전체층(220)은 상기 마스크 유전체층(220'')보다 얇고, 상기 마스크 유전체층(220)의 두께는30 nm 내지 100 nm의 범위에 있고, 예를 들어, 상기 마스크 유전체층(220)의 두께는 약 20 nm이다.
도 2 내지 도 6에 도시된 상기 NOR 플래시 메모리의 제조 방법에 있어서, 패터닝 및 상기 마스크 산화물 층, 상기 금속 실리사이드층(230), 상기 드레인 접촉 홀(250) 사이의 위치 관계를 통하여 상기 금속 실리사이드층(230)의 형성에서 마스크 산화물 층의 역할이 활용되고, 상기 NOR 플래시 메모리의 상기 게이트 전극 및 상기 드레인 전극 사이의 드레인 전류가 감소될 수 있다. 또한, 상기 제조 프로세스는 종래의 NOR 플래시 메모리의 제조 프로세스에 비하여 복잡하지 않고, 제조 공정 윈도우가 크고 (위에서 제3 방법에서, 위치 정확성의 요구가 비교적 낮음), 부작용이 작고, 상기 제조 프로세스는 대규모 생산에 유리하다.
상기 제조 방법은, 0.18 ㎛ 이하의 임계 수치를 가지는 NOR 플래시 메모리를 제조하는 데에 적절하고, 종래에 NOR 플래시 메모리와 비교하여 상기 NOR 플래시 메모리의 드레인 전류는 감소될 수 있다는 것을 주목해야 한다.
본 발명이 그것의 실시형태들 및 본 발명을 수행하기 위한 최선의 형태를 참조하여 설명되었을지라도, 다양한 수정들 및 변화들은 첨부된 청구범위들에 의해 정의된 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있음을 당업자에게 자명하다.
Claims (13)
- NOR 플래시 메모리를 형성하도록 구성된 게이트 스택 구조를 제공하는 단계로서,
상기 게이트 스택 구조는, 아래로부터 위까지 순차적으로 적층된, 터널링 유전체 층, 제1 폴리실리콘층, 인터-폴리 층 유전체, 상기 제1 폴리실리콘층에 대해 0이 아닌 각도(non-zero angle)로 경사진 표면을 가지는 제2 폴리실리콘층을 포함하는 것인, 게이트 스택 구조를 제공하는 단계;
상기 제2 폴리실리콘층 상에 마스크 유전체층을 형성하는 단계;
상기 NOR 플래시 메모리의 소스 가까이에 있는 상기 제2 폴리실리콘층의 일부를 노출하도록 상기 마스크 유전체층의 패턴 부분을 에칭하는 단계; 및
금속 실리사이드층을 형성하도록 상기 에칭하는 동안 노출된 상기 제2 폴리실리콘층의 일부를 자기정렬하는 단계;
를 포함하고,
상기 제1 폴리실리콘층의 전체 상부 표면은 기판에 대해 수평이고,
상기 제2 폴리실리콘층의 상부 표면의 일부는 상기 기판에 대해 경사져 있는 것인,
기판을 포함하는 NOR 플래시 소자를 제조하는 방법.
- 제1항에 있어서,
상기 NOR 플래시 메모리 내에서, 두 개의 대칭 플래시 메모리 유닛들은 공통 소스를 형성하도록 소스를 공유하는 것인, 방법.
- 제2항에 있어서,
상기 NOR 플래시 메모리의 상기 공통 소스 상에 대응하는 유전체층이 에칭될 때, 상기 마스크 유전체 층의 부분이 에칭되는 것인, 방법.
- 제3항에 있어서,
상기 노출된 제2 폴리실리콘층은 경사진 표면을 형성하는 것인, 방법.
- 제1항에 있어서,
상기 금속 실리사이드층이 형성된 후에,
게이트를 커버하는 격리층(an isolating layer)을 형성하는 단계;
층간 유전체(an interlayer dielectric)의 배리어층을 형성하는 단계;
상기 배리어층 상에 층간 유전체를 형성하는 단계;
상기 층간 유전체를 평탄화하는 단계; 및
드레인 전극을 연결하는 드레인 접촉 홀(a drain contacting hole leading out a drain electrode)을 형성하도록 패터닝하는 단계;
를 더 포함하는, 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 마스크 유전체층의 두께는 30 nm 내지 100 nm의 범위에 있는 것인, 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 마스크 유전체층은 실리카로 만들어진 것인, 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 에칭은 이방성 에칭인 것인, 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 금속 실리사이드는 코발트 실리사이드 또는 텅스텐 실리사이드인 것인, 방법.
- 삭제
- 제1항의 방법에 따라 제조된 NOR 플래시 메모리로서,
상기 NOR 플래시 메모리는 비에칭된 마스크 유전체층을 포함하는 것이고,
상기 비에칭된 마스크 유전체층은 상기 NOR 플래시 메모리의 금속 실리사이드층 및 드레인 접착 홀 사이에 실질적으로 위치되는 것인, NOR 플래시 메모리.
- 제11항에 있어서,
상기 비에칭된 마스크 유전체층의 두께는 30 nm 내지 100 nm의 범위에 있는 것인, NOR 플래시 메모리.
- 제11항에 있어서,
상기 NOR 플래시 메모리의 임계 치수(critical dimension)는 0.18 ㎛ 이하인 것인, NOR 플래시 메모리.
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