JP2008177278A - Static semiconductor storage device - Google Patents
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Abstract
Description
本発明は、スタティック型半導体記憶装置、例えばスタティック・ランダム・アクセス・メモリ(SRAM)に関する。 The present invention relates to a static semiconductor memory device, for example, a static random access memory (SRAM).
6つのMOSFETからなる一般的なSRAMセルは、記憶ノードと接地間に接続されたプルダウントランジスタ(駆動トランジスタ)と、記憶ノードと電源間に接続された負荷トランジスタと、記憶ノードとビット線間に接続されたパスゲートトランジスタ(転送トランジスタ)により構成されている。SRAMセルのデータ読み出し時の安定性を高めるためには、プルダウントランジスタの駆動力をパスゲートトランジスタよりも大きくして、記憶ノードの電圧がパスゲートトランジスタの閾値を超えないようにする必要がある。 A typical SRAM cell composed of six MOSFETs has a pull-down transistor (drive transistor) connected between the storage node and the ground, a load transistor connected between the storage node and the power supply, and a connection between the storage node and the bit line. The pass gate transistor (transfer transistor) is configured. In order to improve the stability at the time of data reading of the SRAM cell, it is necessary to make the driving force of the pull-down transistor larger than that of the pass gate transistor so that the voltage of the storage node does not exceed the threshold value of the pass gate transistor.
従来、プルダウントランジスタとパスゲートトランジスタの駆動力に差をつけるため、プルダウントランジスタのLw/Lg比を、パスゲートトランジスタのそれよりも大きくするという方法が用いられていた。しかし、SRAMのセルサイズは世代と共にシュリンクすることが望まれている。このため、これらトランジスタのゲート幅に差をつけることが困難になってきている。 Conventionally, in order to make a difference in driving force between the pull-down transistor and the pass gate transistor, a method of making the Lw / Lg ratio of the pull-down transistor larger than that of the pass gate transistor has been used. However, it is desired that the SRAM cell size shrinks with the generation. For this reason, it has become difficult to make a difference between the gate widths of these transistors.
単にSRAMセルの読み出し時の安定性を高めるだけであれば、パスゲートトランジスタの駆動力を劣化させることで可能である。しかし、書き込み時は、パスゲートトランジスタに駆動力が要求されるため、この方法を採用することは得策ではない。 If the stability at the time of reading the SRAM cell is merely increased, it is possible to degrade the driving force of the pass gate transistor. However, at the time of writing, since the driving force is required for the pass gate transistor, it is not a good idea to adopt this method.
そこで、セル面積の増大を抑えてパスゲートトランジスタと記憶ノードとの間に抵抗を接続し、ワード線を細くしても読み出しデータの破壊を防止する方法が開発されている(例えば特許文献1参照)。 Therefore, a method has been developed in which a resistance is connected between the pass gate transistor and the storage node while suppressing an increase in the cell area, and destruction of read data is prevented even if the word line is thinned (see, for example, Patent Document 1). ).
しかし、一層セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが要望されている。
本発明は、セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供しようとするものである。 An object of the present invention is to provide a static semiconductor memory device capable of suppressing an increase in cell area and improving write characteristics and ensuring stability during data reading.
本発明の第1の態様のスタティック型半導体記憶装置は、相補データを記憶する第1、第2の記憶ノードを有する記憶部と、前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板に設けられた凹部の底部内に設けられることを特徴とする。 A static semiconductor memory device according to a first aspect of the present invention includes a storage unit having first and second storage nodes for storing complementary data, and between the first storage node and the first bit line. A static semiconductor memory device comprising: a connected first transfer transistor; and a second transfer transistor connected between the second storage node and a second bit line, wherein the first, The second transfer transistor includes a first diffusion layer having an extension region connected to the first and second bit lines, and a second region having an extension region connected to the first and second storage nodes. The first diffusion layer is provided in a surface region of the substrate, and the second diffusion layer is provided in a bottom portion of a recess provided in the substrate. .
本発明の第2の態様のスタティック型半導体記憶装置は、相補データを記憶する第1、第2の記憶ノードを有する記憶部と、前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板上に設けられた半導体層内に設けられることを特徴とする。 A static semiconductor memory device according to a second aspect of the present invention includes a storage unit having first and second storage nodes for storing complementary data, and between the first storage node and the first bit line. A static semiconductor memory device comprising: a connected first transfer transistor; and a second transfer transistor connected between the second storage node and a second bit line, wherein the first, The second transfer transistor includes a first diffusion layer having an extension region connected to the first and second bit lines, and a second region having an extension region connected to the first and second storage nodes. The first diffusion layer is provided in a surface region of the substrate, and the second diffusion layer is provided in a semiconductor layer provided on the substrate. .
本発明の第3の態様のスタティック型半導体記憶装置は、相補データを記憶する第1、第2の記憶ノードを有する記憶部と、前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第1、第2の転送トランジスタは、ゲート電極に対して対称に第1、第2の拡散層をそれぞれ有し、前記第1、第2のビット線に接続される前記第1の拡散層のみ、それぞれシリサイド層を有し、前記第1、第2の記憶ノードに接続される前記第2の拡散層は前記第1の拡散層より高い抵抗値を有することを特徴とする。 A static semiconductor memory device according to a third aspect of the present invention includes a storage unit having first and second storage nodes for storing complementary data, and between the first storage node and the first bit line. A static semiconductor memory device comprising: a connected first transfer transistor; and a second transfer transistor connected between the second storage node and a second bit line, wherein the first, The second transfer transistor includes first and second diffusion layers symmetrically with respect to the gate electrode, and only the first diffusion layer connected to the first and second bit lines is silicided. And the second diffusion layer connected to the first and second storage nodes has a higher resistance value than the first diffusion layer.
本発明の第4の態様のスタティック型半導体記憶装置は、相補データを記憶する第1、第2の記憶ノードを有する記憶部と、前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第1、第2の転送トランジスタは、フィンと、前記フィンに絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン内に形成されたソース/ドレイン領域をそれぞれ有し、前記ゲート電極は、前記フィンの長手方向中央部から前記第1、第2のビット線方向にオフセットされて配置され、前記第1、第2の記憶ノードに接続される前記ソース/ドレイン領域は、前記第1、第2のビット線に接続される前記ドレイン/ソース領域より高い抵抗値を有することを特徴とする。 A static semiconductor memory device according to a fourth aspect of the present invention includes a storage unit having first and second storage nodes for storing complementary data, and between the first storage node and the first bit line. A static semiconductor memory device comprising: a connected first transfer transistor; and a second transfer transistor connected between the second storage node and a second bit line, wherein the first, The second transfer transistor includes a fin, a gate electrode provided on the fin via an insulating film, and source / drain regions formed in the fin located on both sides of the gate electrode, The gate electrode is arranged offset from the longitudinal center of the fin in the first and second bit line directions and connected to the first and second storage nodes. It is characterized by having the first, higher resistance value than the drain / source region connected to the second bit line.
本発明によれば、セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供できる。 According to the present invention, it is possible to provide a static semiconductor memory device that can suppress an increase in cell area and improve write characteristics and ensure stability during data reading.
以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図2は、本発明の実施形態に適用されるSRAMセルの等価回路を示している。図2において、電源VDDが供給されるノードと接地間にはPチャネルMOSトランジスタ(PMOS)により構成された負荷トランジスタP1とNチャネルMOSトランジスタ(NMOS)により構成されたプルダウントランジスタN3の直列回路と、PMOSにより構成された負荷トランジスタP2とNMOSにより構成されたプルダウントランジスタN4の直列回路が接続されている。負荷トランジスタP2とプルダウントランジスタN4のゲートは、第1の記憶ノードAとしての負荷トランジスタP1とプルダウントランジスタN3の接続ノードに接続されている。負荷トランジスタP1とプルダウントランジスタN3のゲートは、第2の記憶ノードBとしての負荷トランジスタP2とプルダウントランジスタN4の接続ノードに接続されている。これらトランジスタN3,N4,P1,P2は、2つのインバータ回路からなる記憶部を構成している。 FIG. 2 shows an equivalent circuit of an SRAM cell applied to the embodiment of the present invention. In FIG. 2, a series circuit of a load transistor P1 configured by a P-channel MOS transistor (PMOS) and a pull-down transistor N3 configured by an N-channel MOS transistor (NMOS) is provided between a node to which a power supply VDD is supplied and the ground. A series circuit of a load transistor P2 composed of PMOS and a pull-down transistor N4 composed of NMOS is connected. The gates of the load transistor P2 and the pull-down transistor N4 are connected to a connection node between the load transistor P1 and the pull-down transistor N3 as the first storage node A. The gates of the load transistor P1 and the pull-down transistor N3 are connected to the connection node of the load transistor P2 and the pull-down transistor N4 as the second storage node B. These transistors N3, N4, P1, and P2 constitute a storage unit including two inverter circuits.
また、NMOSにより構成されたパスゲートトランジスタN1の電流通路の一端はビット線BLに接続され、他端は抵抗R1を介して第1の記憶ノードAに接続されている。NMOSにより構成されたパスゲートトランジスタN2の電流通路の一端はビット線/BLに接続され、他端は抵抗R2を介して第2の記憶ノードBに接続されている。パスゲートトランジスタN1、N2のゲートはワード線WLに接続されている。 Also, one end of the current path of the pass gate transistor N1 constituted by NMOS is connected to the bit line BL, and the other end is connected to the first storage node A via the resistor R1. One end of the current path of the pass gate transistor N2 composed of NMOS is connected to the bit line / BL, and the other end is connected to the second storage node B via the resistor R2. The gates of the pass gate transistors N1 and N2 are connected to the word line WL.
パスゲートトランジスタN1、N2とプルダウントランジスタN3、N4の間に抵抗R1、R2がそれぞれ設けられている。これら抵抗R1、R2は、SRAMセルの読み出し動作時、パスゲートトランジスタN1、N2のソース側に接続されることとなる。すなわち、例えば記憶ノードAにローレベルが記憶されている場合、読み出し時、記憶ノードAに接続されたパスゲートトランジスタN1には、プリチャージされたビット線BL側からプルダウントランジスタN3に電流が流れる。このため、抵抗R1はパスゲートトランジスタN1のソース側に接続されることとなり、ソースの電圧が高くなる。このため、ゲート・ソース間の電圧がパスゲートトランジスタN1の閾値電圧に近づき、パスゲートトランジスタN1の駆動力が落ちることになる。したがって、記憶ノードAをローレベルに保持して、記憶データの反転を防止でき、SRAMセルの安定性を向上できる。 Resistors R1 and R2 are provided between the pass gate transistors N1 and N2 and the pull-down transistors N3 and N4, respectively. These resistors R1 and R2 are connected to the source side of the pass gate transistors N1 and N2 during the read operation of the SRAM cell. That is, for example, when a low level is stored in the storage node A, at the time of reading, a current flows from the precharged bit line BL side to the pull-down transistor N3 in the pass gate transistor N1 connected to the storage node A. For this reason, the resistor R1 is connected to the source side of the pass gate transistor N1, and the source voltage becomes high. For this reason, the gate-source voltage approaches the threshold voltage of the pass gate transistor N1, and the driving force of the pass gate transistor N1 decreases. Therefore, storage node A can be held at a low level to prevent inversion of stored data, and the stability of the SRAM cell can be improved.
一方、データの書き込み動作時、これら抵抗R1、R2は、パスゲートトランジスタN1、N2のドレイン側に接続されることとなる。すなわち、例えば記憶ノードAにローレベルを書き込む場合、負荷トランジスタP1からパスゲートトランジスタN1を介してビット線BLに電流が流れる。このため、抵抗R1は、パスゲートトランジスタN1のドレイン側に接続されることとなり、ゲート・ソース間の電圧に影響が殆どない。このため、パスゲートトランジスタの駆動力の低下を抑制でき、記憶ノードAを確実にローレベルとすることができる。したがって、高速且つ確実な書き込みができ、SRAMセルの書き込み特性の劣化を防止できる。 On the other hand, during the data write operation, the resistors R1 and R2 are connected to the drain sides of the pass gate transistors N1 and N2. That is, for example, when a low level is written to the storage node A, a current flows from the load transistor P1 to the bit line BL via the pass gate transistor N1. For this reason, the resistor R1 is connected to the drain side of the pass gate transistor N1, and the voltage between the gate and the source is hardly affected. For this reason, it is possible to suppress a decrease in driving force of the pass gate transistor, and to reliably set the storage node A to the low level. Therefore, high-speed and reliable writing can be performed, and deterioration of the writing characteristics of the SRAM cell can be prevented.
このように、パスゲートトランジスタN1、N2と第1、第2の記憶ノードA、Bの間に抵抗R1、R2を設けることにより、SRAMセルの読み出し時の安定性と書き込み特性のトレードオフマージンを緩和することができる。 As described above, by providing the resistors R1 and R2 between the pass gate transistors N1 and N2 and the first and second storage nodes A and B, the trade-off margin between the stability at the time of reading the SRAM cell and the write characteristics can be obtained. Can be relaxed.
しかし、単にパスゲートトランジスタN1、N2と第1、第2の第1の記憶ノードA、Bの間に抵抗R1、R2を設けた場合、上述したように、セルサイズが増大する。そこで、本実施形態は、種々の工夫を講じている。 However, when the resistors R1 and R2 are simply provided between the pass gate transistors N1 and N2 and the first and second first storage nodes A and B, the cell size increases as described above. In view of this, this embodiment takes various measures.
(第1の実施形態)
図1は、第1の実施形態に係る抵抗を有するSRAMの平面図を示し、図3は、図1のIII−III線に沿った断面図を示している。図1、図3において、図2と同一部分には同一符号を付している。
(First embodiment)
FIG. 1 is a plan view of the SRAM having resistance according to the first embodiment, and FIG. 3 is a cross-sectional view taken along line III-III in FIG. 1 and 3, the same parts as those in FIG. 2 are denoted by the same reference numerals.
図1において、N1、N2は、図2に示すパスゲートトランジスタであり、N3、N4は、図2に示すプルダウントランジスタである。図3に示すように、第1の実施形態において、パスゲートトランジスタN1とプルダウントランジスタN3の間の拡散層16aがパスゲートトランジスタN1とプルダウントランジスタN3の外側の拡散層16bと異なる形状とされ、パスゲートトランジスタN1とプルダウントランジスタN3のソース/ドレイン領域がそれぞれ非対称に形成されている。すなわち、パスゲートトランジスタN1とプルダウントランジスタN3のチャネル領域が、パスゲートトランジスタN1とプルダウントランジスタN3の間方向に拡散層16aとオフセットされている。
In FIG. 1, N1 and N2 are pass gate transistors shown in FIG. 2, and N3 and N4 are pull-down transistors shown in FIG. As shown in FIG. 3, in the first embodiment, the
パスゲートトランジスタN1のビット線BLに接続される拡散層、及びプルダウントランジスタN3の接地される拡散層は、所謂エクステンション領域を有している。すなわち、ゲート電極G1、G3の側面に対応するp型の基板11(又はp型ウェル)内に低不純物濃度のエクステンション領域14が形成され、ゲート電極G1、G3の側壁絶縁膜15に対応した基板11内にエクステンション領域14より不純物濃度が高い拡散層16bが形成されている。
The diffusion layer connected to the bit line BL of the pass gate transistor N1 and the diffusion layer connected to the ground of the pull-down transistor N3 have a so-called extension region. That is, a low impurity
これに対して、パスゲートトランジスタN1とプルダウントランジスタN3の間の領域は、拡散層16bと等しい不純物濃度の拡散層16aのみにより構成され、エクステンション領域は形成されていない。このため、拡散層16aは、ゲート電極G1、G3の下方に形成されるチャネル領域とオフセットされている。この側壁絶縁膜15の下方のエクステンション領域が無い部分が抵抗R1として働く。
On the other hand, the region between the pass gate transistor N1 and the pull-down transistor N3 is composed only of the
パスゲートトランジスタN2、プルダウントランジスタN4の断面形状は図示しないが、パスゲートトランジスタN2、プルダウントランジスタN4の構成も、パスゲートトランジスタN1、プルダウントランジスタN3と同様の構成とされている。すなわち、パスゲートトランジスタN2とプルダウントランジスタN4との間の拡散層がゲート電極G2、G4に対して非対称に形成され、チャネル領域が高濃度の拡散層とオフセットされている。この側壁絶縁膜の下方に位置する部分が抵抗R2として働く。 Although the cross-sectional shapes of the pass gate transistor N2 and the pull-down transistor N4 are not shown, the configurations of the pass gate transistor N2 and the pull-down transistor N4 are the same as those of the pass gate transistor N1 and the pull-down transistor N3. That is, the diffusion layer between the pass gate transistor N2 and the pull-down transistor N4 is formed asymmetrically with respect to the gate electrodes G2 and G4, and the channel region is offset from the high concentration diffusion layer. A portion located below the side wall insulating film serves as the resistor R2.
本実施形態において、パスゲートトランジスタN1(N2)と記憶ノードA(B)との間に設定される抵抗値が、パスゲートトランジスタN1(N2)とビット線BL(/BL)との間に設定される抵抗値より大きいことが必要である。具体的には、抵抗R1、R2の抵抗値は、数kΩ例えば1乃至5kΩ程度であればよい。この抵抗値は、以降の各実施形態においても同様である。 In the present embodiment, a resistance value set between the pass gate transistor N1 (N2) and the storage node A (B) is set between the pass gate transistor N1 (N2) and the bit line BL (/ BL). It is necessary that the resistance value be greater than Specifically, the resistance values of the resistors R1 and R2 may be several kΩ, for example, about 1 to 5 kΩ. This resistance value is the same in the following embodiments.
図4(a)(b)(c)は、図3に示す構成の製造方法を示している。図4(a)に示すように、例えばp型基板11の両面領域にゲート絶縁膜GIを介して、例えばポリシリコンによりゲート電極G1、G3が形成される。このゲート電極の側面に絶縁膜により、オフセットスペーサ12が形成される。
4A, 4B, and 4C show a manufacturing method of the configuration shown in FIG. As shown in FIG. 4A, gate electrodes G1 and G3 are formed of polysilicon, for example, on both surface regions of the p-
この後、図4(b)に示すように、ゲート電極G1、G3間の基板11上及びゲート電極G1、G3上に例えばフォトレジストによりマスク13が形成される。このマスク13を用いて基板11内にn型不純物が導入され、ゲート電極G1、G3の両側にエクステンション領域14が形成される。
Thereafter, as shown in FIG. 4B, a
次いで、マスク13が除去された後、全面に例えば絶縁膜が形成される。この絶縁膜が例えば反応性イオンエッチング(RIE)により除去され、図4(c)に示すように、ゲート電極G1、G3(ゲートオフセット12)の側壁に側壁絶縁膜15が形成される。この後、側壁絶縁膜15をマスクとして、基板11内にn型不純物が導入され、ソース/ドレイン領域としての拡散層16a,16bが形成される。この拡散層16a,16bの不純物濃度は、エクステンション領域14の不純物濃度より高く設定されている。拡散層16a,16bの不純物濃度は、例えば5×1020 atoms/cm3であり、エクステンション領域14の不純物濃度は、例えば1×1020 atoms/cm3である。
Next, after the
このようにして、図3に示すゲート電極G1、G3の相互間に、ゲート電極G1、G3の下方に形成されるチャネル領域からオフセットされた拡散層16aが形成される。
In this way, the
上記第1の実施形態によれば、パスゲートトランジスタN1とプルダウントランジスタN3との間に抵抗R1を設け、パスゲートトランジスタN2とプルダウントランジスタN4との間に抵抗R2を設けている。このため、SRAMセルのデータの読み出し時における安定性を向上でき、データ書き込み時における書き込み特性の劣化を防止できる。 According to the first embodiment, the resistor R1 is provided between the pass gate transistor N1 and the pull-down transistor N3, and the resistor R2 is provided between the pass gate transistor N2 and the pull-down transistor N4. For this reason, the stability at the time of data reading of the SRAM cell can be improved, and the deterioration of the writing characteristics at the time of data writing can be prevented.
しかも、パスゲートトランジスタN1(N2)とプルダウントランジスタN3(N4)との間の拡散層16aにエクステンション領域14を形成しないことにより、パスゲートトランジスタN1(N2)とプルダウントランジスタN3(N4)のソース/ドレイン領域を非対称に形成し、各トランジスタのチャネル領域と拡散層16aをオフセットさせ、このオフセット領域を抵抗R1(R2)として機能させている。このため、セルの占有面積の増大を抑えて抵抗を設けることが可能である。
In addition, by not forming the
(第2の実施形態)
図5は、第2の実施形態に係るSRAMの要部を示している。尚、以下の実施形態において、第1の実施形態と同一部分には同一符号を付す。
(Second Embodiment)
FIG. 5 shows a main part of the SRAM according to the second embodiment. In the following embodiments, the same parts as those in the first embodiment are denoted by the same reference numerals.
図5に示す第2の実施形態において、パスゲートトランジスタN1とプルダウントランジスタN3間の基板1に凹部(リセス)21が形成され、基板1の表面が、ゲート絶縁膜GIと基板11の境界より低く設定されている。この凹部21底部としての基板1内に、パスゲートトランジスタN1とプルダウントランジスタN3のソース/ドレイン領域の一方を形成する。このソース/ドレイン領域は、エクステンション領域14と拡散層16aにより形成されている。チャネル領域はオフセットスペーサ12の膜厚分の領域と凹部21の深さ方向にエクステンション領域14とオフセットされ、この領域が抵抗R1として機能する。
In the second embodiment shown in FIG. 5, a recess (recess) 21 is formed in the
図6(a)(b)、図7(a)(b)は、図5に示す構成の製造方法を示している。先ず、図6(a)に示すように、例えば基板11にゲート絶縁膜GIを介してゲート電極G1、G3が形成される。このゲート電極G1、G2の上部には例えば絶縁膜からなるハードマスク22が形成されている。すなわち、基板11上にゲート絶縁膜GI、ポリシリコン層、絶縁膜が順次堆積され、これら絶縁膜、ポリシリコン層、ゲート絶縁膜GIが、例えば図示せぬレジストパターンをマスクとしてエッチングされ、ハードマスク22を有するゲート電極G1、G3が形成される。この後、ゲート電極G1、G3、ハードマスク22の側面に絶縁膜によりオフセットスペーサ12が形成される。
6 (a), 6 (b), 7 (a), and 7 (b) show a manufacturing method of the configuration shown in FIG. First, as shown in FIG. 6A, for example, gate electrodes G1 and G3 are formed on a
次に、図6(b)に示すように、ゲート電極G1、G3間を除く、基板11の全面に例えばレジストパターン23が形成される。このレジストパターン23及びオフセットスペーサ12をマスクとして基板11の表面が例えばRIEによりエッチングされ、凹部21が形成される。
Next, as shown in FIG. 6B, for example, a resist
次いで、図7(a)に示すように、ハードマスク22及びレジストパターン23を除去した後、ゲート電極G1、G3及びオフセットスペーサ12をマスクとして基板11内にn型不純物が導入され、エクステンション領域14が形成される。ここで、ゲート電極G1、G3間に形成されるエクステンション領域14はオフセットスペーサ12の側面間に対応して形成され、ゲート電極G1、G3の外側に位置するエクステンション領域14はゲート電極G1、G3の側面に対応して形成される。
Next, as shown in FIG. 7A, after the
この後、全面に絶縁膜が堆積される。この絶縁膜が例えばRIEによりエッチングされ、図7(b)に示すように、オフセットスペーサ12の側面に側壁絶縁膜15が形成される。ゲート電極G1、G3間に位置する側壁絶縁膜15の底部は、基板11とゲート絶縁膜GIとの境界より下方に位置する凹部21の底面に達している。このため、凹部21の底面の一部は側壁絶縁膜15により覆われている。また、ゲート電極G1、G3の外側に位置する側壁絶縁膜15の底部は、基板11の表面、すなわち、基板11とゲート絶縁膜GIとの境界に位置し、基板11の一部を覆っている。
Thereafter, an insulating film is deposited on the entire surface. This insulating film is etched by RIE, for example, and a
次に、側壁絶縁膜15をマスクとして基板11内にn型不純物が導入され、図5に示すように、ソース/ドレイン領域としての拡散層16a、16bが形成される。
Next, n-type impurities are introduced into the
上記構成において、このエクステンション領域14を有する拡散層16aと、ゲート電極G1、G3の外側に位置するソース/ドレイン領域の他方としてのエクステンション領域14を有する拡散層16bは、ゲート電極G1、G3に対してそれぞれ非対称に形成されている。すなわち、ゲート電極G1、G2の下方に位置するチャネル領域CHがエクステンション領域14を有する拡散層16bに対しゲート電極G1、G3の相互間方向にオフセットスペーサ12の膜厚分オフセットされるとともに、凹部21の深さ方向にもオフセットされている。このため、オフセットスペーサ12の膜厚分の領域と凹部21の深さ方向の領域が抵抗R1として機能する。
In the above configuration, the
第2の実施形態によっても、第1の実施形態と同様に、セルサイズの拡大を抑えて、パスゲートトランジスタN1とプルダウントランジスタN3の間に抵抗を形成することができる。 Also in the second embodiment, as in the first embodiment, it is possible to suppress the increase in cell size and form a resistor between the pass gate transistor N1 and the pull-down transistor N3.
しかも、第2の実施形態によれば、ゲート電極G1、G3間の基板11に凹部21を形成し、この凹部21の底部に対応する基板11内に、エクステンション領域14を有する拡散層16aを形成している。このため、ゲート電極G1、G3に対してソース/ドレイン領域をより確実に非対称に形成することができる。したがって、セル面積の増大を抑制してパスゲートトランジスタN1とプルダウントランジスタN3の相互間に確実に抵抗R1を形成することができる。
Moreover, according to the second embodiment, the
(第3の実施形態)
図8は、第3の実施形態に係るSRAMの要部を示している。第2の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3間に凹部21を形成し、基板11とゲート絶縁膜GIの境界より下方にソース/ドレイン領域の一方を形成した。これに対して、第3の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3間に基板11とゲート絶縁膜GIの境界より高い領域を形成し、この領域にソース/ドレイン領域の一方を形成する。すなわち、第3の実施形態は、所謂エレベーテッドソース/ドレイン構造を有している。
(Third embodiment)
FIG. 8 shows a main part of the SRAM according to the third embodiment. In the second embodiment, the
図8において、基板11の表面には、ゲート絶縁膜GIを介してパスゲートトランジスタN1のゲート電極G1とプルダウントランジスタN3のゲート電極G3が形成されている。これらゲート電極G1、G3の側壁にはオフセットスペーサ12が形成されると共に、側壁絶縁膜15が形成されている。この側壁絶縁膜15のうち、ゲート電極G1、G3の間に位置する部分の底部は、基板11の表面上に形成された半導体層31の表面に接して形成され、ゲート電極G1、G3の外側に位置する部分の底部は、基板11の表面に接して形成されている。半導体層31の高さは、例えば半導体層31内に形成されるエクステンション領域14aの厚みより高く設定されている。エクステンション領域14aは、側壁絶縁膜15の下部で、オフセットスペーサ12の側面に接して形成されている。さらに、エクステンション領域14aに連続してソース/ドレイン領域の一方としての拡散層16aが形成されている。
In FIG. 8, the gate electrode G1 of the pass gate transistor N1 and the gate electrode G3 of the pull-down transistor N3 are formed on the surface of the
また、ゲート電極G1、G3の外側に位置する基板11内で、オフセットスペーサ12と側壁絶縁膜15の下部に対応してエクステンション領域14bが形成されている。このエクステンション領域14bに連続して、ソース/ドレイン領域の他方としての拡散層16bが形成されている。この拡散層16bの表面は、半導体層31の表面と等しい高さとされている。
An
上記構成において、パスゲートトランジスタN1とプルダウントランジスタN3のチャネル領域CH、及びエクステンション領域14aを有する拡散層16aは、ゲート電極G1,G3の下方に位置するチャネル領域CHに対して、ゲート電極G1、G3の間方向にオフセットされている。このため、オフセットスペーサ12の底部と側面部に位置する部分が抵抗R1として機能する。
In the above configuration, the channel region CH of the pass gate transistor N1 and the pull-down transistor N3 and the
図9(a)(b)、図10(a)(b)(c)及び図11は、図8に示す構成の製造方法を示している。 9 (a), 9 (b), 10 (a), 10 (b), 10 (c) and 11 show a manufacturing method of the configuration shown in FIG.
先ず、図9(a)に示すように、第2の実施形態と同様にして、基板11上にゲート絶縁膜GIを介してゲート電極G1、G3が形成され、これらゲート電極G1、G3の上部にハードマスク22が形成される。これらゲート電極G1、G3とハードマスク22の側壁にオフセットスペーサ12が形成され、これらオフセットスペーサ12の上に側壁絶縁膜32が形成される。ここで、オフセットスペーサ12、ハードマスク22は、例えば窒化シリコン膜により形成され、側壁絶縁膜32は、シリコン酸化膜により構成される。オフセットスペーサ12と側壁絶縁膜32の材料はこれに限定されるものではなく、エッチングの選択比が大きい材料であればよい。また、側壁絶縁膜32の材料は単一の材料であるとは限らない。
First, as shown in FIG. 9A, similarly to the second embodiment, gate electrodes G1 and G3 are formed on a
次いで、図9(b)に示すように、ゲート絶縁膜G1、G3の間の領域に対応して開口が形成された例えばレジストパターン33が形成される。このレジストパターン33は、ゲート電極G1、G3の間の側壁絶縁膜32を露出している。このレジストパターン33をマスクとして、ゲート電極G1、G3の間の側壁絶縁膜32が例えばRIEによりエッチングされ、除去される。
Next, as shown in FIG. 9B, for example, a resist
次に、図10(a)に示すように、レジストパターン33が除去された後、基板11上に半導体層31となるエピタキシャル層34が形成される。
Next, as shown in FIG. 10A, after the resist
この後、図10(b)に示すように、残りの側壁絶縁膜32とハードマスク22が、例えばRIEによりエッチングされ、除去される。
Thereafter, as shown in FIG. 10B, the remaining
次いで、図10(c)に示すように、ゲート電極G1、G3、オフセットスペーサ12をマスクとして、n型不純物が基板11の全面に導入され、エクステンション領域14a、14bが形成される。このエクステンション領域14aは、エピタキシャル層34の膜厚より浅い領域に形成される。
Next, as shown in FIG. 10C, n-type impurities are introduced into the entire surface of the
次に、図11に示すように、オフセットスペーサ12の側面に側壁絶縁膜15が形成される。この後、ゲート電極G1、G3及び側壁絶縁膜15をマスクとして基板11内にn型不純物が導入され、ゲート電極G1、G3の間の領域にソース/ドレイン領域の一方としての拡散層16aが形成され、ゲート電極G1、G3の外側の領域にソース/ドレイン領域の他方としての拡散層16bが形成される。このようにして、図8に示すトランジスタが形成される。
Next, as shown in FIG. 11, a
上記第3の実施形態によっても、第1、第2の実施形態と同様に、セルの占有面積の増大を抑制してパスゲートトランジスタN1(N2)とN3(N4)の間に抵抗R1(R2)を形成することができる。 Also in the third embodiment, as in the first and second embodiments, an increase in the area occupied by the cell is suppressed and the resistor R1 (R2) is connected between the pass gate transistors N1 (N2) and N3 (N4). ) Can be formed.
しかも、第3の実施形態によれば、パスゲートトランジスタN1とプルダウントランジスタN3のソース/ドレイン領域の一方を構成するエクステンション領域14aは、基板11上に形成された半導体層31としてのエピタキシャル層34内に形成され、ゲート電極G1,G3の下方に位置するチャネル領域CHに対して、ゲート電極G1、G3の間方向及び上方にオフセットされている。このため、オフセットスペーサ12の底部と側面部に位置する部分を抵抗R1として機能させている。したがって、この構成によっても、セル面積の増大を抑制して、抵抗R1を確実に形成することができる。
Moreover, according to the third embodiment, the
(第4の実施形態)
図12は、第4の実施形態に係るSRAMの要部を示している。第3の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3の両方のチャネル領域及びゲート電極G1、G3間のエクステンション領域14aを有する拡散層16aをオフセットさせ、パスゲートトランジスタN1とプルダウントランジスタN3の両方に抵抗R1を形成した。これに対して、第4の実施形態は、パスゲートトランジスタN1のみオフセットしている。このため、プルダウントランジスタN3の駆動力を防止できる。
(Fourth embodiment)
FIG. 12 shows a main part of the SRAM according to the fourth embodiment. In the third embodiment, the
すなわち、図12において、図8と相違するのは、プルダウントランジスタN3のエクステンション領域を有するソース/ドレイン領域は、ゲート電極G3に対してオフセットされていない構成とされている。 That is, FIG. 12 differs from FIG. 8 in that the source / drain region having the extension region of the pull-down transistor N3 is not offset with respect to the gate electrode G3.
図13(a)(b)(c)、図14(a)(b)(c)は、図12に示す構成の製造方法を示している。 FIGS. 13A, 13B and 13C, 14A, 14B and 14C show a method of manufacturing the structure shown in FIG.
先ず、図13(a)に示すように、第3の実施形態と同様にして、基板11上にゲート絶縁膜GIを介してゲート電極G1、G3が形成され、これらゲート電極G1、G3の上部にハードマスク22が形成される。これらゲート電極G1、G3とハードマスク22の側壁にオフセットスペーサ12が形成され、これらオフセットスペーサ12の上に側壁絶縁膜32が形成される。ここで、オフセットスペーサ12、ハードマスク22は、例えば窒化シリコン膜により形成され、側壁絶縁膜32は、シリコン酸化膜により構成される。オフセットスペーサ12と側壁絶縁膜32の材料はこれに限定されるものではなく、エッチングの選択比が大きい材料であればよい。また、側壁絶縁膜32の材料は単一の材料であるとは限らない。
First, as shown in FIG. 13A, similarly to the third embodiment, gate electrodes G1 and G3 are formed on a
次いで、図13(b)に示すように、ゲート絶縁膜G1、G3の間の領域に対応して開口が形成された例えばレジストパターン41を形成する。このレジストパターン41は、ゲート電極G3を全て覆い、ゲート電極G1の側壁絶縁膜32を露出している。このレジストパターン41をマスクとして、ゲート電極G1、G3の間の側壁絶縁膜32が例えばRIEによりエッチングされ、除去される。
Next, as shown in FIG. 13B, for example, a resist
次に、図13(c)に示すように、レジストパターン41が除去される。この状態において、パスゲートトランジスタN1のプルダウントランジスタM3側の側壁絶縁膜32が除去されている。この後、基板11上に半導体層31となるエピタキシャル層34が形成される。
Next, as shown in FIG. 13C, the resist
この後、図14(a)に示すように、残りの側壁絶縁膜32とハードマスク22が、例えばRIEによりエッチングされ、除去される。
Thereafter, as shown in FIG. 14A, the remaining side
次いで、図14(b)に示すように、ゲート電極G1、G3、オフセットスペーサ12をマスクとして、n型不純物が基板11の全面に導入され、エクステンション領域14a、14bが形成される。このエクステンション領域14aは、エピタキシャル層34の膜厚より浅い領域に形成される。
Next, as shown in FIG. 14B, n-type impurities are introduced into the entire surface of the
次に、図14(c)に示すように、オフセットスペーサ12の側面に側壁絶縁膜15が形成される。このパスゲートトランジスタN1のプルダウントランジスタN3側に形成された側壁絶縁膜15の底部は、エピタキシャル層34上に位置し、その他の側壁絶縁膜15は基板11上に位置している。この後、ゲート電極G1、G3及び側壁絶縁膜15をマスクとして基板11内にn型不純物が導入され、ゲート電極G1、G3の間の領域にソース/ドレイン領域の一方としての拡散層16aが形成され、ゲート電極G1、G3の外側の領域にソース/ドレイン領域の他方としての拡散層16bが形成される。このようにして、図12に示すトランジスタが形成される。
Next, as shown in FIG. 14C, the
上記第4の実施形態によっても第3の実施形態と同様の効果を得ることができる。しかも、上記第4の実施形態によれば、パスゲートトランジスタN1(N2)のプルダウントランジスタN3側のエクステンション領域14aのみが、基板11上に形成された半導体層31としてのエピタキシャル層34内に形成され、ゲート電極G1の下方に位置するチャネル領域CHに対して、ゲート電極G1、G3の間方向及び上方にオフセットされている。このため、パスゲートトランジスタN1(N2)のオフセットスペーサ12の底部と側面部に位置する部分を抵抗R1(R2)として機能させている。したがって、プルダウントランジスタN3(N4)の駆動力の低下を防止できる。
According to the fourth embodiment, the same effect as that of the third embodiment can be obtained. Moreover, according to the fourth embodiment, only the
(第5の実施形態)
図15は、第5の実施形態に係るSRAMの要部を示している。上記第1乃至第4の実施形態は、チャネル領域及びエクステンション領域を有するソース/ドレイン領域をゲート電極に対してオフセットさせることにより、トランジスタのソース/ドレイン領域に抵抗を付加した。
(Fifth embodiment)
FIG. 15 shows a main part of the SRAM according to the fifth embodiment. In the first to fourth embodiments, a resistance is added to the source / drain region of the transistor by offsetting the source / drain region having the channel region and the extension region with respect to the gate electrode.
これに対して、第5の実施形態は、ソース/ドレイン領域の抵抗値を制御して、トランジスタのソース/ドレイン領域に抵抗を付加している。すなわち、図15に示すように、パスゲートトランジスタN1とプルダウントランジスタN3のゲート電極G1、G3間に位置するソース/ドレイン領域の一方を構成するエクステンション領域14bを有する拡散層16aの上、及びゲート電極G1、G3間に位置するオフセットスペーサ12上には絶縁膜51が形成され、ゲート電極G1、G3の外側に位置し、ソース/ドレイン領域の他方を構成するエクステンション領域14bを有する拡散層16bの表面にはシリサイド層52が形成されている。このシリサイド層52が形成された拡散層16bの抵抗値は、シリサイド層52が形成されていない拡散層16aより抵抗値が低くなっている。したがって、拡散層16aに抵抗R1が付加されたこととなる。
On the other hand, in the fifth embodiment, resistance is added to the source / drain region of the transistor by controlling the resistance value of the source / drain region. That is, as shown in FIG. 15, on the
図16(a)(b)、図17(a)(b)(c)は、図15に示す構成の製造方法を示している。 16 (a), 16 (b), 17 (a), 17 (b), and 17 (c) show a manufacturing method of the configuration shown in FIG.
先ず、図16(a)に示すように、基板11上にゲート絶縁膜GIを介してゲート電極G1、G3が形成される。これらゲート電極G1、G3の側壁にオフセットスペーサ12が形成される。このオフセットスペーサ12をマスクとして、基板11内にエクステンション領域14bが形成される。この後、オフセットスペーサ12の上に側壁絶縁膜53が形成される。この側壁絶縁膜53をマスクとして基板11内にソース/ドレイン領域としての拡散層16a,16bが形成される。
First, as shown in FIG. 16A, gate electrodes G1 and G3 are formed on the
次に、図16(b)に示すように、側壁絶縁膜53が例えばRIEによりエッチングされて除去される。
Next, as shown in FIG. 16B, the
この後、図17(a)に示すように、基板11の表面全面に絶縁膜54が形成される。続いて、ゲート電極G1、G3の間に対応して例えばレジストパターン55が形成される。このレジストパターン55は、ゲート電極G1、G3の間と、ゲート電極G1、G3の間に位置するオフセットスペーサ12を覆っている。次いで、このレジストパターン55をマスクとして、絶縁膜54が例えばRIEによりエッチングされて除去される。
Thereafter, an insulating
この結果、図17(b)に示すように、ゲート電極G1、G3の間の基板11上、及びオフセットスペーサ12上に絶縁膜54が残される。
As a result, as shown in FIG. 17B, the insulating
この後、図17(c)に示すように、例えばタングステン、チタン、コバルト、ニッケルなどの金属のうちの1つにより金属膜52aが形成される。次いで、この金属膜52aがアニールされ、ゲート電極G1、G3上、及びゲート電極G1、G3の外側に位置する拡散層16bの上にシリサイド層52が形成される。次いで、未反応の金属膜52aが除去され、図15に示す構成が完成される。
Thereafter, as shown in FIG. 17C, a
上記第5の実施形態によれば、ゲート電極G1、G3に対称にエクステンション領域14bを有する拡散層16a、16bを形成し、これら拡散層のうち、ゲート電極G1、G3の外側に位置する拡散層16b上にシリサイド層52を形成することにより、拡散層16bの抵抗値を拡散層16aの抵抗値より低くすることにより、拡散層16aに抵抗R1を形成している。上記第5の実施形態によっても、セルの占有面積の増大を抑制して、拡散層16aに抵抗R1を設定することができる。
According to the fifth embodiment, the diffusion layers 16a and 16b having the
(第6の実施形態)
図18は、第6の実施形態に係るSRAMを示している。第6の実施形態は、図1に示すトランジスタN1、N2、N3、N4、P1、P2を所謂フィン型電界効果トランジスタ(以下、フィントランジスタと称す)により構成した場合を示している。図18において、図1と同一部分には同一符号を付している。
(Sixth embodiment)
FIG. 18 shows an SRAM according to the sixth embodiment. The sixth embodiment shows a case where the transistors N1, N2, N3, N4, P1, and P2 shown in FIG. 1 are configured by so-called fin-type field effect transistors (hereinafter referred to as fin transistors). In FIG. 18, the same parts as those in FIG.
図18において、トランジスタN1、N2はゲート電極G1、G2に対して、ソース/ドレイン領域S/Dがオフセットして配置されている。すなわち、トランジスタN1、N2において、ビット線BL,/BLに接続されるソース/ドレイン領域の長さL1と、記憶ノードA、Bに接続されるドレイン/ソース領域の長さL2は、L1<L2に設定されている。このドレイン/ソース領域の長さL2は、抵抗値が前述した数kΩとなるように設定されている。 In FIG. 18, transistors N1 and N2 are arranged with source / drain regions S / D offset from gate electrodes G1 and G2. That is, in the transistors N1 and N2, the length L1 of the source / drain region connected to the bit lines BL and / BL and the length L2 of the drain / source region connected to the storage nodes A and B are L1 <L2 Is set to The length L2 of the drain / source region is set so that the resistance value is the above-described number kΩ.
図19は、トランジスタN1を取り出して示すものであり、図20は図19のXX−XX線に沿った断面図であり、図21は図19のXXI−XXI線に沿った断面図である。 19 shows the transistor N1 taken out, FIG. 20 is a cross-sectional view taken along line XX-XX in FIG. 19, and FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG.
図19、図20、図21において、基板11上には、埋め込み酸化膜61が形成され、この埋め込み酸化膜61の上にシリコン層(半導体層)により複数のフィン62が形成されている。これらフィン62と直交方向にゲート絶縁膜GIを介してゲート電極G1が形成されている。ゲート絶縁膜GIは、図21に示すように、例えばフィン62の側面及び上面に形成され、ゲート電極G1もフィン62の側面及び上面に形成されている。ゲート電極G1は、フィン62の長さ方向中央からオフセットされた位置に形成され、ビット線BLに接続される例えばn型不純物が導入されたソース/ドレイン領域の長さは、L1に設定され、記憶ノードAに接続されるドレイン/ソース領域の長さは、L1より長いL2に設定されている。
19, 20, and 21, a buried
尚、フィントランジスタの形状は、図19、図20、図21に示す形状に限定されるものではなく、種々変形可能である。 The shape of the fin transistor is not limited to the shape shown in FIGS. 19, 20, and 21 and can be variously modified.
上記第6の実施形態によれば、SRAMを構成するnチャネルトランジスタ、pチャネルトランジスタをnチャネルフィントランジスタ、pチャネルフィントランジスタにより構成し、パスゲートトランジスタN1(N2)を構成するソース/ドレイン領域としてのフィンの長さをゲート電極G1(G2)に対して非対称として記憶ノードA(B)に接続されるソース/ドレイン領域の一方に抵抗R1(R2)を付加している。この場合、フィンの長さを一定とし、ゲート電極G1(G2)の形成位置をフィンの長さの中央部からオフセットさせることにより、ソース/ドレイン領域をゲート電極G1(G2)に対して非対称としている。したがって、SRAMセルの占有面積の増大を抑制して抵抗R1(R2)を設けることができ、書き込み特性の向上とデータ読み出し時における安定性を確保することができる。 According to the sixth embodiment, the n-channel transistor and the p-channel transistor constituting the SRAM are constituted by the n-channel fin transistor and the p-channel fin transistor, and the source / drain regions constituting the pass gate transistor N1 (N2) are provided. The resistor R1 (R2) is added to one of the source / drain regions connected to the storage node A (B) with the length of the fins asymmetry with respect to the gate electrode G1 (G2). In this case, the source / drain region is made asymmetric with respect to the gate electrode G1 (G2) by keeping the fin length constant and offsetting the formation position of the gate electrode G1 (G2) from the center of the fin length. Yes. Therefore, an increase in the area occupied by the SRAM cell can be suppressed and the resistor R1 (R2) can be provided, so that the write characteristics can be improved and the stability during data read can be ensured.
尚、第1乃至第5の実施形態において、オフセットスペーサ12は、省略可能である。
In the first to fifth embodiments, the offset
また、本発明は、各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。 Further, the present invention is not limited to each embodiment, and various modifications can be made without departing from the scope of the invention.
N1、N2…パスゲートトランジスタ、N3、N4…プルダウントランジスタ、G1〜G4…ゲート電極、R1、R2…抵抗、14a、14b…エクステンション領域、16a、16b…拡散層、BL、/BL…ビット線、A、B…記憶ノード、62…フィン。 N1, N2 ... pass gate transistors, N3, N4 ... pull-down transistors, G1 to G4 ... gate electrodes, R1, R2 ... resistors, 14a, 14b ... extension regions, 16a, 16b ... diffusion layers, BL, / BL ... bit lines, A, B ... storage node, 62 ... fin.
Claims (5)
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板に設けられた凹部の底部内に設けられることを特徴とするスタティック型半導体記憶装置。 A storage unit having first and second storage nodes for storing complementary data;
A first transfer transistor connected between the first storage node and a first bit line;
A static semiconductor memory device having a second transfer transistor connected between the second storage node and a second bit line,
The first and second transfer transistors include a first diffusion layer having extension regions connected to the first and second bit lines, and extension regions connected to the first and second storage nodes. The first diffusion layer is provided in a surface region of the substrate, and the second diffusion layer is provided in a bottom portion of a recess provided in the substrate. A static semiconductor memory device.
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板上に設けられた半導体層内に設けられることを特徴とするスタティック型半導体記憶装置。 A storage unit having first and second storage nodes for storing complementary data;
A first transfer transistor connected between the first storage node and a first bit line;
A static semiconductor memory device having a second transfer transistor connected between the second storage node and a second bit line,
The first and second transfer transistors include a first diffusion layer having extension regions connected to the first and second bit lines, and extension regions connected to the first and second storage nodes. The first diffusion layer is provided in a surface region of the substrate, and the second diffusion layer is provided in a semiconductor layer provided on the substrate. A static semiconductor memory device.
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、ゲート電極に対して対称に第1、第2の拡散層をそれぞれ有し、前記第1、第2のビット線に接続される前記第1の拡散層のみ、それぞれシリサイド層を有し、前記第1、第2の記憶ノードに接続される前記第2の拡散層は前記第1の拡散層より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。 A storage unit having first and second storage nodes for storing complementary data;
A first transfer transistor connected between the first storage node and a first bit line;
A static semiconductor memory device having a second transfer transistor connected between the second storage node and a second bit line,
The first and second transfer transistors have first and second diffusion layers symmetrical to the gate electrode, respectively, and are connected to the first and second bit lines. A static semiconductor memory characterized in that each has a silicide layer, and the second diffusion layer connected to the first and second storage nodes has a higher resistance value than the first diffusion layer. apparatus.
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、フィンと、前記フィンに絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン内に形成されたソース/ドレイン領域をそれぞれ有し、前記ゲート電極は、前記フィンの長手方向中央部から前記第1、第2のビット線方向にオフセットされて配置され、前記第1、第2の記憶ノードに接続される前記ソース/ドレイン領域は、前記第1、第2のビット線に接続される前記ドレイン/ソース領域より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。 A storage unit having first and second storage nodes for storing complementary data;
A first transfer transistor connected between the first storage node and a first bit line;
A static semiconductor memory device having a second transfer transistor connected between the second storage node and a second bit line,
The first and second transfer transistors each include a fin, a gate electrode provided on the fin through an insulating film, and source / drain regions formed in the fin located on both sides of the gate electrode. The source / drain connected to the first and second storage nodes, the gate electrode being offset from the longitudinal center of the fin in the first and second bit line directions. The static semiconductor memory device, wherein the region has a higher resistance value than the drain / source region connected to the first and second bit lines.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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