JP2004273818A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims description 35
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 230000002542 deteriorative effect Effects 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 38
- 230000015572 biosynthetic process Effects 0.000 description 6
- 125000001475 halogen functional group Chemical group 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】パンチスルー特性を劣化させることなく、ＬＤＤ拡散層の低抵抗化を実現可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に形成されたゲート電極３の両側面及びＬＤＤ拡散層５の上面と接する酸化シリコンからなる第一のサイドウォール６１の膜厚を、当該第一のサイドウォール６１の上面に積層される窒化シリコンからなる第二のサイドウォール６２の引張り応力をＬＤＤ拡散層５に伝達し該ＬＤＤ拡散層５を低抵抗化させる寸法にする。
【選択図】 図１
【解決手段】シリコン基板１上に形成されたゲート電極３の両側面及びＬＤＤ拡散層５の上面と接する酸化シリコンからなる第一のサイドウォール６１の膜厚を、当該第一のサイドウォール６１の上面に積層される窒化シリコンからなる第二のサイドウォール６２の引張り応力をＬＤＤ拡散層５に伝達し該ＬＤＤ拡散層５を低抵抗化させる寸法にする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタのオン電流を増大させるために有効な技術に関する。
【０００２】
【従来の技術】
近年、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） の微細化が進むにつれ、チャネル長の減少に伴うソース・ドレイン間の短絡（短チャネル効果）が問題視されてきている。
【０００３】
この短チャネル効果が引き起こされる原因として、ゲート電極と、ソース・ドレイン領域との近傍において電界が急激に強くなっていることが挙げられ、この電界集中を緩和するために、ソース・ドレイン領域とチャネル領域との間にソース・ドレイン領域よりも低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）拡散層が形成されている。
【０００４】
ところが、ＭＯＳ型トランジスタのさらなる微細化及び高性能化を実現するためには、ＬＤＤ拡散層を低抵抗化させる必要があり、例えば、ＬＤＤ拡散層を形成するイオン注入量を増加し、ＬＤＤ拡散層を深く形成する手段などが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−２５５９０３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の手段においては、ＬＤＤ拡散層を深く形成するため、実効チャネル長が短くなり、パンチスルー特性が劣化してしまうという問題があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、パンチスルー特性を劣化させることなく、ＬＤＤ拡散層の低抵抗化を実現可能な半導体装置及び半導体装置の製造方法を提供することを課題としている。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の上層部にＬＤＤ拡散層を介して形成されたソース・ドレイン領域と、前記ＬＤＤ拡散層の上面であって前記ゲート電極の両側面に形成された少なくとも二層からなるサイドウォールと、を備えた半導体装置において、前記ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚は、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法になっていることを特徴としている。
【０００８】
また、本発明に係る半導体装置において、前記第一のサイドウォールは、酸化膜から構成されているとともに、前記第二のサイドウォールは、窒化膜から構成されていることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板上に形成されたゲート電極をイオン注入マスクとして、前記半導体基板の上層部にＬＤＤ拡散層形成用イオンを注入する工程と、前記半導体基板の上面に、第一のサイドウォール形成膜を成膜する工程と、前記第一のサイドウォール形成膜の上面に、第二のサイドウォール形成膜を成膜する工程と、前記第一及び第二のサイドウォール形成膜をエッチングして、前記ゲート電極の両側面に第一及び第二のサイドウォールを形成する工程と、前記ゲート電極と前記第一及び第二のサイドウォールとをイオン注入マスクとして、前記半導体基板の上層部にソース・ドレイン領域を形成する工程と、を備え、前記第一のサイドウォールの膜厚は、前記第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法にすることを特徴としている。
【０００９】
また、本発明に係る半導体装置の製造方法において、前記第一のサイドウォールを酸化膜から構成するとともに、前記第二のサイドウォールを窒化膜から構成することが好ましい。
本発明に係る半導体装置によれば、ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚が、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力をＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法になっていることによって、この第一のサイドウォールと接するＬＤＤ拡散層に存在するＳｉ格子間が延び歪みするため、ＬＤＤ拡散層のキャリア移動度を上昇させることが可能となる。よって、トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００１０】
また、本発明に係る半導体装置によれば、第一のサイドウォールを酸化膜から構成するとともに、第二のサイドウォールを窒化膜から構成したことによって、第二のサイドウォールの引張り応力を、第一のサイドウォールからＬＤＤ拡散層により効果的に伝達することが可能となる。
本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係る半導体装置の一実施形態を示す断面図である。
本実施形態における半導体装置は、図１に示すように、シリコン基板（半導体基板）１上にゲート絶縁膜２を介して形成されているゲート電極３と、このゲート電極３を挟んだ両側におけるシリコン基板１の上層部にＬＤＤ拡散層５を介して形成されたソース領域７ａ及びドレイン領域７ｂと、このＬＤＤ拡散層５の上面にゲート電極３の両側面を覆うように形成されたサイドウォール６と、から構成されたＭＯＳ型トランジスタを備えている。なお、図中の符号４は、ｈａｌｏ層であり、ＬＤＤ拡散層５と逆型の不純物層とし、パンチスルーを抑制するようになっている。
【００１２】
サイドウォール６は、ゲート電極３の両側面及びＬＤＤ拡散層５の上面と接するように積層された酸化シリコンからなる第一のサイドウォール６１と、この第一のサイドウォール６１の上面に積層された窒化シリコンからなる第二のサイドウォール６２と、から構成されている。
この第一のサイドウォール６１の膜厚は、第二のサイドウォール６２の引張り応力をシリコン基板１側に伝達可能な寸法となっている。
【００１３】
次に、本実施形態における半導体装置の一製造工程について説明する。
図２は、本発明に係る半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）に示すように、層厚が約７２５μｍであるｐ型のシリコン基板１の上面に、熱酸化法を用いて、酸化シリコンからなるゲート絶縁膜２を、層厚が約５０Å（５ｎｍ）となるように成膜する。続いて、ゲート絶縁膜２のさらに上面に、同様のＣＶＤ法を用いて、多結晶シリコンからなるゲート電極形成膜３Ａを層厚が約２５００Å（２５０ｎｍ）となるように成膜する。
【００１４】
次に、公知のフォトリソグラフィ技術を利用して、シリコン基板１上に形成されたゲート電極形成膜３Ａの上面に、ゲート電極形成予定部位Ｇは覆い、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄは露出するようにレジストのパターン（図示せず）を形成した状態で、シリコン基板１をエッチングし、図２（ｂ）に示すように、ゲート電極３を形成する。
【００１５】
次いで、上述のレジストを除去した後に、ゲート電極３をイオン注入マスクとして、ＢＦ２ イオン（ＮチャネルＭＯＳ型トランジスタを形成する場合）をシリコン基板１に対して斜めに打ち込む。すると、ゲート電極３直下には、ゲート電極３がマスクとなってＢＦ２ イオンが侵入できないが、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄと、このソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄによって挟まれたゲート電極３の両側には、ｈａｌｏ領域４Ａが形成される。続いて、このｈａｌｏ領域４Ａのさらに上面に、ＬＤＤ拡散領域５Ａを形成するためのＰイオンを、シリコン基板１に対して垂直に打ち込む。
【００１６】
次いで、図２（ｃ）に示すように、シリコン基板１の全上面に、酸化シリコンからなる第一のサイドウォール形成膜６１Ａを、同様のＣＶＤ法を用いて、層厚が約５０〜１００Å（５〜１０ｎｍ）となるように成膜する。
次いで、図２（ｄ）に示すように、第一のサイドウォール形成膜６１Ａのさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜６２Ａを、同様のＣＶＤ法を用いて、層厚が約１０００Å（１００ｎｍ）となるように成膜する。
【００１７】
ここで、第一のサイドウォール形成膜６１Ａは、その上面に積層される第二のサイドウォール形成膜６２Ａの引張り応力をシリコン基板１側に伝達可能な膜厚となるように成膜する。
次いで、図２（ｅ）に示すように、第二のサイドウォール形成膜６２Ａ及び第一のサイドウォール形成膜６２Ｂをエッチバックし、ＬＤＤ拡散層形成予定領域Ｌの上面であってゲート電極３の両側面に、第一のサイドウォール６１と第二のサイドウォール６２とからなるサイドウォール６を形成する。
【００１８】
次いで、公知のイオン注入法を用いて、ゲート電極３及びサイドウォール６をイオン注入マスクとした状態で、ｎ型領域を形成するためのＰイオンをシリコン基板１に対して垂直に注入し、図１に示すように、ソース領域７ａ及びドレイン領域７ｂを形成する。
ここで、ＬＤＤ拡散層形成予定部位Ｌには、サイドウォール６がマスクとなってＰイオンが侵入できないため、サイドウォール６の直下には、ｈａｌｏ層４及びＬＤＤ拡散層５が形成される。
【００１９】
そして、ゲート電極３の上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる絶縁層（図示せず）を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属（図示せず）を形成することで、ＭＯＳ型トランジスタを備えた半導体装置を完成させる。
このように、本実施形態における半導体装置によれば、ゲート電極３の両側面及びＬＤＤ拡散層５の上面と接する第一のサイドウォール６１の膜厚を、当該第一のサイドウォール６１の上面に積層された第二のサイドウォール６２の引張り応力をシリコン基板１側に伝達可能な寸法にしたことによって、第二のサイドウォール６２から伝達された引張り応力によって、第一のサイドウォール６１と接するＬＤＤ拡散層のＳｉ格子間が延び歪みするようになる。よって、ＬＤＤ拡散層５のキャリア移動度を上昇させ、低抵抗化を実現することができるため、ＭＯＳ型トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００２０】
また、第一のサイドウォール６１を酸化シリコンから構成し、第二のサイドウォール６２を窒化シリコンから構成したことによって、第二のサイドウォール６２の引張り応力を、第一のサイドウォール６１を介してＬＤＤ拡散層５により効果的に伝達させることが可能となる。
本実施形態における半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００２１】
尚、本実施形態においては、半導体基板として、シリコン基板１を適用した場合について説明したが、これに限らず、ＧａＡｓ基板、ＩｎＧａＡｓ基板、ＩｎＰ基板、或いはＳｉＣなどの全ての半導体材料を基板としたデバイスや、絶縁体上に半導体薄膜を形成したＳＯＩ基板などを適用するようにしてもかまわない。
また、本実施形態においては、ｐ型のシリコン基板１を用いた半導体装置について説明したが、これに限らず、ｎ型のシリコン基板を用いた半導体装置に適用するようにしてもかまわない。
【００２２】
さらに、本実施形態においては、第一のサイドウォール６１を構成する酸化膜として酸化シリコンを適用し、第二のサイドウォール６２を構成する酸化膜として窒化シリコンを適用したが、第二のサイドウォール６２の引張り応力を第一のサイドウォール６１を介してＬＤＤ拡散層５に伝達可能な材料であれば、これに限らない。
【００２３】
さらに、本実施形態においては、サイドウォール６を第一のサイドウォール６１と第二のサイドウォール６２とからなる二層構造としたが、本発明の効果を十分に発揮可能であれば、例えば三層構造などとしてもかまわない。
さらに、本実施形態においては、第一のサイドウォール６１をゲート電極３の両側面及びＬＤＤ拡散層５の上面に形成したが、少なくとも第二サイドウォール６２からの引張り応力をＬＤＤ拡散層５に伝達可能であればこれに限らず、第一のサイドウォール６１をＬＤＤ拡散層５の上面のみに形成するようにしてもかまわない。
【００２４】
さらに、本実施形態においては、各膜の成膜方法として、ＣＶＤ法を適用したが、各膜の性能を損なわずに成膜可能であればこれに限らず、熱酸化法やＭＢＥ（Ｍｏｉｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを適用するようにしてもかまわない。
さらに、本実施形態においては、ｎ型領域を形成するために、Ｐイオンを使用したが、これに限らず、ＡｓイオンやＳｂイオンなどを使用してもかまわない。
【００２５】
さらに、本実施形態においては、ＭＯＳ型トランジスタについて説明したが、これに限らず、例えば、ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタや、その他のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどに適用するようにしてもかまわない。
【００２６】
【発明の効果】
本発明に係る半導体装置によれば、ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚を、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力をＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法にしたことによって、ＬＤＤ拡散層のキャリア移動度を上昇させるため、トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００２７】
また、本発明に係る半導体装置によれば、第一のサイドウォールを酸化膜から構成するとともに、第二のサイドウォールを窒化膜から構成したことによって、第二のサイドウォールの引張り応力を、第一のサイドウォールを介してＬＤＤ拡散層により効果的に伝達させることが可能となる。
さらに、本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す断面図である。
【図２】本発明に係る半導体装置の一製造工程を示す断面図である。
【符号の説明】１、シリコン基板（半導体基板）。２、ゲート絶縁膜。３、ゲート電極。３Ａ、ゲート電極形成膜。４、ｈａｌｏ層。４Ａ、ｈａｌｏ領域。５Ａ、ＬＤＤ拡散層。５Ａ、ＬＤＤ拡散領域。６、サイドウォール。６１、第一のサイドウォール。６１Ａ、第一のサイドウォール形成膜。６２、第二のサイドウォール。６２Ａ、第二のサイドウォール形成膜。７ａ、ソース領域。７ｂ、ドレイン領域。Ｇ、ゲート電極形成予定領域。Ｄ、ドレイン領域形成予定部位。Ｓ、ソース領域形成予定部位。Ｌ、ＬＤＤ拡散層形成予定部位。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタのオン電流を増大させるために有効な技術に関する。
【０００２】
【従来の技術】
近年、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） の微細化が進むにつれ、チャネル長の減少に伴うソース・ドレイン間の短絡（短チャネル効果）が問題視されてきている。
【０００３】
この短チャネル効果が引き起こされる原因として、ゲート電極と、ソース・ドレイン領域との近傍において電界が急激に強くなっていることが挙げられ、この電界集中を緩和するために、ソース・ドレイン領域とチャネル領域との間にソース・ドレイン領域よりも低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）拡散層が形成されている。
【０００４】
ところが、ＭＯＳ型トランジスタのさらなる微細化及び高性能化を実現するためには、ＬＤＤ拡散層を低抵抗化させる必要があり、例えば、ＬＤＤ拡散層を形成するイオン注入量を増加し、ＬＤＤ拡散層を深く形成する手段などが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−２５５９０３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の手段においては、ＬＤＤ拡散層を深く形成するため、実効チャネル長が短くなり、パンチスルー特性が劣化してしまうという問題があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、パンチスルー特性を劣化させることなく、ＬＤＤ拡散層の低抵抗化を実現可能な半導体装置及び半導体装置の製造方法を提供することを課題としている。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の上層部にＬＤＤ拡散層を介して形成されたソース・ドレイン領域と、前記ＬＤＤ拡散層の上面であって前記ゲート電極の両側面に形成された少なくとも二層からなるサイドウォールと、を備えた半導体装置において、前記ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚は、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法になっていることを特徴としている。
【０００８】
また、本発明に係る半導体装置において、前記第一のサイドウォールは、酸化膜から構成されているとともに、前記第二のサイドウォールは、窒化膜から構成されていることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板上に形成されたゲート電極をイオン注入マスクとして、前記半導体基板の上層部にＬＤＤ拡散層形成用イオンを注入する工程と、前記半導体基板の上面に、第一のサイドウォール形成膜を成膜する工程と、前記第一のサイドウォール形成膜の上面に、第二のサイドウォール形成膜を成膜する工程と、前記第一及び第二のサイドウォール形成膜をエッチングして、前記ゲート電極の両側面に第一及び第二のサイドウォールを形成する工程と、前記ゲート電極と前記第一及び第二のサイドウォールとをイオン注入マスクとして、前記半導体基板の上層部にソース・ドレイン領域を形成する工程と、を備え、前記第一のサイドウォールの膜厚は、前記第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法にすることを特徴としている。
【０００９】
また、本発明に係る半導体装置の製造方法において、前記第一のサイドウォールを酸化膜から構成するとともに、前記第二のサイドウォールを窒化膜から構成することが好ましい。
本発明に係る半導体装置によれば、ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚が、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力をＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法になっていることによって、この第一のサイドウォールと接するＬＤＤ拡散層に存在するＳｉ格子間が延び歪みするため、ＬＤＤ拡散層のキャリア移動度を上昇させることが可能となる。よって、トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００１０】
また、本発明に係る半導体装置によれば、第一のサイドウォールを酸化膜から構成するとともに、第二のサイドウォールを窒化膜から構成したことによって、第二のサイドウォールの引張り応力を、第一のサイドウォールからＬＤＤ拡散層により効果的に伝達することが可能となる。
本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係る半導体装置の一実施形態を示す断面図である。
本実施形態における半導体装置は、図１に示すように、シリコン基板（半導体基板）１上にゲート絶縁膜２を介して形成されているゲート電極３と、このゲート電極３を挟んだ両側におけるシリコン基板１の上層部にＬＤＤ拡散層５を介して形成されたソース領域７ａ及びドレイン領域７ｂと、このＬＤＤ拡散層５の上面にゲート電極３の両側面を覆うように形成されたサイドウォール６と、から構成されたＭＯＳ型トランジスタを備えている。なお、図中の符号４は、ｈａｌｏ層であり、ＬＤＤ拡散層５と逆型の不純物層とし、パンチスルーを抑制するようになっている。
【００１２】
サイドウォール６は、ゲート電極３の両側面及びＬＤＤ拡散層５の上面と接するように積層された酸化シリコンからなる第一のサイドウォール６１と、この第一のサイドウォール６１の上面に積層された窒化シリコンからなる第二のサイドウォール６２と、から構成されている。
この第一のサイドウォール６１の膜厚は、第二のサイドウォール６２の引張り応力をシリコン基板１側に伝達可能な寸法となっている。
【００１３】
次に、本実施形態における半導体装置の一製造工程について説明する。
図２は、本発明に係る半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）に示すように、層厚が約７２５μｍであるｐ型のシリコン基板１の上面に、熱酸化法を用いて、酸化シリコンからなるゲート絶縁膜２を、層厚が約５０Å（５ｎｍ）となるように成膜する。続いて、ゲート絶縁膜２のさらに上面に、同様のＣＶＤ法を用いて、多結晶シリコンからなるゲート電極形成膜３Ａを層厚が約２５００Å（２５０ｎｍ）となるように成膜する。
【００１４】
次に、公知のフォトリソグラフィ技術を利用して、シリコン基板１上に形成されたゲート電極形成膜３Ａの上面に、ゲート電極形成予定部位Ｇは覆い、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄは露出するようにレジストのパターン（図示せず）を形成した状態で、シリコン基板１をエッチングし、図２（ｂ）に示すように、ゲート電極３を形成する。
【００１５】
次いで、上述のレジストを除去した後に、ゲート電極３をイオン注入マスクとして、ＢＦ２ イオン（ＮチャネルＭＯＳ型トランジスタを形成する場合）をシリコン基板１に対して斜めに打ち込む。すると、ゲート電極３直下には、ゲート電極３がマスクとなってＢＦ２ イオンが侵入できないが、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄと、このソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄによって挟まれたゲート電極３の両側には、ｈａｌｏ領域４Ａが形成される。続いて、このｈａｌｏ領域４Ａのさらに上面に、ＬＤＤ拡散領域５Ａを形成するためのＰイオンを、シリコン基板１に対して垂直に打ち込む。
【００１６】
次いで、図２（ｃ）に示すように、シリコン基板１の全上面に、酸化シリコンからなる第一のサイドウォール形成膜６１Ａを、同様のＣＶＤ法を用いて、層厚が約５０〜１００Å（５〜１０ｎｍ）となるように成膜する。
次いで、図２（ｄ）に示すように、第一のサイドウォール形成膜６１Ａのさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜６２Ａを、同様のＣＶＤ法を用いて、層厚が約１０００Å（１００ｎｍ）となるように成膜する。
【００１７】
ここで、第一のサイドウォール形成膜６１Ａは、その上面に積層される第二のサイドウォール形成膜６２Ａの引張り応力をシリコン基板１側に伝達可能な膜厚となるように成膜する。
次いで、図２（ｅ）に示すように、第二のサイドウォール形成膜６２Ａ及び第一のサイドウォール形成膜６２Ｂをエッチバックし、ＬＤＤ拡散層形成予定領域Ｌの上面であってゲート電極３の両側面に、第一のサイドウォール６１と第二のサイドウォール６２とからなるサイドウォール６を形成する。
【００１８】
次いで、公知のイオン注入法を用いて、ゲート電極３及びサイドウォール６をイオン注入マスクとした状態で、ｎ型領域を形成するためのＰイオンをシリコン基板１に対して垂直に注入し、図１に示すように、ソース領域７ａ及びドレイン領域７ｂを形成する。
ここで、ＬＤＤ拡散層形成予定部位Ｌには、サイドウォール６がマスクとなってＰイオンが侵入できないため、サイドウォール６の直下には、ｈａｌｏ層４及びＬＤＤ拡散層５が形成される。
【００１９】
そして、ゲート電極３の上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる絶縁層（図示せず）を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属（図示せず）を形成することで、ＭＯＳ型トランジスタを備えた半導体装置を完成させる。
このように、本実施形態における半導体装置によれば、ゲート電極３の両側面及びＬＤＤ拡散層５の上面と接する第一のサイドウォール６１の膜厚を、当該第一のサイドウォール６１の上面に積層された第二のサイドウォール６２の引張り応力をシリコン基板１側に伝達可能な寸法にしたことによって、第二のサイドウォール６２から伝達された引張り応力によって、第一のサイドウォール６１と接するＬＤＤ拡散層のＳｉ格子間が延び歪みするようになる。よって、ＬＤＤ拡散層５のキャリア移動度を上昇させ、低抵抗化を実現することができるため、ＭＯＳ型トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００２０】
また、第一のサイドウォール６１を酸化シリコンから構成し、第二のサイドウォール６２を窒化シリコンから構成したことによって、第二のサイドウォール６２の引張り応力を、第一のサイドウォール６１を介してＬＤＤ拡散層５により効果的に伝達させることが可能となる。
本実施形態における半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００２１】
尚、本実施形態においては、半導体基板として、シリコン基板１を適用した場合について説明したが、これに限らず、ＧａＡｓ基板、ＩｎＧａＡｓ基板、ＩｎＰ基板、或いはＳｉＣなどの全ての半導体材料を基板としたデバイスや、絶縁体上に半導体薄膜を形成したＳＯＩ基板などを適用するようにしてもかまわない。
また、本実施形態においては、ｐ型のシリコン基板１を用いた半導体装置について説明したが、これに限らず、ｎ型のシリコン基板を用いた半導体装置に適用するようにしてもかまわない。
【００２２】
さらに、本実施形態においては、第一のサイドウォール６１を構成する酸化膜として酸化シリコンを適用し、第二のサイドウォール６２を構成する酸化膜として窒化シリコンを適用したが、第二のサイドウォール６２の引張り応力を第一のサイドウォール６１を介してＬＤＤ拡散層５に伝達可能な材料であれば、これに限らない。
【００２３】
さらに、本実施形態においては、サイドウォール６を第一のサイドウォール６１と第二のサイドウォール６２とからなる二層構造としたが、本発明の効果を十分に発揮可能であれば、例えば三層構造などとしてもかまわない。
さらに、本実施形態においては、第一のサイドウォール６１をゲート電極３の両側面及びＬＤＤ拡散層５の上面に形成したが、少なくとも第二サイドウォール６２からの引張り応力をＬＤＤ拡散層５に伝達可能であればこれに限らず、第一のサイドウォール６１をＬＤＤ拡散層５の上面のみに形成するようにしてもかまわない。
【００２４】
さらに、本実施形態においては、各膜の成膜方法として、ＣＶＤ法を適用したが、各膜の性能を損なわずに成膜可能であればこれに限らず、熱酸化法やＭＢＥ（Ｍｏｉｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを適用するようにしてもかまわない。
さらに、本実施形態においては、ｎ型領域を形成するために、Ｐイオンを使用したが、これに限らず、ＡｓイオンやＳｂイオンなどを使用してもかまわない。
【００２５】
さらに、本実施形態においては、ＭＯＳ型トランジスタについて説明したが、これに限らず、例えば、ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタや、その他のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどに適用するようにしてもかまわない。
【００２６】
【発明の効果】
本発明に係る半導体装置によれば、ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚を、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力をＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法にしたことによって、ＬＤＤ拡散層のキャリア移動度を上昇させるため、トランジスタのパンチスルー特性を劣化させることなく、オン電流を増大させることが可能となる。
【００２７】
また、本発明に係る半導体装置によれば、第一のサイドウォールを酸化膜から構成するとともに、第二のサイドウォールを窒化膜から構成したことによって、第二のサイドウォールの引張り応力を、第一のサイドウォールを介してＬＤＤ拡散層により効果的に伝達させることが可能となる。
さらに、本発明に係る半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す断面図である。
【図２】本発明に係る半導体装置の一製造工程を示す断面図である。
【符号の説明】１、シリコン基板（半導体基板）。２、ゲート絶縁膜。３、ゲート電極。３Ａ、ゲート電極形成膜。４、ｈａｌｏ層。４Ａ、ｈａｌｏ領域。５Ａ、ＬＤＤ拡散層。５Ａ、ＬＤＤ拡散領域。６、サイドウォール。６１、第一のサイドウォール。６１Ａ、第一のサイドウォール形成膜。６２、第二のサイドウォール。６２Ａ、第二のサイドウォール形成膜。７ａ、ソース領域。７ｂ、ドレイン領域。Ｇ、ゲート電極形成予定領域。Ｄ、ドレイン領域形成予定部位。Ｓ、ソース領域形成予定部位。Ｌ、ＬＤＤ拡散層形成予定部位。
Claims (4)
- 半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の上層部にＬＤＤ拡散層を介して形成されたソース・ドレイン領域と、前記ＬＤＤ拡散層の上面であって前記ゲート電極の両側面に形成された少なくとも二層からなるサイドウォールと、を備えた半導体装置において、
前記ＬＤＤ拡散層の上面と接する第一のサイドウォールの膜厚は、当該第一のサイドウォールの上面に積層された第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法になっていることを特徴とする半導体装置。 - 前記第一のサイドウォールは、酸化膜から構成されているとともに、前記第二のサイドウォールは、窒化膜から構成されていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に形成されたゲート電極をイオン注入マスクとして、前記半導体基板の上層部にＬＤＤ拡散層形成用イオンを注入する工程と、
前記半導体基板の上面に、第一のサイドウォール形成膜を成膜する工程と、
前記第一のサイドウォール形成膜の上面に、第二のサイドウォール形成膜を成膜する工程と、
前記第一及び第二のサイドウォール形成膜をエッチングして、前記ゲート電極の両側面に第一及び第二のサイドウォールを形成する工程と、
前記ゲート電極と前記第一及び第二のサイドウォールとをイオン注入マスクとして、前記半導体基板の上層部にソース・ドレイン領域を形成する工程と、を備え、
前記第一のサイドウォールの膜厚は、前記第二のサイドウォールの引張り応力を前記ＬＤＤ拡散層に伝達して該ＬＤＤ拡散層を低抵抗化させる寸法にすることを特徴とする半導体装置の製造方法。 - 前記第一のサイドウォールを酸化膜から構成するとともに、前記第二のサイドウォールを窒化膜から構成することを特徴とする請求項３に記載の半導体装置の製造方法。
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|---|---|---|---|---|
| JP2011082569A (ja) * | 2011-01-11 | 2011-04-21 | Canon Inc | 固体撮像装置及びカメラ |
| US9472466B2 (en) | 2006-10-11 | 2016-10-18 | Samsung Electronics Co., Ltd. | Semiconductor device having reduced-damage active region and method of manufacturing the same |
-
2003
- 2003-03-10 JP JP2003063353A patent/JP2004273818A/ja not_active Withdrawn
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