CN105932061A - 一种mosfet及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 67
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 238000002347 injection Methods 0.000 claims description 37
- 239000007924 injection Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 230000000873 masking effect Effects 0.000 claims description 24
- 238000001259 photo etching Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 6
- 229910018594 Si-Cu Inorganic materials 0.000 claims description 4
- 229910008465 Si—Cu Inorganic materials 0.000 claims description 4
- 239000012190 activator Substances 0.000 claims description 4
- 230000005465 channeling Effects 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 239000013049 sediment Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000009740 moulding (composite fabrication) Methods 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910000676 Si alloy Inorganic materials 0.000 claims 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims 1
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 238000002161 passivation Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 4
- 229910000632 Alusil Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种MOSFET，包括漏极、源极和栅极，且所述漏极、源极和栅极设于同侧。本发明还公开了一种MOSFET的制备方法。本发明的优点是：通过本发明的MOSFET制备方法将漏端从芯片背面引到芯片正面得到了一种MOSFET，从而满足在芯片正面打线接触的封装要求。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种MOSFET制造方法以及一种MOSFET。
背景技术
传统MOSFET器件的漏端引出是在芯片背面，无法满足在芯片正面打线接触的封装要求，本发明在传统MOSFET器件的工艺中引入通孔工艺，将漏端从芯片背面引到芯片正面，从而满足在芯片正面打线接触的封装要求。
传统MOSFET器件工艺有五次光刻和四次光刻两种(实际工艺中钝化层光刻不计算在内)，五次光刻工艺按照先后顺序分别为沟槽，沟道区，源区，接触孔和金属层，四次光刻工艺按照先后顺序分别为沟槽，源区，接触孔和金属层。
现有技术的MOSFET的漏极在基片背面，因此在封装工艺中，漏极103只能通过芯片背面引出。
发明内容
本发明的目的是提供一种MOSFET及其制备方法，其可以解决现有技术中MOSFET的漏极在基片背面，因此在封装工艺中，漏极只能通过芯片背面引出的缺点。
本发明采用以下技术方案：
一种MOSFET，包括漏极、源极和栅极，且所述漏极、源极和栅极设于同侧。
还包括一基片及设于所述基片一侧的外延层，且所述外延层的另一侧依次还设有一介质层。
还包括一漏极通孔，其内部淀设有第一金属，且所述漏极通孔设于所述外延层及介质层内，且所述第一金属与所述基片接触。
所述外延层内设有注入沟道区，且所述沟道区通过所述外延层杂质注入形成。
还包括若干沟槽，且所述沟槽设于所述注入沟道区内，且所述沟槽的底部设于所述外延层内，所述沟槽内设有栅氧层及多晶硅层，且所述沟槽的底部及侧壁上淀设有栅氧层，所述多晶硅层将所述沟槽内部填满。
还包括一注入源区，且所述注入源区设于所述注入沟道区内。
还包括若干源极接触孔，其内部淀设有第一金属，且所述源极接触孔穿过所述介质层，且中间的所述漏极接触孔穿过所述注入源区，且所述源极接触孔的底部设有注入接触区，所述注入接触区设于所述注入沟道区内。
还包括一栅极接触孔，其内部淀设有第一金属，且所述栅极接触孔穿过所述介质层，且所述栅极接触孔设于一边缘沟槽的多晶硅内部。
还包括一第二金属，且所述第二金属设于所述介质层的一侧，且所述第二金属与第一金属接触，且所述第二金属与设于所述漏极通孔内的第一金属接触形成漏极，且所述第二金属与设于注入沟道区内的第一金属接触形成源极；所述第二金属与设于所述栅极接触孔内的第一金属形成栅极。
一种MOSFET的制备方法，包括以下步骤：
在掩蔽层的掩蔽下对外延层进行沟槽刻蚀，形成沟槽；
淀积栅氧和多晶硅；
刻蚀掉多余的多晶硅，使多晶硅表面与源区表面相平，沟槽内的多晶硅保留；
沟道注入区光刻、注入，去除光刻胶，并进行退火；
进行源区光刻、注入，去除光刻胶，并进行退火，激活杂质；
淀积介质层，再淀积一层掩蔽层，进行漏区通孔光刻和掩蔽层刻蚀，将漏区通孔位置上的掩蔽层刻蚀掉；
漏区通孔刻蚀；
进行接触孔注入，并淀积第一层金属，填充源区接触孔和漏区通孔，金属材料为钨；
去除硅片表面多余的第一层金属，保留源区接触孔和漏区通孔内的第一层金属；
淀积第二层金属，并进行光刻、刻蚀，形成MOSFET引出电极，第二层金属材料为铝硅合金或者铝硅铜合金。
本发明的优点是：通过本发明的MOSFET制备方法将漏端从芯片背面引到芯片正面得到了一种MOSFET，从而满足在芯片正面打线接触的封装要求。
附图说明
下面结合实施例和附图对本发明进行详细说明，其中：
图1是本发明的MOSFET结构示意图。
图2至图13是本发明的MOSFET制备方法的中间体的结构示意图。
具体实施方式
下面结合附图进一步阐述本发明的具体实施方式：
如图1所示，本发明公开了一种场效应晶体管，其包括漏极、源极和栅极，且所述漏极、源极和栅极设于同侧。
本发明中漏极、源极和栅极设于同侧，将漏端从芯片背面引到芯片正面，从而满足在芯片正面打线接触的封装要求。
本发明包括一基片10及设于所述基片一侧的外延层20，且所述外延层20的另一侧依次还设有一介质层50。
本发明还包括一漏极通孔131，其内部淀设有第一金属80，且所述漏极通孔131设于所述外延层20及介质层50内，且所述第一金属80与所述基片10接触，所述漏极通孔131内填设有一第一金属80。
本发明的外延层20内设有注入沟道区111，且所述沟道区111通过所述外延层20杂质 注入形成。还包括若干沟槽23，且所述沟槽23设于所述注入沟道区111内，且所述沟槽23的底部设于所述外延层20内，所述沟槽23内设有栅氧层30及多晶硅层40，且所述沟槽23的底部及侧壁上淀设有栅氧层30，所述多晶硅层40将所述沟槽内部填满。还包括一注入源区121，且所述注入源区121设于所述注入沟道区111内。
本发明包括若干源极接触孔122，其内部淀设有第一金属，且所述源极接触孔穿过所述介质层50，且中间的所述漏极接触孔穿过所述注入源区121，且所述源极接触孔122的底部设有注入接触区，所述注入接触区设于所述注入沟道区内。还包括一栅极接触孔111，其内部淀设有第一金属，且所述栅极接触孔穿过所述介质层50，且所述栅极接触孔设于一边缘沟槽的多晶硅内部。
本发明还包括一第二金属90，且所述第二金属90设于所述介质层50的一侧，且所述第二金属90与第一金属80接触，且所述第二金属90与设于所述漏极通孔内的第一金属80接触形成漏极，且所述第二金属90与设于注入沟道区内的第一金属80接触形成源极；所述第二金属与设于所述栅极接触孔内的第一金属形成栅极。
本发明还包括一钝化层100，其淀积于介质层50上，且将第二金属90隔开，且钝化层材料为氧化硅、氮化硅或其复合材料制成，对芯片表面形成保护，进行光刻、刻蚀，将第二层金属表面的钝化层去除，留出封装打线接触的栅极引出孔110、源极引出孔120和漏极引出孔130。
本发明还公开了一种MOSFET的制备方法，包括以下步骤：在掩蔽层的掩蔽下对外延层进行沟槽刻蚀，形成沟槽；淀积栅氧和多晶硅；刻蚀掉多余的多晶硅，使多晶硅表面与源区表面相平，沟槽内的多晶硅保留；沟道注入区光刻、注入，去除光刻胶，并进行退火；进行源区光刻、注入，去除光刻胶，并进行退火，激活杂质；淀积介质层，再淀积一层掩蔽层，进行漏区通孔光刻和掩蔽层刻蚀，将漏区通孔位置上的掩蔽层刻蚀掉；漏区通孔刻蚀；进行接触孔注入，并淀积第一层金属，填充源区接触孔和漏区通孔，金属材料为钨；去除硅片表面多余的第一层金属，保留源区接触孔和漏区通孔内的第一层金属；淀积第二层金属，并进行光刻、刻蚀，形成MOSFET引出电极，第二层金属材料为铝硅合金或者铝硅铜合金。
本发明的场效应晶体管制备方法具体包括以下步骤：
在基片10的一侧生长一外延层20，其结构如图2所示，该基片10和外延层20构成符合MOSFET的特性需求的外延圆片，该外延圆片的基片10为低电阻率基片，且外延层20为特定电阻率外延层。
在外延层20的一侧淀积一掩蔽层21，其结构如图3所示，进而在掩蔽层21的另一侧淀积一光刻胶层22，进行沟槽光刻，并对掩蔽层21进行刻蚀，刻蚀出沟槽刻蚀窗口211，其结构如图4所示。
去除光刻胶层22，进行沟槽刻蚀，在掩蔽层21的掩蔽作用下形成沟槽23，其结构如图5所示。
去除掩蔽层，进行牺牲氧化，并去掉氧化层，在外延层20的表面及沟槽23内的上淀积生长栅氧层30，在栅氧层30上淀积一多晶硅层40，且多晶硅将沟槽23填满，其结构如图6所示，且本发明中多晶硅层重掺杂多晶硅形成，因而可以降低电阻率。
将多晶硅层40部分刻蚀掉，使多晶硅层40的表面与外延层20表面相平，即源区表面的多晶硅被刻蚀掉，但沟槽内的多晶硅保留，形成MOSFET的栅极；进行沟道注入区光刻、注入，去除光刻胶，并进行退火，得到的沟道区杂质分布，得到沟道区111；进行源区光刻、注入，去除光刻胶，并进行退火，激活杂质，得到注入源区121；淀积介质层50，该介质层50的材料为磷硅玻璃，并进行平坦化，其结构如图7所示。
介质层50淀积，淀积掩蔽层60，淀积一层掩蔽层60，掩蔽层60材料为氮化硅，进行漏区通孔光刻和掩蔽层刻蚀，将漏区通孔131位置上的第掩蔽层60刻蚀掉，其结构如图8所示。
进行漏区通孔131刻蚀，漏区通孔131的位置需要在沟道区之外，并与沟道区间隔足够的距离，防止通孔结构影响器件耐压，其结构如图9所示。
去除掩蔽层60，并在进外侧设有光刻胶70，进行接触孔112、122、132光刻，刻蚀，得到接触孔112、122、132，其结构如图10所示。
去除光刻胶70，进行接触孔112、122、132注入，得到接触孔注入层72，淀积第一金属80，其结构如图11所示，且本发明中第一金属的材质为钨。
对第一金属80进行化学机械抛光，将接触孔外72的第一金属80去除，其结构如图13所示。
淀积第二金属90，并进行光刻，刻蚀，淀积第二层金属，并进行光刻、刻蚀，形成MOSFET引出电极，第二层金属层的材质为铝硅合金或者铝硅铜合金，其结构如图13所示。
钝化层淀积及引出孔光刻、刻蚀。淀积钝化层，钝化层材料为氧化硅、氮化硅或其复合材料制成，对芯片表面形成保护，进行光刻、刻蚀，将第二层金属表面的钝化层去除，留出封装打线接触的引出孔，得到本发明如图1所示的结构。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种MOSFET，其特征在于，包括漏极、源极和栅极，且所述漏极、源极和栅极设于同侧。
2.根据权利要求1所述的MOSFET，其特征在于，还包括一基片及设于所述基片一侧的外延层，且所述外延层的另一侧设有一介质层。
3.根据权利要求2所述的MOSFET，其特征在于，还包括一漏极通孔，其内部淀设有第一金属，且所述漏极通孔设于所述外延层及介质层内，且所述第一金属与所述基片接触。
4.根据权利要求1至3中任意一项所述的MOSFET，其特征在于，所述外延层内设有注入沟道区，且所述沟道区通过所述外延层杂质注入形成。
5.根据权利要求4所述的MOSFET，其特征在于，还包括若干沟槽，且所述沟槽设于所述注入沟道区内，且所述沟槽的底部设于所述外延层内，所述沟槽内设有栅氧层及多晶硅层，且所述沟槽的底部及侧壁上淀设有栅氧层，所述多晶硅层将所述沟槽内部填满。
6.根据权利要求4所述的MOSFET，其特征在于，还包括一注入源区，且所述注入源区设于所述注入沟道区内。
7.根据权利要求6所述的MOSFET，其特征在于，还包括若干源极接触孔，其内部淀设有第一金属，且所述源极接触孔穿过所述介质层，且中间的所述漏极接触孔穿过所述注入源区，且所述源极接触孔的底部设有注入接触区，所述注入接触区设于所述注入沟道区内。
8.根据权利要求7所述的MOSFET，其特征在于，还包括一栅极接触孔，其内部淀设有第一金属，且所述栅极接触孔穿过所述介质层，且所述栅极接触孔设于一边缘沟槽的多晶硅内部。
9.根据权利要求8所述的MOSFET，其特征在于，还包括一第二金属，且所述第二金属设于所述介质层的一侧，且所述第二金属与第一金属接触，且所述第二金属与设于所述漏极通孔内的第一金属接触形成漏极，且所述第二金属与设于注入沟道区内的第一金属接触形成源极；所述第二金属与设于所述栅极接触孔内的第一金属形成栅极。
10.一种MOSFET的制备方法，其特征在于，包括以下步骤：
在掩蔽层的掩蔽下对外延层进行沟槽刻蚀，形成沟槽；
淀积栅氧和多晶硅；
刻蚀掉多余的多晶硅，使多晶硅表面与源区表面相平，沟槽内的多晶硅保留；
沟道注入区光刻、注入，去除光刻胶，并进行退火；
进行源区光刻、注入，去除光刻胶，并进行退火，激活杂质；
淀积介质层，再淀积一层掩蔽层，进行漏区通孔光刻和掩蔽层刻蚀，将漏区通孔位置上的掩蔽层刻蚀掉；
漏区通孔刻蚀；
进行接触孔注入，并淀积第一层金属，填充源区接触孔和漏区通孔，金属材料为钨；
去除硅片表面多余的第一层金属，保留源区接触孔和漏区通孔内的第一层金属；
淀积第二层金属，并进行光刻、刻蚀，形成MOSFET引出电极，第二层金属材料为铝硅合金或者铝硅铜合金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610273673.3A CN105932061A (zh) | 2016-04-28 | 2016-04-28 | 一种mosfet及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610273673.3A CN105932061A (zh) | 2016-04-28 | 2016-04-28 | 一种mosfet及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105932061A true CN105932061A (zh) | 2016-09-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610273673.3A Pending CN105932061A (zh) | 2016-04-28 | 2016-04-28 | 一种mosfet及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105932061A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101145572A (zh) * | 2005-12-06 | 2008-03-19 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| CN201069775Y (zh) * | 2007-05-23 | 2008-06-04 | 广州南科集成电子有限公司 | 一种低电压垂直型场效应晶体管 |
| CN102376765A (zh) * | 2010-09-22 | 2012-03-14 | 成都芯源系统有限公司 | 半导体器件及其制作方法 |
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| CN205900550U (zh) * | 2016-04-28 | 2017-01-18 | 上海格瑞宝电子有限公司 | 一种mosfet |
-
2016
- 2016-04-28 CN CN201610273673.3A patent/CN105932061A/zh active Pending
Patent Citations (7)
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| CN205900550U (zh) * | 2016-04-28 | 2017-01-18 | 上海格瑞宝电子有限公司 | 一种mosfet |
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