以下、本明細書で開示する半導体装置の製造方法の好ましい実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。
図2(A)は、本明細書で開示する半導体装置の製造方法の一実施形態を用いて製造された半導体装置の構成の一例によるpチャネルMOSトランジスタ10を示す図である。図2(B)は、SiGe混晶層領域を圧縮応力源として使う半導体装置の原理を示す図である。
図2(A)に示すように、単結晶シリコン基板11上には、STI(Shallow Trench Isolation)型の素子分離構造11Iで画成された素子領域であるn型のウェル11Aが形成されている。そして、pチャネルMOSトランジスタ10は、この素子領域内に形成されている。
シリコン基板11上にはn型のウェル11A中のチャネル領域11Cに対応してゲート絶縁膜12が形成されている。ゲート絶縁膜12は、例えば、シリコン酸化膜あるいはシリコン酸窒化膜により形成される。
また、ゲート絶縁膜12上にはp型にドープされた多結晶シリコンのゲート電極13が形成されている。ゲート電極13の両側壁上には、シリコン窒化膜12Nが形成されている。そして、このシリコン窒化膜12N上には、更に、例えばシリコン酸化膜12Iが形成されている。このシリコン酸化膜12Iは、素子領域11A中、ゲート電極13の両側において露出されたシリコン基板11の表面も被覆している。
更に、ゲート電極13には、シリコン酸化膜12Iを介して、側壁絶縁膜13A,13Bとして例えばシリコン窒化膜が形成されている。
シリコン基板11中には側壁絶縁膜13A,13Bのそれぞれ外側に、リセス11TA,11TBが形成されており、これらのリセス11TA,11TBそれぞれを充填するように、単結晶のp型SiGe混晶層領域14A,14Bが形成されている。
そして、SiGe混晶層領域14A,14Bそれぞれを取り囲んで単結晶シリコン領域であるp型ソース/ドレイン領域11S,11Dが形成されている。p型SiGe混晶層領域14A,14Bは、トレンチ11TA,11TB内で、単結晶のp型ソース/ドレイン領域11S,11D上にエピタキシャル成長して形成されている。
また、図2(A)に示すように、pチャネルMOSトランジスタ10は、ゲート電極13下方の両側の領域にSbなどのn型不純物元素が斜めイオン注入されてn型ポケット注入領域11pが形成されている。即ち、トランジスタ10は、いわゆるHalo構造を有している。
そして、ポケット注入領域11pに部分的に重畳するように、p型のソースエクステンション領域11aおよびドレインエクステンション領域11bが形成されている。
p型ソースエクステンション領域11aおよびドレインエクステンション領域11bそれぞれは、ゲート絶縁膜12の下方からp型SiGe混晶層領域14A,14Bの近傍まで延在している。
更に説明すると、p型ソースエクステンション領域11aは、p型ソース領域11Sを介してp型SiGe混晶層領域14Aに間接的に接続している。同様に、ドレインエクステンション領域11bは、p型ドレイン領域11Dを介してp型SiGe混晶層領域14Bに間接的に接続している。
このように、トランジスタ10は、バンドギャップの小さいp型SiGe混晶層領域14A、14Bが、n型ウェル11Aと直接には接することのない構造を有している。そのため、トランジスタ10では、Si/SiGe界面のpn接合によるリーク電流の発生が抑制されている。
また、図2(A)に示すように、SiGe混晶層領域14A,14B上にはシリサイド層16A,16Bがそれぞれ形成されている。また同様のシリサイド層16Cが、ゲート電極13上にも形成されている。
上述した構成を有するトランジスタ10は、シリコン基板11に対してエピタキシャルに成長されたSiGe混晶層領域14A,14Bがシリコン基板11を構成するSi結晶よりも大きな格子定数を有する。この格子定数の違いに起因して、SiGe混晶層領域14A,14B中には、図2(B)の矢印aに示すように、内方に向かって圧縮応力が形成される。その結果、SiGe混晶層領域14A,14Bは、矢印bに示すように、シリコン基板11の表面に略垂直な方向に歪む。
また、SiGe混晶層領域14A,14Bはシリコン基板11に対してエピタキシャルに形成されているため、SiGe混晶層領域14A,14B内における矢印b方向の歪みは、シリコン基板11中のチャネル領域11Cに、矢印cで示す向きの歪みを誘起する。そして、矢印cで示す向きの歪みによって、チャネル領域11Cには、矢印dで示すように一軸性の圧縮応力が誘起される。
図2(B)のpチャネルMOSトランジスタでは、チャネル領域11Cにこのような一軸性の圧縮応力が加わる結果、チャネル領域11Cを構成するSi結晶の対称性が局所的に変調される。この対称性の変化に伴って、キャリアである有効質量の重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるので、有効質量の軽いホールの存在確率が増加する。その結果、チャネル領域11Cにおけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大及びこれに伴うトランジスタ動作速度の向上は、特にゲート長が90nm以下の超微細化された半導体装置に顕著に現れる。
なお、図2には、pチャンネルMOSトランジスタ10のみを示しているが、シリコン基板11上にnチャンネルMOSトランジスタを更に形成し、上述したpチャンネルMOSトランジスタと共にCMOSトランジスタを形成しても良い。
次に、図2に示した半導体装置に関して、本明細書に開示する半導体装置の製造方法の一実施形態を、図面を参照して以下に説明する。
まず、図3(A)に示すように、半導体基板としてのp型の単結晶シリコン基板11を用意し、STI型の素子分離構造11Iを形成する。素子分離構造11Iは、例えばシリコン基板11にトレンチを形成し、このトレンチ内にシリコン酸化物を充填して形成することができる。続いて、この素子分離構造11Iで画成された素子領域内にn型不純物元素をイオン注入してn型ウェル11Aを形成する。n型ウェル11Aは、基板表面に露出した電気的な絶縁領域である素子分離構造11Iに囲われている。
次に、シリコン基板11上に、n型ウェル11Aに対応して、シリコン酸化膜あるいはシリコン酸窒化膜を形成し、この膜の上に多結晶シリコン膜を更に形成する。続いて、パターン露光及びエッチング等のパターニングを行なって、図3(B)に示すように、ゲート絶縁膜12及びゲート電極13を形成する。このように、ゲート電極13は、多結晶シリコンにより形成される。
図3(B)に示す例では、ゲート絶縁膜12とシリコン基板11との間の界面の位置と、素子分離構造11Iの露出した界面の位置とが一致しているように表記されているが、必ずしも一致している必要はなく、素子分離構造11Iの表面が、ゲート絶縁膜12とシリコン基板11との間の界面の位置よりも高く又は低くなっていてもよい。
次に、n型ウェル11A中にゲート電極13を含む領域をマスクとしてシリコン窒化膜を堆積した後、シリコン基板11の表面が露出するまでエッチバックして、図3(C)に示すように、ゲート電極13の両側壁上にシリコン窒化膜12Nを形成する。
次に、n型ウェル11A中にシリコン窒化膜12N及びゲート電極13をマスクとして、Sbなどのn型不純物元素を、ゲート電極13の下方に向けて斜めにイオン注入し、n型ポケット注入領域11pを形成する。続いて、n型ウェル11A中にシリコン窒化膜12N及びゲート電極13をマスクとして、B+などのp型不純物元素をイオン注入して、図4(D)に示すように、p型ソースエクステンション領域11aおよびp型ドレインエクステンション領域11bを形成する。
次に、n型ウェル11A中にシリコン窒化膜12N及ゲート電極13を含む領域をマスクとして、シリコン酸化膜を形成し、この膜の上にシリコン窒化膜を更に形成する。続いて、シリコン基板11の表面が露出するまでエッチバックして、図4(E)に示すように、ゲート電極13の両側にシリコン酸化膜12I及び側壁絶縁膜13A,13Bを形成する。
次に、シリコン基板11中、n型ウェル11Aのうち側壁絶縁膜13A,13Bの外側部分に、B+などのp型不純物元素をイオン注入して、図4(F)に示すように、単結晶シリコンのp型ソース領域11S及びp型ドレイン領域11Dを形成する。このように、一対の単結晶シリコン領域が、ゲート電極13下のチャネル領域を挟んで配置される。
次に、シリコン基板11中、p型ソース領域11S及びp型ドレイン領域11Dそれぞれをエッチングして、図5(G)に示すように、リセス11TA,11TBを形成する。このリセスの深さは、例えば10〜60nmにすることができる。この工程において、エッチングは、p型ソース領域11S又はp型ドレイン領域11Dの下に位置するn型ウェルが露出しない深さまで行なうことが好ましい。図5(G)に示す構造のシリコン基板11は、基板上に露出した一対の単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11Dを有している。
次に、シリコン基板11を、HF洗浄して自然酸化膜を除去する。続いて、シリコン基板11を、水素ガス、窒素ガス、又は不活性ガス(アルゴンガス、ヘリウムガス等)が充填されて5Pa〜1330Paのプロセス圧力に保持された減圧CVD装置の処理室内に導入する。処理室内において、シリコン基板11を水素雰囲気中で400℃〜600℃の温度まで昇温(HeatーUP工程)した後、5Pa〜1330Paのプロセス圧力で最大60分間保持して(H2ーBake工程)、シリコン基板の温度を安定化させる。
次に、処理室内で、シリコン基板11上の多結晶シリコン領域であるゲート電極13及び一対の単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11Dそれぞれの上にp型SiGe混晶層を選択成長させる。即ち、このSiGe混晶層を成長させる工程は、電気的な絶縁領域であるシリコン酸化物の側壁絶縁膜13A,13B及び素子分離構造11I上にはSiGe混晶層を成長させないことが好ましい。ここで、SiGe混晶層を成長させないとは、SiGe混晶が層を形成するようには成長させないことであり、若干のSiGe混晶が絶縁領域上に局所的に成長することは許容される意味である。
SiGe混晶層を成長させる工程は、図5(H)に示すように、領域11S、11Dそれぞれの上にp型SiGe混晶層領域14A,14Bをエピタキシャル成長させると共に、ゲート電極13上にも多結晶のp型SiGe混晶層領域14Cを成長させる。領域11S、11D上のSiGe混晶層領域14A,14Bの露出している界面は、ゲート絶縁膜12とシリコン基板11との間の界面よりも高い位置に形成されている。
SiGe混晶層を成長させる工程では、成長させるSiGe混晶層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
SiGe混晶層を成長させる工程におけるシリコン基板温度は、具体的には、530〜600℃の範囲、特に540〜580℃の範囲、更には約550℃であることが好ましい。SiGe混晶層の成長速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は530℃となる。また、シリコン基板11上に注入されている不純物の拡散を防止すると共に、シリコン基板11の表面におけるシリコン原子のリフローを防いでリセス11TA,11TBの変形を防止する観点から、シリコン基板温度は600℃以下が好ましい。
また、SiGe混晶層を成長させる工程におけるプロセス圧力は、具体的には、5Pa〜1330Pa、特に20Pa〜60Pa、更には約40Paであることが好ましい。
SiGe混晶層を成長させる工程と、H2−Bake工程とは、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
SiGe混晶層を成長させる工程におけるプロセスガスとしては、具体的には、SiH4と、GeH4と、B2H6と、HClとを含むガスを用いることが好ましい。ここで、SiH4はシリコンの原料ガスであり、B2H6はp型不純物であるボロンの原料ガスであり、GeH4はゲルマニウムの原料ガスである。HClガスは、SiGeをシリコン酸化膜上ではなくシリコン上に成長させる選択性を向上する。また、このHClガスは、多結晶シリコンよりも単結晶シリコン上にSiGeを成長させる選択性を向上する働きも有する。更に、プロセスガスとしては、これらのガスに加えて、H2ガスを加えることが好ましい。
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約40Paの下で、SiH4の分圧を1Pa〜10Paの範囲、B2H6の分圧を1×10-5Pa〜1×10-3Paの範囲、HClの分圧を1Pa〜10Paの範囲にすることが好ましい。また、GeH4ガスの分圧は、形成するSiGe混晶層中のGe濃度に応じて、0.1Pa〜10Paの範囲で設定することが好ましい。更に、SiGe混晶層中のBの濃度は、SiGe混晶層に求められる導電度に応じて1×1019cm-3〜1×1021cm-3の範囲とすることが好ましい。
プロセスガスにおける各ガスの分圧の具体例としては、SiH4ガスを基準として、GeH4分圧比が0.03、B2H6分圧比が0.001、H2分圧比が17.4であることが好ましい。
また、HClガスのSiH4ガスに対する分圧比は、0.45〜0.7の範囲、特に0.55〜0.65の範囲、更には約0.6であることが好ましい。
上述したように、HClガスは、多結晶シリコンのゲート電極13よりも単結晶シリコンのp型ソース領域11S及びp型ドレイン領域11D上にSiGe混晶層を成長させる選択性を向上する。この場合、HClガスのSiH4ガスに対する分圧比が高い程、選択性が向上してゲート電極13上に形成されるSiGe混晶層の厚さが薄くなる。しかし、HClガスのSiH4ガスに対する分圧比が高い程、ソース領域11S及びドレイン領域11Dに成長するSiGe混晶層は、領域11S,11Dの表面状態の影響を強く受けるので、表面の欠陥等に起因したエピタキシャル不良成長が発生し易くなる。このような観点から、HClガスのSiH4ガスに対する分圧比の最大値は0.7となる。また、SiGe混晶層の絶縁膜上での成長を抑制し、単結晶シリコン領域上に成長させる選択性を確保する観点から、HClガスのSiH4ガスに対する分圧比の最小値は0.45となる。
上述した条件を用いて、シリコン基板11を処理室内で例えば120分程度の時間処理することにより、リセス11TA,11TB内に60〜80nmの厚さを有するボロンがドーピングされたp型SiGe混晶層領域14A,14Bを選択成長させることができる。
また、SiGe混晶層を成長させる工程は、ゲート電極13上のSiGe混晶層の厚さと、p型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層の厚さとの比を、0.5以下、特に0.15〜0.36、更には0.23〜0.34、また更には0.24〜0.32の範囲にするようにSiGe混晶層を成長させることが好ましい。
後述するSiGe混晶層を取り除く工程では、p型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層領域14A,14Bを一部残した状態で、ゲート電極13上のSiGe混晶層を取り除く。この観点から、ゲート電極13上に成長するSiGe混晶層の厚さは薄い程好ましい。一方、単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11D上に良質なSiGe混晶層を成長させると共に、多結晶シリコン領域のゲート電極13上にSiGe混晶層が成長することを防止することは難しい。このような理由から、ゲート電極13上のSiGe混晶層の厚さと、p型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層の厚さとの比は、少なくとも0.15程度となる。
また、スループット向上のために、基板温度を上昇させてSiGe混晶層の成長速度を増加することができる。また、SiGe混晶層の結晶欠陥が少なくなるようにHCl等のプロセスガスの組成を調整する場合がある。このような場合には、ゲート電極13上のSiGe混晶層の厚さと、p型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層の厚さとの比は、高々0.5程度となる。
なお、シリコン基板11上に、例えば、nチャンネルMOSトランジスタ領域が形成されている場合がある。このような場合には、このnチャンネルMOSトランジスタ領域をマスクとして、SiGe混晶層を成長させる工程において、nチャンネルMOSトランジスタ領域上にSiGe混晶層の成長を防止する。このマスクは、SiGe混晶層を成長させる工程の後の所定の工程において取り除く。
次に、処理室内において、Clを含むガスを用いて、p型ソース領域11S及びp型ドレイン領域11D上に成長した単結晶の領域14A,14Bの表面側の一部を取り除くと共に、ゲート電極13上に成長した多結晶のSiGe混晶層領域14Cを取り除く。ここで、ゲート電極13上のSiGe混晶層領域14Cを取り除く工程においては、全てを取り除く場合だけでなく、一部がゲート電極13上に残存する場合も含む。
SiGe混晶層を取り除く工程では、取り除くSiGe混晶層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
また、SiGe混晶層を成長させる工程と、SiGe混晶層を取り除く工程とを、同一の処理室内で連続して行うことが、シリコン基板11の移動する工程を減らすと共に、シリコン基板11への外部からの汚染を防止する上で好ましい。
SiGe混晶層を取り除く工程におけるシリコン基板温度は、具体的には、530〜600℃の範囲、特に540〜580℃の範囲、更には約550℃であることが好ましい。SiGe混晶層を取り除くエッチング速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は530℃となる。また、シリコン基板11上に注入されている不純物の拡散を防止すると共に、シリコン基板11の表面におけるシリコン原子のリフローを防いでリセス11TA,11TBの変形を防止する観点から、シリコン基板温度は600℃以下が好ましい。
SiGe混晶層を取り除く工程におけるプロセスガスであるClを含むガスは、HCl又はCl2を含むことが好ましい。Clを含むガスとしては、HCl又はCl2を単独で用いても良いし、これらの混合ガスを用いても良い。更に、SiGe混晶層を取り除く工程におけるプロセスガスとしては、これらのガスに加えて、H2ガスを加えることが好ましい。
また、SiGe混晶層を取り除く工程におけるプロセス圧力は、具体的には、5Pa〜1330Pa、特に20Pa〜60Pa、更には約40Paであることが好ましい。
プロセスガスにおける各ガスの分圧は、処理室内の全圧が約40Paの下で、HCl又はCl2の分圧を0.1Pa〜10Paの範囲、H2の分圧を30Pa〜39.9Paの範囲にすることが好ましい。
SiGe層を取り除く工程は、H2ガスとCl2とを用いる場合には、例えば、処理室内の全圧が約40Paの下で、H2ガスのCl2ガスに対する分圧比が、19〜49の範囲、特に26〜43の範囲、更には32.3であることが好ましい。
また、SiGe混晶層を取り除く工程と、SiGe混晶層を成長させる工程とを、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
SiGe混晶層を取り除く工程では、ゲート電極13上の多結晶のSiGe混晶層領域14Cのエッチングレートと、領域11S,11D上の単結晶のSiGe混晶層領域14A,14Bのエッチングレートとの比が、1以上、特に1.3以上であることが好ましい。エッチングレートの比が1.3以上であることにより、領域14Cと領域14A,14Bの厚さが同じであっても、単結晶のSiGe混晶層領域14A,14Bの一部を残しつつ、多結晶のSiGe混晶層領域14Cを取り除くことができる。
SiGe混晶層を取り除く工程では、例えば、処理室内でCl2の分圧が1Pa、H2の分圧が39Paの下で、シリコン基板11を3分間処理することにより、Ge濃度が20原子%且つB濃度が1×1020cm-3である単結晶のSiGe混晶層領域を13nm取り除くことができる。この場合、ゲート電極13上に形成された半径10〜15nm程度の多結晶のSiGe混晶層領域を取り除くことができる。
また、上述したClを含むガスを用いるSiGe混晶層を取り除く工程によって、ゲート電極13の表面、及びSiGe混晶層領域14A、14Bの表面は、Cl原子によって終端されると考えられる。
次に、図6(J)に示すように、一対の単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層領域14A,14B上のみにシリコン層15A,15Bを選択成長させる。
シリコン層を成長させる工程では、成長させるシリコン層の物性等に応じて、シリコン基板温度、プロセス圧力、プロセスガスの種類、プロセスガスの分圧、プロセス時間等を、適宜設定することが好ましい。
また、シリコン層を成長させる工程と、SiGe混晶層を成長させる工程と、SiGe混晶層を取り除く工程とを、同一の処理室内で連続して行うことが、シリコン基板11の移動する工程を減らすと共に、シリコン基板11への外部からの汚染を防止する上で好ましい。
シリコン層を成長させる工程におけるシリコン基板温度は、具体的には、530〜600℃の範囲、特に540〜580℃の範囲、更には約550℃であることが好ましい。シリコン層の成長速度を高めて、半導体装置の製造に必要なスループットを確保する観点から、シリコン基板温度の最低温度は530℃となる。また、シリコン基板11上に注入されている不純物の拡散を防止すると共に、シリコン基板11の表面におけるシリコン原子のリフローを防いでリセス11TA,11TBの変形を防止する観点から、シリコン基板温度の最高温度は600℃となる。
シリコン層を成長させる工程におけるプロセスガスとしては、具体的には、SiH4と、B2H6と、HClとを含むガスを用いることが好ましい。ここで、SiH4はシリコンの原料ガスであり、B2H6はp型不純物であるボロンの原料ガスである。HClガスは、シリコン原子をシリコン酸化膜上ではなく多結晶又は単結晶シリコン上に成長させる選択性を向上する。また、このHClガスは、ゲート電極13上に多結晶シリコンを成長させることよりも、単結晶のSiGe混晶層領域14A,14B上に単結晶シリコンをエピタキシャル成長させる選択性を向上する働きも有する。更に、プロセスガスとしては、これらのガスに加えて、H2ガスを加えることが好ましい。
また、シリコン層を成長させる工程におけるプロセス圧力は、具体的には、5Pa〜1330Pa、特に20Pa〜60Pa、更には約40Paであることが好ましい。
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約40Paの下で、SiH4の分圧を1Pa〜10Paの範囲、B2H6の分圧を1×10-5Pa〜1×10-3Paの範囲、HClの分圧を1Pa〜10Paの範囲にすることが好ましい。また、シリコン層中のBの濃度は、シリコン層に求められる導電度に応じて1×1019cm-3〜1×1021cm-3の範囲とすることが好ましい。
プロセスガスにおける各ガスの分圧は、例えば、処理室内の全圧が約40Paの下で、SiH4の分圧を1Pa〜10Paの範囲、B2H6の分圧を1×10-5Pa〜1×10-3Paの範囲、HClの分圧を1Pa〜10Paの範囲にすることが好ましい。
プロセスガスにおける各ガスの分圧の具体例としては、SiH4ガスを基準として、B2H6分圧比は0.001であることが好ましく、H2分圧比は17.3〜17.6、特に17.4であることが好ましい。
また、HClガスのSiH4ガスに対する分圧比は、0.45〜0.7の範囲、特に0.55〜0.65の範囲、更には約0.6であることが好ましい。
上述したように、シリコン層を成長させる工程においてHClガスを用いることにより、ゲート電極13上の多結晶シリコンの成長を抑制しつつ、単結晶のSiGe混晶層領域14A,14B上に単結晶シリコンをエピタキシャル成長させることができる。この場合、HClガスのSiH4ガスに対する分圧比が高い程、選択性が向上してゲート電極13上に形成される多結晶シリコンの厚さが薄くなる。しかし、HClガスのSiH4ガスに対する分圧比が高い程、SiGe混晶層領域14A,14B上に成長するシリコン層15A,15Bは、領域14A,14Bの表面状態の影響を強く受けるので、この表面の欠陥等に起因したエピタキシャル不良成長が発生し易くなる。このような観点から、HClガスのSiH4ガスに対する分圧比の最大値は0.7となる。また、単結晶のSiGe混晶層上にシリコン層に成長させる選択性を確保する観点から、HClガスのSiH4ガスに対する分圧比の最小値は0.45となる。
また、シリコン層を成長させる工程と、SiGe混晶層を成長させる工程と、SiGe混晶層を取り除く工程とを、同一のシリコン基板温度及びプロセス圧力で行なうことが、基板温度を昇降させる工程及び処理室内のプロセス圧力を昇降させる工程が不要となり、スループットを向上させる上で好ましい。ここで、同一のシリコン基板温度及びプロセス圧力は、装置の温度制御能力及び圧力制御能力に起因する値の変動を含み、その程度の範囲内の値の変動は同一の温度又は圧力を意味する。
シリコン層を成長させる工程は、単結晶のSiGe混晶層領域14A,14B上のみにシリコン層15A,15Bを選択成長させるが、ゲート電極13上にはシリコン層の成長を抑制することができる。ここで、シリコン層の成長を抑制するとは、ゲート電極13上に層状のシリコンを形成させないことを意味しており、シリコン原子が局所的にゲート電極13上に成長することは許容される意味である。
上述したように、シリコン層を成長させる工程において、単結晶のSiGe混晶層領域14A,14B上のみにシリコン層15A,15Bが選択成長する理由は、以下のように考えられる。
上述したように、ゲート電極13である多結晶シリコン表面のシリコン原子、及び単結晶のSiGe混晶層領域14A、14Bの露出した表面のGe原子は、Clを用いたエッチングによりSiGe混晶層を取り除く工程によって、エッチング後の多結晶シリコン表面はCl原子によって終端されている。
ゲート電極13表面では、表面のシリコン原子がCl原子と強く結合し、熱分解されたSiH4ガスによりシリコン原子が供給されても、Cl原子は置換されることなく表面のシリコン原子と結合した状態が保たれ、シリコン層の成長を抑制すると考えられる。
一方、単結晶のSiGe混晶層領域14A,14B上の露出した表面では、表面のGe原子とCl原子との結合状態が弱く、熱分解されたSiH4ガスによりシリコン原子が供給されると、Cl原子と入れ替わりやすいと考えられる。その結果、供給されたシリコン原子が、表面のGe原子と結合してシリコン層15A,15Bが形成される。
具体的には、Si−Cl間の結合エネルギーが4.1eVであり、Ge−Cl間の結合エネルギーが3.6eVであることが、M.Hierlemann(M.Hierlemann et al., J.Vac.Sci. Technol. B 15(4),1997, pp935−941)らによって報告されている。
上述した条件を用いて、シリコン基板11を処理室内で例えば20分程度の時間処理することにより、SiGe混晶層領域14A,14B上の露出した表面のみに10nm程度の厚さのシリコン層15A,15Bを選択成長させることができる。本発明は、ゲート電極13にシリコン層を成長させない場合に限定されるものではなく、SiGe混晶層領域14A,14B上のシリコン層15A,15Bよりも低い成長速度で、ゲート電極13にシリコン層を成長させる態様も含む。
次に、シリコン基板11を、CVD装置の処理室から取り出して、スパッタ装置に導入し、シリコン層15A,15B,15C上に金属層を形成し、シリコン層15A,15B,15Cと金属層とを熱処理により反応させて、シリサイド層16A、16B、16Cを形成する。具体的には、サリサイド法により、シリコン層15A,15B、及びゲート電極13の上部をシリサイド化して、図6(K)に示すように、ニッケルシリサイドあるいはコバルトシリサイドよりなるシリサイド層16A、16B、16Cを形成する。このようにして、図2(A)に示す半導体装置であるpチャネルMOSトランジスタ10が得られる。
なお、図6(K)に示す例では、シリコン層15A,15Bの層全体をシリサイド化しているが、シリサイド化はシリコン層15A,15Bの層における表面側の一部のみに行なっても良い。また、シリサイド層16A、16Bには、プラチナを3原子%程度添加することが好ましい。
次に、上述した一連の図5(H)〜図6(J)の工程を、減圧CVD装置中において実行する一例を図7を参照して以下に説明する。
図7に示すように、図5(G)の構造のシリコン基板11を400℃以下の温度で減圧CVD装置の処理室中に導入し、水素雰囲気中において400〜600℃の所定のプロセス温度へ昇温(Heat−Up工程)する。この後、シリコン基板11を同じ水素雰囲気中、同一のプロセス温度に保持して最大で60分間水素雰囲気中で熱処理(H2−Bake工程)を行う。
続いて、処理室内で、H2−Bake工程と同一のプロセス温度及びプロセス圧力において、一対の単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層上にシリコン層15A,15Bを選択成長させる(SiGe−Depo工程)。
続いて、処理室内で、SiGe−Depo工程と同一のプロセス温度及びプロセス圧力において、Clを含むガスを用いて、p型ソース領域11S及びp型ドレイン領域11D上に成長した単結晶のSiGe混晶層領域14A,14Bの一部を取り除くと共に、ゲート電極13上に成長した多結晶のSiGe混晶層領域14Cを取り除く(PostーEtch工程)。
続いて、処理室内で、SiGeーDepo工程と同一のプロセス温度及びプロセス圧力において、一対の単結晶シリコン領域であるp型ソース領域11S及びp型ドレイン領域11D上のSiGe混晶層上のみにシリコン層15A,15Bをエピタキシャル成長させる(SiーDepo工程)。
最後に、シリコン基板温度を、水素雰囲気あるいは不活性雰囲気中において、400℃以下に降下させる(CoolーDown工程)。
このように、図7に示すCVDシーケンスでは、図5(H)〜図6(J)の工程を、同一の処理室内で、同一のプロセス温度及びプロセス圧力において連続して行なう。図7に示すCVDシーケンスによれば、途中でシリコン基板11を大気中に取り出すことがなく、汚染のないプロセスを効率よく実行することが可能になる。またH2ーBake工程からSiーDeop工程までのプロセスを、同一の基板温度及びプロセス圧力において実行することにより、基板温度及びプロセス圧力を昇降させる工程が不要となり、全体のプロセススループットを大きく向上させることができる。尚、本発明は、上記の各工程を同一のチャンバー内で、同一の温度で行うことを必須とするものではない。
上述した本実施形態の半導体装置の製造方法によれば、マスクプロセスを用いることなく、SiGe混晶層領域を多結晶シリコン領域及び単結晶シリコン領域上のみに選択成長させることができる。また、本実施形態の製造方法によれば、単結晶シリコン領域上のSiGe混晶層領域14A,14Bを一部残した状態で、ゲート電極13上のSiGe混晶層を全て取り除くことができる。更に、本実施形態の製造方法によれば、マスクプロセスを用いることなく、シリコン層15A,15Bを、単結晶SiGe混晶層領域14A,14B上のみに選択成長させることができる。その結果、本実施形態の製造方法によれば、ゲート電極13上にSiGe混晶層領域及びシリコン層が形成されることを抑制することができ、ゲート電極13を介したリーク電流が低減される。
また、図5(H)の工程において、多結晶シリコンのゲート電極13上に形成された多結晶のSiGe混晶層領域14Cは、シリコンの多結晶構造が有するグレインの大きさのばらつきに起因してSiGe混晶層領域14C内の厚さが不均一となり易い。そして、この多結晶のSiGe混晶層領域14Cが取り除かれずにシリサイド化されて、シリサイド層16Cが形成された場合には、シリサイド層16Cは、シリサイド化によってSiGe混晶層よりも抵抗率が増加するので、シリサイド層16C内部の抵抗率の不均一性によって部分的に抵抗率が増加した部分は、その抵抗率が一層増加することになる。
一方、本実施形態の製造方法によれば、多結晶のSiGe混晶層領域14Cは、図5(I)の工程において取り除かれるので、シリサイド層16Cにおける抵抗率の増加が防止される。
次に、上述した本明細書に開示する半導体装置の製造方法の他の実施形態を用いて製造されたpチャネルMOSトランジスタ20の構成を図8に示す。
図8に示すように、トランジスタ20は、p型SiGe混晶層領域14A,14Bとシリサイド層16A,16Bとの間の界面の位置が、ゲート絶縁膜12とシリコン基板11との間の界面の位置よりも高く形成されている。同様に、p型SiGe混晶層領域14A,14Bとシリサイド層16A,16Bとの間の界面の位置は、素子分離構造11Iの露出した界面の位置よりも高く形成されている。
また、図8に示すように、p型SiGe混晶層領域14A,14Bにおける側壁絶縁膜13A,13Bの部分にはファセットが形成されず、側壁絶縁膜13A,13Bの表面に沿うようにシリコン層15A,15Bが成長する。シリコン層15A,15Bは、側壁絶縁膜13A,13Bとの界面14Fを形成する。
トランジスタ20は、図5(I)の工程において、p型SiGe混晶層領域14A,14Bを取り除く処理が、領域14A,14Bの領域の露出した界面の位置をゲート絶縁膜12とシリコン基板11との間の界面よりも高い位置で止めている。
図8に示すように、界面14Fと、側壁絶縁膜13A,13B及びシリコン酸化膜12Iにおけるシリコン基板11側の部分との間の領域Sには、シリサイド層16A,16Bが充填されている。この領域Sは、図6(J)に示す工程によってシリコン層が充填された後、図6(K)に示す工程によってシリサイド化されて形成されたものである。その他の構成については、図2(A)に示すトランジスタと同様である。
トランジスタ20は、領域Sがシリコン層で充填されていることにより、シリコン層がシリサイド化される際に、側壁絶縁膜13A,13Bの下方にシリコン層15A,15Bが側壁絶縁膜13A,13Bの表面に沿うように成長するため、側壁絶縁膜13A,13Bの下方のソース/ドレインエクステンション領域11a,11bにシリサイド層が潜り込んで形成されることが防止される。
仮に、領域Sにシリコン層が充填されていないと、シリコン層がシリサイド化される際に、側壁絶縁膜13A,13Bの下方のソース/ドレインエクステンション領域11a,11bにシリサイド層が潜り込んで形成されてしまう。このように、シリコン酸化膜12I下方のソース/ドレインエクステンション領域11a,11bにシリサイド層が潜り込んで形成されると、リーク電流が増加して消費電力が増加する。
図8に示すトランジスタ20は、領域Sが、図6(J)に示す工程によってシリコン層が充填されるので、シリサイド層の潜り込みによる消費電力の増加が抑制されている。
以上、図8に示す構造のトランジスタ20を用いて、本明細書に開示する半導体装置の製造方法によるシリサイド層の潜り込みによる消費電力の抑制の効果を説明した。これと同様の効果が、界面14Fを有さないものの、シリコン層15A,15Bが形成された後にシリサイド層16A,16Bが形成される図2(A)に示すトランジスタ10に対しても、同様に奏される。
本発明では、上述した実施形態の半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、半導体装置としてpチャネルMOSトランジスタを製造する例を用いて説明したが、半導体装置は、ゲートの多結晶シリコン領域と、ゲート下のチャネル領域を挟んで配置された一対の単結晶シリコン領域とを有する構造であれば、他の半導体装置であっても良い。
また、上述した実施形態では、シリコンの原料ガスとしてSiH4を用いたが、シリコンの原料ガスとしては、ジクロロシラン又はトリクロロシラン等のCl元素を含む他のガスを用いても良い。この場合には、SiGe混晶層を成長させる工程、又はシリコン層を成長させる工程では、プロセスガスとしてHClガスを用いなくても良い。
また、上述した実施形態における単結晶シリコン領域は、単結晶シリコンと共に、多結晶又はアモルファスの構造のシリコンを含んでいても良い。
また、上述した実施形態における単結晶のSiGe混晶層領域は、多結晶又はアモルファスの構造のSiGe混晶を含んでいても良い。
また、シリコン層をシリサイド化する工程を、SiGe混晶層を成長させる工程と、SiGe混晶層を取り除く工程と、シリコン層を成長させる工程と、同一の処理室内で連続して行っても良い。
以上の上述した複数の実施形態に関し、更に以下の付記を開示する。
(付記1)
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン層を形成する工程と、
前記絶縁膜および前記多結晶シリコン層をパターニングして、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極上、及び前記ゲート電極の両側に位置する前記半導体基板上にSiGe混晶層を成長させる工程と、
Clを含むガスを用いて、前記半導体基板上に成長した前記SiGe混晶層の一部を取り除くと共に、前記ゲート電極上に成長した前記SiGe混晶層を取り除く工程と、
前記半導体基板上の前記SiGe混晶層上にシリコン層を成長させる工程と、
前記シリコン層上に金属層を形成する工程と、
前記シリコン層と前記金属層を熱処理により反応させる工程と、
を有する半導体装置の製造方法。
(付記2)
前記SiGe混晶層を成長させる工程は、前記ゲート電極上の前記SiGe混晶層の厚さと、前記半導体基板上の前記SiGe混晶層の厚さとの比を、0.15〜0.36の範囲にするようにSiGe混晶層を成長させる付記1に記載の半導体装置の製造方法。
(付記3)
前記半導体基板は、素子分離絶縁領域を有しており、
前記SiGe混晶層を成長させる工程は、前記ゲート電極上及び前記半導体基板上にSiGe混晶層を選択成長させる付記1又は2に記載の半導体装置の製造方法。
(付記4)
前記SiGe混晶層を成長させる工程は、少なくともSiH4ガス及びHClガスを用いて行われる付記3に記載の半導体装置の製造方法。
(付記5)
前記SiGe混晶層を成長させる工程と、前記SiGe混晶層を取り除く工程とを、同一の温度で行う付記1〜4の何れか一項に記載の半導体装置の製造方法。
(付記6)
前記Clを含むガスは、HCl又はCl2を含む付記1〜5の何れか一項に記載の半導体装置の製造方法。
(付記7)
前記SiGe混晶層を成長させる工程は、530℃〜600℃の範囲の温度で前記SiGe混晶層を成長させる付記1〜6の何れか一項に記載の半導体装置の製造方法。
(付記8)
前記SiGe混晶層を成長させる工程は、SiH4と、GeH4と、HClとを含むガスを用いて前記SiGe混晶層を成長させる付記1〜7の何れか一項に記載の半導体装置の製造方法。
(付記9)
前記SiGe混晶層を成長させる工程と、前記SiGe混晶層を取り除く工程と、前記シリコン層を成長させる工程とを、同一の処理室内で連続して行う付記1〜8の何れか一項に記載の半導体装置の製造方法。
(付記10)
前記SiGe混晶層を取り除く工程は、530℃〜600℃の範囲の温度でSiGe混晶層を取り除く付記1〜9の何れか一項に記載の半導体装置の製造方法。
(付記11)
前記シリコン層を成長させる工程は、530℃〜600℃の範囲の温度で前記シリコン層を成長させる付記1〜10の何れか一項に記載の半導体装置の製造方法。
(付記12)
前記シリコン層を成長させる工程は、SiH4と、HClとを含むガスを用いて前記シリコン層を成長させる付記1〜11の何れか一項に記載の半導体装置の製造方法。
(付記13)
前記SiGe混晶層を成長させる工程と、前記SiGe混晶層を取り除く工程と、前記シリコン層を成長させる工程とを、同一の温度で行う付記1〜12の何れか一項に記載の半導体装置の製造方法。