JP2008198638A - 半導体装置の製造方法 - Google Patents

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【課題】微細孔(貫通孔)の形成において、エッチングマスクと孔側壁の凹凸を一括で除去でき、工数及びコストを削減した半導体装置の製造方法を提供すること。
【解決手段】本発明に係る半導体装置の製造方法は、一方の面から他方の面に至る微細孔が形成された半導体基板と、前記半導体基板の一方の面側であって、前記微細孔の一端を覆うように配された電極と、を備えた半導体基板の製造方法において、前記半導体基板の他方の面に形成したエッチングマスクにより、該半導体基板の他方の面から、前記電極が露出するまで前記微細孔を形成する工程Aと、前記微細孔の側壁の凹凸の除去と、前記エッチングマスクの剥離とを一括に行う工程Bと、を少なくとも備えたことを特徴とする。
【選択図】図2

Description

本発明は、貫通電極を備えた半導体装置の製造方法に関する。
近年、携帯電話等の電子機器の高機能化が進み、これらの機器に用いられるICやLSI等の電子デバイス、及びOEIC(Optoelectronic Integrated Circuit) や光ピックアップ等の光デバイスにおいて、デバイス自体の小型化や高機能化を図るための開発が各所で進められている。例えば、このようなデバイスを積層して設ける技術が提案されており、具体的には、何らかの機能素子が一方の面に設けられている基板に対し、該基板の一方の面から他方の面に貫通してなる貫通電極を用いる技術が挙げられる。
貫通配線やMEMS構造体を実現するには、Si基板を深掘する必要がある。Si基板の深掘をする方法はいくつかあるが、Deep RIEと呼ばれるドライエッチングプロセスが高アスペクト比の加工が可能なため、一般的によく用いられる(例えば、特許文献1参照)。特に、三次元実装や気密封止パッケージなどへ応用が期待される貫通配線においては、100〜300μm程度の貫通孔を形成することが多いことから、高速エッチングが必須となっている。
高速エッチングでは、エッチングガス(SF)とデポジションガス(O等)を同時に供給し、エッチングを進めていくため、エッチングされた面の側壁に数オングストローム程度の凹凸が生じてしまう。このような凹凸は、貫通電極の電気的信頼性を低下させてしまう虞がある。
このような事態を回避するため、ドライエッチング後の微細孔側壁の凹凸を除去する必要があるが、これまでは、特殊なウェットエッチングなどによる高コストで特別な除去処理が必要とされてきた。
特開平10−125651号公報
本発明は、このような従来の実情に鑑みて考案されたものであり、微細孔(貫通孔)の形成において、エッチングマスクと孔側壁の凹凸を一括で除去でき、工数及びコストを削減した半導体装置の製造方法を提供することを目的とする。
本発明の請求項1に記載の半導体装置の製造方法は、一方の面から他方の面に至る微細孔が形成された半導体基板と、前記半導体基板の一方の面側であって、前記微細孔の一端を覆うように配された電極と、を備えた半導体基板の製造方法において、前記半導体基板の他方の面に形成したエッチングマスクにより、該半導体基板の他方の面から、前記電極が露出するまで前記微細孔を形成する工程Aと、前記微細孔の側壁の凹凸の除去と、前記エッチングマスクの剥離とを一括に行う工程Bと、を少なくとも備えたことを特徴とする。
本発明の請求項2に記載の半導体装置の製造方法は、請求項1において、前記半導体基板としてシリコンからなる基板を用い、前記工程Bは、水酸化テトラメチルアンモニウムを含有するエッチングマスク剥離液を用いることを特徴とする。
本発明の請求項3に記載の半導体装置の製造方法は、請求項2において、前記エッチングマスク剥離液は、水酸化テトラメチルアンモニウムの濃度が1%以上、10%以下であり、液温が70℃以上、130℃以下であることを特徴とする。
本発明では、微細孔の形成において、エッチングマスクと孔側壁の凹凸を一括除去することにより、従来は個別に処理をするため、少なくとも2つ以上の工数を要していたのに対して、1つの工数で処理可能になることから、工数及びコストを削減した半導体装置の製造方法を提供することができる。その際に、水酸化テトラメチルアンモニウムを含有するエッチングマスク剥離液が好適に用いられる。
以下、本発明に係る半導体装置の製造方法の一実施形態を図面に基づいて説明する。
図1は、本発明により製造された半導体装置の一例を示す模式的な断面図である。
この半導体装置1は、一方の面2aから他方の面2bに至る微細孔6(貫通孔)が形成された半導体基板2と、前記半導体基板2の一方の面2a(図面上方の面)側であって、前記微細孔6の一端を覆うように配された電極3と、半導体基板2の一方の面2a側に配された機能素子4と、機能素子4と電極3とを電気的に接続する配線部5と、電極3と電気的に接続され、微細孔6内に導電体7を充填してなる貫通電極8と、を少なくとも備える。
半導体基板2は、例えばシリコン(Si)等からなり、その厚さは、例えば数百μm程度である。
図1に示す例では、半導体基板2をシリコン等から構成し、微細孔6と配線部5との間に絶縁部を配し、半導体基板2と配線部5とを電気的に絶縁した構成とされている。また、半導体基板2の一方の面2aおよび他方の面2bに加え、微細孔6の側面の表層部が絶縁化された領域をなすような構成としてもよい。
微細孔6(貫通孔)は、図1に示すように、半導体基板2において、他方の面2bから一方の面2aに配された電極3が孔内に露呈するように、半導体基板2内に開けられてなる。
微細孔6の口径は、例えば数十μm程度である。
また、半導体基板2上に設けられる微細孔6の数は、特に限定されない。
電極3や配線部5としては、例えばアルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適に用いられるが、これらの材料は酸化されやすい性質を有している。
機能素子4は、本実施形態では、例えばICチップや、CCD素子等の光素子からなる。
また、機能素子4の他の例としては、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−TDS、DNAチップ、MEMSデバイス、マイクロ燃料電池等が挙げられる。
貫通電極8をなす導電体7としては、例えば銅(Cu)、錫(Sn)などの金属や、金−錫(Au−Sn)系の合金の他に、錫(Sn)基、鉛(Pb)基、金(Au)基、インジウム(In)基、アルミニウム(Al)基などの半田などが好適に用いられる。
次に、上述したような半導体装置1の製造方法について、図2を用いて説明する。
本発明の半導体装置1の製造方法は、半導体基板2の他方の面2bに形成したエッチングマスクにより、該半導体基板2の他方の面2bから、電極3が露出するまで微細孔6(貫通孔)を形成する工程Aと、前記微細孔6の側壁の凹凸の除去と、前記エッチングマスクの剥離とを一括に行う工程Bと、を少なくとも備えたことを特徴とする。
本発明では、微細孔6側壁の凹凸の除去とエッチングマスクの剥離を一括除去することにより、従来は個別に処理をするため、少なくとも2つ以上の工数を要していたのに対して、1つの工数で処理可能になることから、工数及びコストを削減することができる。
なお、本実施形態において、半導体装置1の製造方法は、前記微細孔6の内部に前記導電体7を充填する工程Cを、さらに備える。
(工程A)
前記工程Aは、前記微細孔6を形成するために、Deep-Reactive Ion Etching 法(以下、DRIE法と呼ぶ)を用いる。DRIE法を用いることにより、精度の高い孔加工が可能となるので、電極3領域の内部で接続するように微細孔6を形成することができる。
以下では、工程Aについて、基板がシリコンウェハの場合を例にとり微細孔6を形成する手順を詳述する。通常のシリコンウェハは基部(Si)とその上に配された酸化層(SiO)を備えている。基板の一方の面2aをなす酸化層(SiO)上に電極3(Al)を配し、基板の他方の面2bから微細孔6を形成する際は、次の(イ)、(ロ)、(ハ)に示す3つのステップにより微細孔6が得られる。
(イ)まず、図2(a)に示すように、半導体基板2の他方の面2bにエッチングマスク10を形成する。エッチングマスク10としては、例えばUV硬化型樹脂やポリイミド系感光性樹脂等、ネガ型のフォトレジストを使用し、フォトリソグラフィーにより所定位置に開口部10aを設ける。ここで開口部10aは貫通電極8を形成するための微細孔6を搾孔するためのものであり、電極3に対応する位置に例えば円形の小孔として形成する。
(ロ)基部(Si)の他方の面2bにおいて微細孔6を設ける部分(エッチングマスク10の開口部10aから露出している部分)のみ、基部(Si)に対してエッチング能力を持つSFからなる第一ガスを用いて形成した第一プラズマに曝す。すると、基部(Si)の他方の面2bには所定の開口面積からなる微細孔6が形成され始め、徐々にその深さを増してゆく。第一プラズマは酸化層(SiO)に対してはエッチングレートがSiに比べて極めて小さいことから、酸化層(SiO)が露出した時点でエッチングは停止し、第一ガスによる微細孔6の形成を終える。つまり、酸化層(SiO)はエッチストッパとして機能する。
(ハ)次に、酸化層(SiO)に対してエッチング能力を持つCFからなる第二ガスを用いて形成した第二プラズマを微細孔6内に照射する。すると、第二プラズマは基部(Si)に対してはエッチング能力を持たないことから、微細孔6底部に露出した酸化層(SiO)のみにエッチング作用が働き、酸化層(SiO)の厚さ方向に微細孔6はその深さを増してゆく。第二プラズマは電極3(Al)に対してはエッチング能力を持たないことから、電極3(Al)が露出した時点でエッチングは停止し、第二ガスによる微細孔6の形成を終える。つまり、電極3(Al)はエッチストッパとして機能する。
このような2つのステップにより、図2(b)に示すように、半導体基板2の他方の面2bに開口部を持ち、電極3の裏面を底面とする微細孔6が形成される。
(工程B)
前記工程Bは、図2(c)に示すように、微細孔6側壁の凹凸の除去と、エッチングマスク10の除去とを、一括で行う。
高速エッチングでは、エッチングされた面の側壁に数オングストローム程度の凹凸が生じてしまう。このような凹凸は、貫通電極8の電気的信頼性を低下させてしまう虞がある。このような事態を回避するため、ドライエッチング後の微細孔6側壁の凹凸を除去する必要がある。
また、微細孔6の形成後、エッチングマスク10が感光性樹脂やメタルからなる場合、除去する必要がある。
本発明では、このエッチングマスク10の除去工程に着目し、エッチングマスク10の除去と微細孔6側壁の凹凸の除去とを一括して行う。すなわち、エッチングマスク剥離液でシリコンをエッチングできれば、エッチングマスク10の除去と、微細孔6側壁の凹凸の除去とを一括して行うことが可能である。微細孔6側壁の凹凸の除去とエッチングマスク10の剥離を一括除去することで、工数及びコストを削減することができる。
具体的に、本発明では、前記半導体基板2としてシリコンからなる基板を用い、エッチングマスクとしてネガ型のフォトレジストを用い、エッチングマスク剥離液として有機アルカリ系溶液に水酸化テトラメチルアンモニウム(TMAH)が混入されたものを用いる。 TMAHがエッチングマスク剥離液に成分として含まれていれば、一定の濃度、条件下でシリコンをエッチングするものと考えられる。
前記エッチングマスク剥離液は、TMAHの濃度が1%以上、10%以下であり、液温が70℃以上、130℃以下であることが好ましい。エッチングマスク剥離液における、TMAHの濃度及び液温を前記範囲とすることで、エッチングマスク10の除去レートと微細孔6側壁の凹凸の除去レートが適正なものとなる。これに対し、エッチングマスク剥離液のTMAH濃度及び液温が前記範囲よりも高いと、シリコンのエッチングレートが向上するが、凹凸も増加するため好ましくない。一方、エッチングマスク剥離液のTMAH濃度及び液温が前記範囲よりも低いと、十分なエッチングレートが得られない。
図3は、エッチングマスクおよび孔側壁の凹凸を一括除去するための処理装置20の一例を模式的に示す図である。
この処理装置20は、液槽21と、攪拌予備室23と、隔離板24と、を主として備える。なお、処理装置20は、これらの他に、予備液槽(不図示)を備える。
液槽21は、エッチングマスク10および微細孔6側壁の凹凸を一括除去するための処理槽となるもので、その内部は、エッチングマスク剥離液25によって満たされている。
予備液槽22は、エッチングマスク剥離液25を循環させるためのもので、予備液槽22と液槽21とは、連絡管26によって接続されている。
液槽21および予備液槽22には、エッチングマスク剥離液25の温度を調整するための温度計27が配されている。
隔離板24は、スリット孔24aが形成されており、攪拌予備室23から供給されるエッチングマスク剥離液を、分布良く被処理体28(微細孔6が形成された半導体基板2)へ供給させるためのものである。
このような処理装置20を用いて、エッチングマスク剥離液により、エッチングマスク10および微細孔6側壁の凹凸を一括除去する。
(工程C)
前記工程Cは、微細孔6内に導電体7を形成する工程であり、その製法としては、めっき法が好適である、この他にも、溶融金属吸引法や真空印刷法などが適用可能である。
このように、本発明では、貫通電極8の作製において、半導体基板2に形成された微細孔6側壁の凹凸の除去と、エッチングマスク10の除去とを低コストかつ容易に一括で行うことができる。その結果、工数及びコストを削減することができる。
上述した工程A〜工程Cを備えてなる製法により作製された半導体装置1は、微細孔6の側壁を極めて滑らかな状態となる。具体的には、側壁に生じる凹凸の大きさを数〜数百[オングストローム(Å)、ただし、10Åは1ナノメータ(nm)。]程度の範囲に抑えたものが得られる。このように滑らかな状態とした微細孔6の側壁は、貫通電極8の安定した電気的接続を確保するとともに電気的信頼性を高める効果があり、ひいては伝送特性等の向上をもたらす。
以上、本発明の半導体装置の製造方法について説明してきたが、本発明は上記の例に限定されるものではなく、必要に応じて適宜変更が可能である。
例えば、上述した実施形態では、貫通電極が、微細孔内に導電性物質が形成されることで構成される場合を例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、貫通電極は、導電部が微細孔内の孔側面を覆うように構成されたものであってもよいし、孔内全体を埋めるように構成されたものであっても構わない。
また、例えば、本発明は、機能素子の有無にかかわらず、貼り合わせ基板等についても適用可能である。また、貼り合わせのない基板に対してもこの方法は適用可能である。
本発明は、貫通電極を備えた半導体装置の製造方法に広く適用可能である。
本発明に係る製法により製造された半導体装置の一例を示す平面図。 本発明に係る製法の一例を工程順に示す断面図。 本発明において凹凸の一括除去に用いる処理装置の一例を示す模式図。
符号の説明
1 半導体装置、2 半導体基板、3 電極、4 機能素子、5 配線部、 6 微細孔、7 導電体、8 貫通電極 10 エッチングマスク、20 処理装置、21 液槽、23 攪拌予備室、24 隔離板。

Claims (3)

  1. 一方の面から他方の面に至る微細孔が形成された半導体基板と、
    前記半導体基板の一方の面側であって、前記微細孔の一端を覆うように配された電極と、を備えた半導体基板の製造方法において、
    前記半導体基板の他方の面に形成したエッチングマスクにより、該半導体基板の他方の面から、前記電極が露出するまで前記微細孔を形成する工程Aと、
    前記微細孔の側壁の凹凸の除去と、前記エッチングマスクの剥離とを一括に行う工程Bと、を少なくとも備えたことを特徴とする半導体装置の製造方法。
  2. 前記半導体基板としてシリコンからなる基板を用い、前記工程Bは、水酸化テトラメチルアンモニウムを含有するエッチングマスク剥離液を用いることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記エッチングマスク剥離液は、水酸化テトラメチルアンモニウムの濃度が1%以上、10%以下であり、液温が70℃以上、130℃以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043822A (ja) * 2010-08-12 2012-03-01 Napura:Kk 半導体デバイス
JP2013115340A (ja) * 2011-11-30 2013-06-10 Napura:Kk 縦導体充填構造
JPWO2012098759A1 (ja) * 2011-01-17 2014-06-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043822A (ja) * 2010-08-12 2012-03-01 Napura:Kk 半導体デバイス
JPWO2012098759A1 (ja) * 2011-01-17 2014-06-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013115340A (ja) * 2011-11-30 2013-06-10 Napura:Kk 縦導体充填構造

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