JP2008218770A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

【課題】本発明は、ソース領域の残膜厚みが安定し、トランジスタのオン抵抗のばらつきが少なく、かつオン抵抗の小さい炭化珪素半導体装置を得ることを目的とする。
【解決手段】本発明の炭化珪素半導体装置の製造方法は、炭化珪素よりなる第１導電型の半導体基板１の表面上に、半導体基板１よりも低い不純物濃度を有する第１導電型の炭化珪素エピタキシャル層２が形成された基板を準備し、炭化珪素エピタキシャル層２の表層部に、第２導電型のベース領域３ａ、３ｂを形成する。ベース領域３ａ、３ｂを含む炭化珪素エピタキシャル層２の表面上に、炭化珪素よりなる第１導電型の表面チャネル層４を形成し、ベース領域３ａ、３ｂ上部に位置する所定領域の表面チャネル層４を除去し、さらに該所定領域におけるベース領域３ａ、３ｂを凹状に除去する。その後、ベース領域３ａ、３ｂの凹状の側面および底面に、第１導電型のソース領域５ａ、５ｂを形成する。
【選択図】図１

Description

本発明は、炭化珪素を用いた半導体装置およびその製造方法に関する。

炭化珪素（ＳｉＣ）は熱酸化によって二酸化珪素（ＳｉＯ₂）からなる絶縁膜を形成できるので、二酸化珪素をゲート絶縁膜に適用した高耐圧の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）が得られる。しかしながら、上記の熱酸化法で形成したＭＯＳ界面では多数の界面準位（トラップ）が存在するため、チャネル移動度が非常に小さくなり、トランジスタがオン時の損失が大きくなる、つまりオン抵抗が大きくなる問題があった。

特許文献１の第４の実施の形態に、ベース領域の表層部にソース領域とドリフト領域をつなぐ形でｎ^-型炭化珪素層（以下、表面チャネルエピ層という）を形成し、不要な表面チャネルエピ層をＲＩＥ法等によりドライエッチングで除去した構造が開示されている。

このような構成にすることで、ＭＯＳＦＥＴ動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べてチャネル移動度を大きくすることができ、低いゲート電圧でＭＯＳＦＥＴを動作させることができる。また、表面チャネルエピ層の不純物濃度を低くすることでキャリアが流れるときの不純物散乱の影響が小さくなり、チャネル移動度をさらに向上させることができる。

特開平１０−３０８５１０号公報

特許文献１の第４の実施の形態における炭化珪素半導体装置の製造工程では、ソース領域を形成後に表面チャネルエピ層を形成し、ソース領域にある一部の不要な表面チャネルエピ層をＲＩＥ法によりエッチングを行っていた。このエッチングを行うにあたって、プロセスばらつき（表面チャネルエピ層の厚み、エッチング量などのウェハ面内ばらつき、およびウェハ間ばらつき）の影響が考えられるため、表面チャネルエピ層を完全に除去するためにはオーバーエッチ、つまり予想される表面チャネルエピ層の厚みよりも多めにエッチングする必要がある。

その際、表面チャネルエピ層の下部にあるソース領域の拡散深さのプロセスばらつきが無視できない程大きいときに、ソース領域の残膜厚みの制御が困難になり、ソース領域の抵抗がばらつき、トランジスタのオン抵抗がばらつくという問題があった。すなわち、ソース領域の残膜厚みが極めて薄いとき（５０ｎｍ未満のとき）にはソース領域の抵抗が高くなり、トランジスタのオン抵抗が高くなるという問題があった。

また、ソース領域の形成と表面チャネルエピ層の形成は独立した工程で行われるため、両層間の位置ずれが生じるという問題があった。

本発明は上記問題点を解決するためになされたもので、ソース領域の残膜厚みを安定させ、トランジスタのオン抵抗のばらつきを少なくし、かつオン抵抗の小さい炭化珪素半導体装置を得ることを目的とする。また、ソース領域と表面チャネルエピ層の位置ずれを防ぐことを目的とする。

本発明の半導体装置は、ベース領域を形成後に表面チャネル層を形成し、表面チャネル層のエッチング後にソース領域形成のための、例えば不純物のイオン注入を行う。

また、好ましくは、表面チャネル層のエッチングの工程とソース領域形成のための不純物のイオン注入の工程に、同じマスクを使用する。

表面チャネル層のエッチング後にソース領域形成のための、例えば不純物のイオン注入を行うことで、表面チャネル層エッチング時のプロセスばらつきに関係なくソース領域の厚みを十分に確保した半導体装置の作製が可能になる。それによりソース領域の残膜厚みが安定し、ウェハ面内、ウェハ間でのトランジスタのオン抵抗のばらつきが少なく、かつオン抵抗の小さい炭化珪素半導体装置が得られる。

また、好ましくは表面チャネル層のエッチングとソース領域形成のための不純物のイオン注入を同じマスクで行うことによって、ソース領域形成の位置ずれを防ぐことができる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
（構造）
図１は、本発明の実施の形態１に係る、ｎチャネルタイプのパワーＭＯＳＦＥＴの断面図である。

ｎ⁺型（第１導電型）炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ⁺型炭化珪素半導体基板１の主表面１ａ上に、基板１よりも低い不純物濃度を有するｎ^-型（第１導電型）炭化珪素エピタキシャル層（以下、ドリフト層という）２が積層されている。

ドリフト層２の表層部における所定領域には、表面が凹状に形成された、ｐ^-型（第２導電型）炭化珪素ベース領域３ａ、３ｂが離間して配設されている。

また、ベース領域３ａ、３ｂの表層部における凹状の側面および底面には、ベース領域３ａ、３ｂよりも深さの浅いｎ⁺型（第１導電型）ソース領域５ａ、５ｂが形成されている。

さらに、ソース領域５ａとソース領域５ｂの間におけるドリフト層２およびベース領域３ａ、３ｂの表面部には表面チャネルエピ層（ｎ^-型（第１導電型）炭化珪素層）４が延設されている。つまり、ベース領域３ａ、３ｂの表面部においてソース領域５ａ、５ｂとドリフト層２とを繋ぐように表面チャネルエピ層５が配置されている。

表面チャネルエピ層４の上面およびソース領域５ａ、５ｂの上面にはゲート絶縁膜６が形成されている。さらに、ゲート絶縁膜６の上にはゲート電極７が形成されている。ゲート電極７は絶縁膜８にて覆われている。絶縁膜８の上にはソース電極９が形成され、ソース電極９はソース領域５ａ、５ｂと接している。また、基板１の裏面１ｂには、ドレイン電極１０が形成されている。

（製法）
次に、図１に示すパワーＭＯＳＦＥＴの製造工程を、図２〜図６を用いて説明する。

まず、図２に示すように、エピタキシャル結晶成長法により、ｎ⁺型炭化珪素半導体基板１の主表面１ａ上にドリフト層２を形成する。ドリフト層２の不純物濃度は１×１０¹⁶ｃｍ^-3程度が望ましい。

エピタキシャル結晶成長後、図３に示すように、ドリフト層２上にレジスト２０をマスクとして不純物をイオン注入し、一対のｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する。ベース領域３ａ、３ｂの不純物濃度は１×１０¹⁸ｃｍ^-3程度が望ましい。ｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。

その後レジスト２０を除去し、図４に示すように、ベース領域３ａ、３ｂ、及びドリフト層２の表面上に、エピタキシャル結晶成長法により表面チャネルエピ層４を形成する。

表面チャネルエピ層４を形成後、一部の不要な表面チャネルエピ層４を除去するために、図５に示すようにレジスト２１をマスクとして、ＲＩＥ法等によりドライエッチングを行う。

次に、図６に示すように、レジスト２１を引き続きマスクとして不純物をイオン注入し、ｎ⁺型ソース領域５ａ、５ｂを形成する。このとき、イオン注入は矢印に示すように基板１に対して斜め方向に行う。斜め注入の角度は垂直方向に対して３０〜６０度とする。ｎ型不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。

ここで、図１に示すチャネル長１１については、オン抵抗をできるだけ小さくするために、１．０μｍ以下が望ましい。例えば、ソース領域５ａ、５ｂの拡散深さを０．３μｍとした場合、マスクのパターニング位置のバラツキも考慮すると、図５に示すベース領域３ａ、３ｂと表面チャネルエピ層４が接する部分の幅１２の狙い目は、１．５μｍ以下であることが望ましい。

続いて、ゲート領域３ａ、３ｂ、及びソース領域５ａ、５ｂに対して、活性化アニールを行う。活性化アニールの回数は、ベース領域３ａ、３ｂの形成後（表面チャネルエピ層４形成前）とソース領域５ａ、５ｂ形成後の２回でも、ソース領域５ａ、５ｂ形成後の１回だけでも良い。活性化アニールの条件は１５００〜１７００度、１０分以下で行う。特にｎ型ソース領域の活性化アニール条件は１５００度であることが望ましい。

次にゲート絶縁膜６、ゲート電極７を成膜およびパターニングし、絶縁膜８をゲート電極７と一部のｎ型のソース領域５ａ、５ｂの上に形成する。ゲート絶縁膜としては、例えば二酸化珪素（ＳｉＯ₂）が挙げられる。その後、ソース領域５ａ、５ｂに接する形で、絶縁膜８の表面上にソース電極９を形成し、また、基板１の裏面１ｂの表面上に、ドレイン電極１０が形成され、図１に示すような素子構造の主要部が完成する。

（効果）
表面チャネルエピ層４のエッチング後にソース領域５ａ、５ｂを形成するための不純物のイオン注入を行うことで、表面チャネルエピ層４エッチング時のプロセスばらつきに関係なくソース領域５ａ、５ｂの厚みを十分に確保した半導体装置が得られる。それによりソース領域５ａ、５ｂの残膜厚みが安定し、ウェハ面内、ウェハ間でのトランジスタのオン抵抗のばらつきが少なく、かつオン抵抗の小さい炭化珪素半導体装置が得られる。

また、表面チャネルエピ層４のエッチングとソース領域５ａ、５ｂを形成するための不純物のイオン注入を同じマスクで行うことによって、ソース領域形成の位置ずれを防ぐことができる。

＜実施の形態２＞
（構造）
図７は、本発明の実施の形態２に係る、ｎチャネルタイプの縦型パワーＭＯＳＦＥＴの断面図である。

本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ソース領域５ａ、５ｂの、ベース領域３ａ、３ｂと接する面の形状が異なる。図７に示すように、ソース領域５ａ、５ｂについて側面に形成された領域と、底面に形成された領域との間に段差１３が生じる。これは、ソース領域５ａ、５ｂの形成工程の違いによるものである。

その他の構造については、実施の形態１に係る半導体装置と同様であるためその説明は省略する。

（製法）
次に、図７に示す縦型パワーＭＯＳＦＥＴの製造工程を、図８〜図１０を用いて説明する。

まず、実施の形態１の図４と同様に、図８に示すようにエピタキシャル結晶成長法により、ｎ⁺型炭化珪素半導体基板１の主表面１ａ上にドリフト層２を形成し、その後、不純物をイオン注入し、一対のｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する。ｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。ベース領域３ａ、３ｂを形成後、ｎ^-型表面チャネルエピ層４を形成する。

表面チャネルエピ層４を形成後、一部の不要な表面チャネルエピ層４を除去するために、図９に示すようにレジスト２２ａをマスクとして、ＲＩＥ法等によりドライエッチングを行う。

その後、マスク２２ａの両端の一部をそれぞれ除去し、マスク２２ｂを形成する。そして、図１０に示すように、マスク２２ｂをマスクとして不純物をイオン注入し、ｎ⁺型のソース領域５ａ、５ｂを形成する。マスク２２ａをマスク２２ｂのように加工させることで、実施の形態１とは異なり、不純物注入は基板１に対して垂直方向で良い。また、不純物注入領域の表面の形状に伴い、ソース領域５ａ、５ｂの底部には段差１３が生じる。ｎ型不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。

続いて、ゲート領域３ａ、３ｂ、及びソース領域５ａ、５ｂに対して、活性化アニールを行う。実施の形態１と同様に、活性化アニールの回数は、ベース領域３ａ、３ｂの形成後（表面チャネルエピ層４形成前）とソース領域５ａ、５ｂ形成後の２回でも、ソース領域５ａ、５ｂ形成後の１回だけでも良い。また、オン抵抗をできるだけ小さくするために、図７に示すチャネル長１１は１μｍ以下であることが望ましい。

図１０において、ソース領域５ａ、５ｂが段差１３の部分で途切れないようにするためにも、ソース領域５ａ、５ｂの拡散深さは表面チャネルエピ層４の厚みよりも深くする必要がある。一方で、例えば半導体装置のドレイン−ソース間の耐圧１２００Ｖを確保するためには、ソース領域５ａ、５ｂ下のベース領域３ａ、３ｂの残膜厚みは０．３μｍ以上残すことが望ましいため、ベース領域３ａ、３ｂのソース領域５ａ、５ｂ形成前における拡散深さを１μｍとすると、ソース領域５ａ、５ｂの拡散深さは０．５μｍ程度であることが望ましい。

また、表面チャネルエピ層４のエッチング時におけるオーバーエッチの深さを考慮すると、表面チャネルエピ層４の厚みは薄い方が好ましく、０．２〜０．３μｍ程度であることが望ましい。プロセスバラツキの影響も考慮すると、表面チャネルエピ層４の厚みは０．２μｍ程度であることが、より好ましい。

表面チャネルエピ層４の厚みを薄くすることで抵抗が高くなるため、表面チャネルエピ層４の不純物濃度は可能な限り上げる必要がある。不純物散乱による移動度の問題も考えると、表面チャネルエピ層４の不純物濃度は１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3が望ましい。オン抵抗を下げるために、表面チャネルエピ層４の不純物濃度は１×１０¹⁷ｃｍ^-3程度であることが、より望ましい。

残りの工程である、ゲート絶縁膜６、ゲート電極７、絶縁膜８、ソース電極９、ドレイン電極１０の形成については、実施の形態１と同様であるため、説明を省略する。これらの工程を行うことによって、図７に示すような素子構造の主要部が完成する。

（効果）
実施の形態１と同様に、表面チャネルエピ層５のエッチング後にソース領域５ａ、５ｂを形成するための不純物のイオン注入を行うことで、ソース領域５ａ、５ｂの残膜厚みが安定し、ウェハ面内、ウェハ間でのトランジスタのオン抵抗のばらつきが少なく、かつオン抵抗の小さい炭化珪素半導体装置が得られる。また、表面チャネルエピ層４のエッチングとソース領域５ａ、５ｂを形成するための不純物のイオン注入を同じマスクで行うことによって、ソース領域形成の位置ずれを防ぐことができる。

更に、表面チャネルエピ層４の厚みを薄く形成し、表面チャネルエピ層４のエッチング時の段差のばらつきやベース領域３ａ、３ｂの拡散深さを考慮して、ソース領域５ａ、５ｂの拡散深さを設定し、また、ソース領域５ａ、５ｂの形成前にマスク２２ａの端部を除去することにより、ソース領域を形成するための不純物注入を垂直注入で行うことが可能になる。

実施の形態１によって製造される炭化珪素半導体装置の断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態１の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態２によって製造される炭化珪素半導体装置の断面図である。 実施の形態２の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態２の炭化珪素半導体装置の製造工程を説明するための断面図である。 実施の形態２の炭化珪素半導体装置の製造工程を説明するための断面図である。

符号の説明

１ ｎ型（第１導電型）の半導体基板、２ ｎ型（第１導電型）のドリフト層、３ ｐ型（第２導電型）のベース領域、４ ｎ型（第１導電型）の表面チャネルエピ層、５ ｎ型（第１導電型）のソース領域、６ ゲート絶縁膜、７ ゲート電極、８ 絶縁膜、９ ソース電極、１０ ドレイン電極、２０，２１，２２ マスク。

Claims (4)

1. （ａ）炭化珪素よりなる第１導電型の半導体基板の表面上に、前記半導体基板よりも低い不純物濃度を有する第１導電型の炭化珪素エピタキシャル層が形成された基板を準備する工程と、
   （ｂ）前記炭化珪素エピタキシャル層の表層部の所定領域に、所定深さを有する第２導電型のベース領域を形成する工程と、
   （ｃ）前記ベース領域を含む前記炭化珪素エピタキシャル層の表面上に、炭化珪素よりなる第１導電型の表面チャネル層を形成する工程と、
   （ｄ）前記ベース領域上部に位置する所定領域の前記表面チャネル層を除去し、さらに該所定領域における前記ベース領域を凹状に除去する工程と、
   （ｅ）前記ベース領域の前記凹状の側面および底面に、第１導電型のソース領域を形成する工程と
   を備える、炭化珪素半導体装置の製造方法。
2. 前記工程（ｄ）を、マスクを用いたエッチング処理にて行い、
   前記工程（ｅ）を、前記マスクを残した状態で、前記半導体基板に対して斜め方向に第１導電型の不純物を注入して行う、
   請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記工程（ｄ）を、マスクを用いたエッチング処理にて行い、
   前記工程（ｅ）を、前記ベース領域上に位置する前記マスクの端部を除去し、前記半導体基板に対して垂直方向に第１導電型の不純物を注入して行う、
   請求項１に記載の炭化珪素半導体装置の製造方法。
4. 炭化珪素よりなる第１導電型の半導体基板と、
   前記半導体基板の表面上に形成され、前記半導体基板よりも低い不純物濃度を有する第１導電型の炭化珪素エピタキシャル層と、
   前記炭化珪素エピタキシャル層の表層部の所定領域に配設され、表面が凹状に形成された、第２導電型のベース領域と、
   前記ベース領域の前記凹状の側面および底面に形成された第１導電型のソース領域と、
   前記ベース領域の表面上において前記ソース領域と前記炭化珪素エピタキシャル層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層とを備える、
   炭化珪素半導体装置。

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