JP6217719B2

JP6217719B2 - 窒化ガリウム半導体装置の製造方法

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Publication number: JP6217719B2
Application number: JP2015175708A
Authority: JP
Inventors: 上野　勝典; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-09-07
Filing date: 2015-09-07
Publication date: 2017-10-25
Anticipated expiration: 2035-09-07
Also published as: JP2017054852A

Description

本発明は、窒化ガリウム半導体装置の製造方法に関する。

従来、サファイア基板上にｐ型ＧａＮ（窒化ガリウム）を設けていた（例えば、特許文献１および非特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開平１１−１８６６０７号公報
［非特許文献１］ＮｏｒｍａｌｌｙｏｆｆｏｐｅｒａｔｉｏｎＧａＮ−ｂａｓｅｄＭＯＳＦＥＴｓｆｏｒｐｏｗｅｒｅｌｅｃｔｒｏｎｉｃｓａｐｐｌｉｃａｔｉｏｎｓ，ＹｕｋｉＮｉｉｙａｍａｅｔａｌ，２０１０Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．ｖｏｌ．２５，１２５００６

サファイア基板は転位に起因する欠陥が１Ｅ＋８（ｃｍ^−３）と比較的多い。それゆえ、サファイア基板上に形成したｐ型ＧａＮも比較的多くの欠陥を有する。このｐ型ＧａＮにｎ型不純物領域を形成するべく、Ｓｉ（シリコン）をイオン注入し、その後、熱処理する場合がある。ｐ型ＧａＮが比較的多くの欠陥を有するので、熱処理温度が１，２００℃以下の低温領域では、イオン注入されたシリコンが活性化されないという問題がある。

本発明の第１の態様においては、ｐ型の窒化ガリウム層を形成する段階と、窒化ガリウムに対するｎ型不純物を注入し、かつ、キャップ層を形成する段階と、熱処理する段階とを備える、窒化ガリウム半導体装置の製造方法を提供する。ｐ型の窒化ガリウム層は、窒化ガリウムの単結晶基板に直接接して形成されてよい。窒化ガリウムに対するｎ型不純物は、ｐ型の窒化ガリウム層の主面における一部の領域に注入されてよい。キャップ層は、主面における少なくとも一部の領域上に形成されてよい。熱処理する段階は、ｎ型不純物を注入し、キャップ層を形成した後の段階であってよい。熱処理する段階において、単結晶基板、ｐ型の窒化ガリウム層およびキャップ層を含む積層体を１，２００℃以下で熱処理してよい。

窒化ガリウムの単結晶基板の転位密度は、１Ｅ＋５ｃｍ^−２以下であってよい。

熱処理する段階は、１，０５０℃以上で行われてよい。

熱処理する段階は、２分以上３０分以下の間行われてよい。

窒化ガリウム半導体装置の製造方法は、スクリーン層を形成する段階をさらに備えてよい。スクリーン層は、ｐ型の窒化ガリウム層を形成する段階の後であって、ｎ型不純物を注入する段階の前に、ｐ型の窒化ガリウム層の主面に直接接して形成されてよい。ｎ型不純物の注入において、ｎ型不純物はスクリーン層を介して主面における一部の領域に注入されてよい。キャップ層を形成する段階において、スクリーン層に直接接して絶縁層をさらに堆積することにより、スクリーン層および絶縁層を有するキャップ層が形成されてよい。

キャップ層を形成する段階において、主面における一部の領域とは異なる他の領域上にはキャップ層を形成しなくてよい。

キャップ層を形成する段階において、主面における一部の領域とは異なる他の領域上には、一部の領域よりも薄くキャップ層を形成してよい。

窒化ガリウム半導体装置の製造方法は、熱処理する段階の後にキャップ層を除去する段階をさらに備えてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

窒化ガリウム半導体装置としてのＭＯＳＦＥＴ１００の断面を示す概要図である。第１実施例におけるＭＯＳＦＥＴ１００の製造フロー２００を示す図である。ｐ型ＧａＮ層１４を形成する段階（Ｓ１０）を示す図である。スクリーン層２２を形成する段階（Ｓ２０）を示す図である。ソース領域１６及びドレイン領域１８にｎ型不純物を注入する段階（Ｓ３０）を示す図である。スクリーン層２２上に絶縁層２６を形成する段階（Ｓ４０）を示す図である。１，２００℃以下で熱処理する段階（Ｓ５０）を示す図である。キャップ層２０を除去する段階（Ｓ６０）を示す図である。ゲート電極７２、ゲート絶縁膜７４、ソース電極７６及びドレイン電極７８を形成する段階（Ｓ７０）を示す図である。Ｍｇをキャップ層２０へ拡散させた実験例を示す図である。熱処理温度（℃）に対するシート抵抗（Ω／ｓｑ．）を示す図である。第２実施例におけるＭＯＳＦＥＴ３００の製造フロー２２０を示す図である。ソース領域１６及びドレイン領域１８にｎ型不純物を注入する段階（Ｓ３２）を示す図である。ｐ型コンタクト領域８２以外の領域のスクリーン層２２上に絶縁層２６を形成する段階（Ｓ４２）を示す図である。１，２００℃以下で熱処理する段階（Ｓ５０）を示す図である。キャップ層２０を除去する段階（Ｓ６０）を示す図である。ゲート電極７２、ゲート絶縁膜７４、ソース電極７６及びドレイン電極７８を形成する段階（Ｓ７０）を示す図である。第３実施例におけるＭＯＳＦＥＴの製造フロー２４０を示す図である。ｐ型コンタクト領域８２上にはチャネル形成領域１９上よりも薄く絶縁層２６を形成する段階（Ｓ４４）を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、図面においては、多数キャリアの型をハイフン「‐」により示す。例えばｎ^＋‐ＧａＮは、ｎ^＋型ＧａＮを意味する。ただし、明細書中ではハイフンを用いずに、ｎ^＋型ＧａＮと記載する。また、本明細書において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０^１６を意味する。

図１は、窒化ガリウム半導体装置としてのＭＯＳＦＥＴ１００の断面を示す概要図である。本例のＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）１００は、プレーナー型のＭＯＳＦＥＴである。

ＭＯＳＦＥＴ１００は、ｎ^＋型ＧａＮ単結晶基板１２を有する。本例のｎ^＋型ＧａＮ単結晶基板１２の転位密度は、１Ｅ＋５ｃｍ^−２以下である。ＭＯＳＦＥＴ１００は、ｎ^＋型ＧａＮ単結晶基板１２上にｐ型ＧａＮ層１４を有する。本明細書において、「上」および「上方」とは、ｎ^＋型ＧａＮ単結晶基板１２からｐ型ＧａＮ層１４への向きである第１方向を意味する。ｎ^＋型ＧａＮ単結晶基板１２はサファイア基板よりも転位密度が低いので、本例のｐ型ＧａＮ層１４はサファイア基板上に形成したｐ型ＧａＮ層よりも転位密度を低くすることができる。

ｐ型ＧａＮ層１４は、主面１５を有する。本明細書において主面１５とは、ｐ型ＧａＮ層１４の第１方向側における最表面を意味する。ｐ型ＧａＮ層１４は、主面１５側にｎ^＋型ＧａＮのソース領域１６およびドレイン領域１８を有する。ソース領域１６上にはソース電極７６が、ドレイン領域１８上にはドレイン電極７８が、それぞれ設けられる。

ソース領域１６とドレイン領域１８との間は、チャネル形成領域１９である。チャネル形成領域１９上にはゲート絶縁膜７４が設けられ、ゲート絶縁膜７４上にはゲート電極７２が設けられる。ゲート電極７２に所定の電圧が印加されると、チャネル形成領域１９に反転層が形成される。このとき、ソース領域１６とドレイン領域１８との間に所定の電位差が与えられると、ドレイン領域１８からソース領域１６に電流が流れる。

図２は、第１実施例におけるＭＯＳＦＥＴ１００の製造フロー２００を示す図である。本例の製造フロー２００において、段階（Ｓ１０）から段階（Ｓ７０）まで、この順で実行される。

図３Ａは、ｐ型ＧａＮ層１４を形成する段階（Ｓ１０）を示す図である。本例では、ｎ^＋型ＧａＮ単結晶基板１２に直接接してｐ型ＧａＮ層１４を第１方向に２μｍ程度の厚みにエピタキシャル形成する。ＧａＮに対するｐ型不純物は、Ｍｇ（マグネシウム）を用いてよい。

図３Ｂは、スクリーン層２２を形成する段階（Ｓ２０）を示す図である。段階（Ｓ２０）では、ｐ型ＧａＮ層１４の主面１５に直接接して、主面１５全面にスクリーン層２２を形成する。本例のスクリーン層２２は、第１方向に２０ｎｍ程度の厚みを有するＳｉＯ_２である。スクリーン層２２は、イオン注入時にｐ型ＧａＮ層１４に生じるチャネリングを防ぐ機能を有する。

図３Ｃは、ソース領域１６及びドレイン領域１８にｎ型不純物を注入する段階（Ｓ３０）を示す図である。本例では、スクリーン層２２上に、１．５μｍ程度の厚みを有するフォトレジスト２４を選択的にさらに設ける。本例において、ｎ型不純物としてはＳｉを用いるが、他の例ではＯ（酸素）を用いてもよい。スクリーン層２２を介して主面１５における一部の領域にＳｉを注入して、ソース領域１６およびドレイン領域１８を形成する。本例では、Ｓｉを４５ｋｅＶで５Ｅ＋１５ｃｍ^−２注入する。なお、フォトレジスト２４はＳｉを遮蔽するほど十分に厚いので、チャネル形成領域１９にはＳｉはドープされない。また、フォトレジスト２４が使用できないほどの高温環境でＳｉを注入する場合は、レジストマスクとしてフォトレジスト２４に代えてＳｉＯ_２のレジストマスクを用いてもよい。

図３Ｄは、スクリーン層２２上に絶縁層２６を形成する段階（Ｓ４０）を示す図である。本例では、フォトレジスト２４を除去した後に、スクリーン層２２に直接接して絶縁層２６をさらに堆積する。これにより、キャップ層２０を、主面１５上の全体に形成する。本例のキャップ層２０は、スクリーン層２２および絶縁層２６を有する。なお、本例では、ｎ^＋型ＧａＮ単結晶基板１２、ｐ型ＧａＮ層１４およびキャップ層２０を合せて、積層体１０と称する。

仮に、ｎ型不純物を注入する段階（Ｓ３０）の後にスクリーン層２２を一度除去すると、アモルファス状態のｐ型ＧａＮ層１４の主面１５が露出することとなる。アモルファス状態のｐ型ＧａＮ層１４は活性であり、すぐに酸素と結合し酸化ガリウムを形成してしまう。そこで、本例のように、スクリーン層２２を除去することなく絶縁層２６を積み増す。これにより、アモルファス状態のｐ型ＧａＮ層１４が酸化することを防ぐことができる。

ただし、本例とは異なる他の例においては、スクリーン層２２を除去した後に、主面１５に接して絶縁層２６を設けてもよい。この場合、絶縁層２６のみがキャップ層２０となる。これにより、Ｓｉをイオン注入する際にスクリーン層２２に混入した不純物を、スクリーン層２２と共に除去することができる。

本例の絶縁層２６は、第１方向に４８０ｎｍ程度の厚みを有するＳｉＯ_２である。スクリーン層２２にさらに絶縁層２６を積み増すことにより、キャップ層２０の厚みは５００ｎｍ程度となる。なお、キャップ層２０としては、Ａｌ_２Ｏ_３，ＳｉＮおよびＡｌＮを用いることも考えられる。しかしながら、本例の後段の処理において、Ａｌ_２Ｏ_３，ＳｉＮおよびＡｌＮは、ＳｉＯ_２と比較してｐ型ＧａＮ層１４のＭｇを吸収しにくい。本例では、キャップ層２０にｐ型ＧａＮ層１４の主面１５近傍におけるＭｇを吸収させるので、キャップ層２０としてＳｉＯ_２を用いることが望ましい。

図３Ｅは、１，２００℃以下で熱処理する段階（Ｓ５０）を示す図である。段階（Ｓ５０）では、積層体１０をアニール炉５０に入れてＡｒ（アルゴン）および／またはＮ_２（窒素）雰囲気下において熱処理する。本例の熱処理温度は、１，０５０℃以上１，２００℃以下とする。ｎ^＋型ＧａＮ単結晶基板１２の転位密度はサファイア基板よりも低いので、本例のｐ型ＧａＮ層１４の転位密度はサファイア基板上に形成した場合よりも低い。それゆえ、積層体１０を１，２００℃以下で熱処理しても、ｎ型不純物を活性化することができる。

サファイア基板を用いた場合は、１，２５０℃以上での熱処理が必須となる。なお、キャップ層２０を設けていたとしても、１，２００℃よりも高い温度で積層体１０を熱処理すると主面１５の結晶構造に荒れが生じる。本例では、キャップ層２０を設けた上で熱処理温度を１，２００℃以下とする。これにより、主面１５の荒れを防止することができ、かつ、ｎ型不純物を活性化することができる。また本例では、下限を１，０５０℃とすることによりｎ型不純物の活性化を担保することができる。

キャップ層２０は、熱処理する段階（Ｓ５０）において、ｐ型ＧａＮ層１４のｐ型不純物（本例ではＭｇ）を吸収することができる。これにより、ｐ型不純物濃度が実質的に低下するので、ｎ型のｎ型のソース領域１６およびドレイン領域１８を低抵抗にすることができる。なお、キャップ層２０はＳｉＯ_２でありＳｉを含んでいるので、キャップ層２０はＳｉを吸収しない。

図３Ｆは、キャップ層２０を除去する段階（Ｓ６０）を示す図である。熱処理する段階（Ｓ５０）の後において、ソース領域１６およびドレイン領域１８は再結晶化している。仮に、熱処理する工程（Ｓ５０）の前にキャップ層２０を除去する場合、ソース領域１６およびドレイン領域１８がキャップ層２０と共に剥離する可能性がある。本例では、熱処理する段階（Ｓ５０）の後にキャップ層２０を除去するので、ソース領域１６およびドレイン領域１８の剥離を防止することができる。

図３Ｇは、ゲート電極７２、ゲート絶縁膜７４、ソース電極７６及びドレイン電極７８を形成する段階（Ｓ７０）を示す図である。ゲート電極７２は、ポリシリコンであってよい。ゲート絶縁膜７４はＳｉＯ_２であってよい。ソース電極７６およびドレイン電極７８は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよい。この場合、Ｔｉがソース領域１６およびドレイン領域１８に直接接する。これにより、ＭＯＳＦＥＴ１００が完成する。

図４は、Ｍｇをキャップ層２０へ拡散させた実験例を示す図である。横軸は、第１方向の逆方向である深さ方向の位置（ｎｍ）を示す。縦軸は、ｐ型不純物であるＭｇの濃度（ｃｍ^−３）の値を示す。なお、Ｍｇの濃度（ｃｍ^−３）は、キャップ層２０（ＳｉＯ_２）中での濃度を示すように校正されている。それゆえ、キャップ層２０中でのＭｇの濃度（ｃｍ^−３）は正確な値である。しかし、ｐ型ＧａＮ層１４中でのＭｇの濃度（ｃｍ^−３）は校正された正確な値ではない。ただし、主面１５近傍において、Ｍｇの濃度（ｃｍ^−３）が急激に変化する定性的な特徴は誤りではない。本例では、深さ＋１４４ｎｍの位置が、キャップ層２０とｐ型ＧａＮ層１４との境界である主面１５を示す。また、深さ−３５６ｎｍの位置が、キャップ層２０の最上面となる。ただし、図示しているのは深さ５０ｎｍ以上２００ｎｍ以下の範囲である点に注意されたい。図４に示すＭｇの濃度（ｃｍ^−３）変化は、ソース領域１６、ドレイン領域１８およびチャネル形成領域１９において同様に生じる。

図４の例では、アズデポ（ａｓ‐ｄｅｐｏ．）の場合、ならびに、熱処理温度が６００℃、７００℃および８００℃の場合、キャップ層２０からゲート絶縁膜７４へＭｇがほとんど移動しない。これに対して、熱処理温度が９００℃の場合、キャップ層２０からゲート絶縁膜７４へのＭｇの移動が顕著である。なお、熱処理温度に対するＭｇのキャップ層２０への移動の傾向は、第１実施例における熱処理温度１，０５０℃以上１，２００℃以下においても９００℃の例と同等またはそれ以上に生じる。

図５は、熱処理温度（℃）に対するシート抵抗（Ω／ｓｑ．）を示す図である。熱処理する段階（Ｓ５０）においてＳｉＯ_２のキャップ層２０を設けなかった場合、ｎ^＋領域であるソース領域１６およびドレイン領域１８のシート抵抗は、約２Ｅ＋１０^３（Ω／ｓｑ．）となった。これに対して、熱処理する段階（Ｓ５０）においてＳｉＯ_２のキャップ層２０を設けて絶処理した場合、シート抵抗は減少した。

図５においては、熱処理時間が２分の場合と５分の場合とを示すが、熱処理時間は２分以上３０分以下としてよい。２分は、キャップ層２０が無い場合と比較してシート抵抗低下の効果が確認できる最小の熱処理時間である。３０分は、デバイスとして実用可能なシート抵抗値を得ることができ、許容される製造時間の最大値であるとしてよい。なお、熱処理温度を１，０５０℃とし熱処理時間を３０分とした場合、熱処理温度を１，１００℃とし熱処理時間を５分とした場合と同等のシート抵抗になる。

図５から明らかなように、熱処理温度１，１００℃のシート抵抗は、１，０５０℃の場合よりも十分に低い。実用上のデバイスとしても熱処理温度１，１００℃以上のシート抵抗値が望ましい。それゆえ、第１実施例の熱処理温度は、１，１００℃以上、１，２００℃以下としてもよい。

図６は、第２実施例におけるＭＯＳＦＥＴ３００の製造フロー２２０を示す図である。本例は、主面１５の一部の領域上にのみキャップ層２０を形成する例である。本例において一部の領域は、ｐ型コンタクト領域８２以外の領域である。本例では、Ｓ３０とは異なるフォトレジスト２４のパターンを用いてソース領域１６およびドレイン領域１８にｎ型不純物を注入し（Ｓ３２）、ならびに、ｐ型コンタクト領域８２以外の領域のスクリーン層２２上に絶縁層２６を形成する（Ｓ４２）。この点において第１実施例と異なる。他の点は、第１実施例と同じである。

図７Ａは、ソース領域１６及びドレイン領域１８にｎ型不純物を注入する段階（Ｓ３２）を示す図である。段階（Ｓ３２）において、ソース領域１６およびドレイン領域１８以外の領域上にフォトレジスト２４を形成し、Ｓｉをイオン注入する。

図７Ｂは、ｐ型コンタクト領域８２以外の領域のスクリーン層２２上に絶縁層２６を形成する段階（Ｓ４２）を示す図である。段階（Ｓ３２）の後、フォトレジスト２４を除去する。次いで、一部の領域としてのソース領域１６、ドレイン領域１８およびチャネル形成領域１９上に絶縁層２６を形成する。ただし、一部の領域とは異なる他の領域上にはキャップ層２０を形成しない。本例において、他の領域は、ｐ型コンタクト領域８２である。ｐ型コンタクト領域８２は、ソース電極７６およびドレイン電極７８がｐ型ＧａＮ層１４と接触する領域である。

図７Ｃは、１，２００℃以下で熱処理する段階（Ｓ５０）を示す図である。図７Ｄは、キャップ層２０を除去する段階（Ｓ６０）を示す図である。図７Ｅは、ゲート電極７２、ゲート絶縁膜７４、ソース電極７６及びドレイン電極７８を形成する段階（Ｓ６０）を示す図である。段階（Ｓ５０）、段階（Ｓ６０）および段階（Ｓ７０）は、第１実施例とほぼ同様である。ただし、本製造フロー２４０により形成されるＭＯＳＦＥＴ３００は、ｐ型コンタクト領域８２が形成される点が異なる。

本例では、ｐ型コンタクト領域８２上にはキャップ層２０設けない。図面では実際の比率を正確に反映してはいないが、現実には絶縁層２６はスクリーン層２２の１４倍程度の厚みを有する。Ｍｇの吸収力は、スクリーン層２２だけでは不十分である。それゆえ、ソース領域１６およびドレイン領域１８と比較して、ｐ型コンタクト領域８２においてはｐ型ＧａＮ層１４におけるｐ型不純物濃度を維持することができる。

図８は、第３実施例におけるＭＯＳＦＥＴの製造フロー２４０を示す図である。本例においても、主面１５の一部の領域上にのみキャップ層２０を形成する。ただし、本例では、キャップ層２０の厚みを領域に応じて変化させる（具体的には、段階（Ｓ４４））。この点において第２実施例と異なる。他の点は第２実施例と同じである。

図９は、ｐ型コンタクト領域８２上にはチャネル形成領域１９上よりも薄く絶縁層２６を形成する段階（Ｓ４４）を示す図である。段階（Ｓ４４）では、一部の領域としてのソース領域１６、ドレイン領域１８およびチャネル形成領域１９上には所定の厚み９４を有するキャップ層２０を形成する。厚み９４は、第１および第２実施例におけるキャップ層２０の厚みと同じであってよい。これに対して、他の領域としてのｐ型コンタクト領域８２上には、一部の領域よりも薄くキャップ層２０を形成する。本例のｐ型コンタクト領域８２上には、スクリーン層２２および絶縁層２６が設けられる。ただし、ｐ型コンタクト領域８２上の絶縁層２６の厚みは、チャネル形成領域１９上における絶縁層２６の厚みよりも薄い。したがって、ｐ型コンタクト領域８２上のキャップ層２０の厚み９２は、チャネル形成領域１９上のキャップ層２０の厚み９４よりも薄い。本例においても、ｐ型コンタクト領域８２のｐ型不純物濃度を維持することができる。なお、他の例においては、ｐ型コンタクト領域８２上には、スクリーン層２２だけが設けられてもよい。

上述の例では、プレーナー型のＭＯＳＦＥＴを用いて説明した。ただし、本明細書に開示する技術を縦型ＭＯＳＦＥＴおよびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−ＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）適用してよいのは勿論である。また、より一般的には、低抵抗のｎ^＋領域形成に適用してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・積層体、１２・・ｎ^＋型ＧａＮ単結晶基板、１４・・ｐ型ＧａＮ層、１５・・主面、１６・・ソース領域、１８・・ドレイン領域、１９・・チャネル形成領域、２０・・キャップ層、２２・・スクリーン層、２４・・フォトレジスト、２６・・絶縁層、５０・・アニール炉、７２・・ゲート電極、７４・・ゲート絶縁膜、７６・・ソース電極、７８・・ドレイン電極、８２・・ｐ型コンタクト領域、９２・・厚み、９４・・厚み、１００・・ＭＯＳＦＥＴ、２００・・製造フロー、２２０・・製造フロー、２４０・・製造フロー、３００・・ＭＯＳＦＥＴ

Claims

窒化ガリウムの単結晶基板に直接接してｐ型の窒化ガリウム層を形成する段階と、
前記ｐ型の窒化ガリウム層の主面における一部の領域に、窒化ガリウムに対するｎ型不純物を注入し、かつ、前記主面における少なくとも前記一部の領域上にキャップ層を形成する段階と、
前記ｎ型不純物を注入し、前記キャップ層を形成した後に、前記単結晶基板、前記ｐ型の窒化ガリウム層および前記キャップ層を含む積層体を１，２００℃以下で熱処理する段階と、
前記熱処理する段階の後に前記キャップ層を除去する段階と
を備え、
前記キャップ層はＳｉＯ _２であり、
前記キャップ層を除去する段階の後において、前記主面はＳｉＯ _２のゲート絶縁膜に接する、窒化ガリウム半導体装置の製造方法。
窒化ガリウムの前記単結晶基板の転位密度は、１Ｅ＋５ｃｍ^−２以下である
請求項１に記載の窒化ガリウム半導体装置の製造方法。
前記熱処理する段階は、１，０５０℃以上で行われる
請求項１または２に記載の窒化ガリウム半導体装置の製造方法。
前記熱処理する段階は、２分以上３０分以下の間行われる
請求項１から３のいずれか一項に記載の窒化ガリウム半導体装置の製造方法。
前記ｐ型の窒化ガリウム層を形成する段階の後であって、前記ｎ型不純物を注入する段階の前に、前記ｐ型の窒化ガリウム層の前記主面に直接接してスクリーン層を形成する段階をさらに備え、
前記ｎ型不純物の注入において、前記ｎ型不純物は前記スクリーン層を介して前記主面における前記一部の領域に注入され、
前記キャップ層を形成する段階において、前記スクリーン層に直接接して絶縁層をさらに堆積することにより、前記スクリーン層および前記絶縁層を有する前記キャップ層が形成される
請求項１から４のいずれか一項に記載の窒化ガリウム半導体装置の製造方法。
前記キャップ層を形成する段階において、前記主面における前記一部の領域とは異なる他の領域上には前記キャップ層を形成しない
請求項１から５のいずれか一項に記載の窒化ガリウム半導体装置の製造方法。
前記キャップ層を形成する段階において、前記主面における前記一部の領域とは異なる他の領域上には、前記一部の領域よりも薄く前記キャップ層を形成する
請求項１から５のいずれか一項に記載の窒化ガリウム半導体装置の製造方法。