JP2019079930A - ＧａＮ系半導体装置の製造方法およびＧａＮ系半導体装置 - Google Patents

Abstract

【課題】高温熱処理時には、アクセプタを補償する窒素空孔が発生し得る。また、高温熱処理時にＧａＮ半導体領域からＨが除去されると、ＧａＮ半導体領域において窒素空孔が形成され易くなる。高温熱処理時における窒素空孔の発生は、低減することが望ましい。【解決手段】ＧａＮ系半導体層を有するＧａＮ系半導体装置の製造方法であって、ＧａＮ系半導体層に対するｐ型不純物と水素とを有する第１領域と、第１領域の少なくとも一部よりも上に位置し、かつ、ＩＶ族元素を有する第２領域とを有するＧａＮ系半導体層を形成する段階と、ＧａＮ系半導体層を熱処理する高温熱処理段階と、ＧａＮ系半導体層における第２領域を少なくとも部分的に除去する段階と、ＧａＮ系半導体層における水素濃度を低減するべく、高温熱処理段階における熱処理温度よりも低い温度でＧａＮ系半導体層を熱処理する低温熱処理段階とを備える、ＧａＮ系半導体装置の製造方法を提供する。【選択図】図３

Description

本発明は、ＧａＮ系半導体装置の製造方法およびＧａＮ系半導体装置に関する。

従来、窒化ガリウム（以下、ＧａＮ）半導体材料から水素（Ｈ）を除去することにより、ｐ型のＧａＮ半導体領域を形成していた（例えば、特許文献１から６参照）。なお、ＧａＮ系半導体層に対してｐ型不純物を注入することによりｐ型のＧａＮ系半導体領域を形成する場合に、注入により生じた欠陥を回復させるべくＧａＮ系半導体層は１１００℃から１４００℃程度の高温で熱処理されることが一般的である。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１６−１８１５８０号公報
［特許文献２］ 特開２０１６−０７２６２８号公報
［特許文献３］ 米国特許第９４７８４２４号明細書
［特許文献４］ 特開２００８−２７７４４０号公報
［特許文献５］ 特開２０１０−０６２３８１号公報
［特許文献６］ 特開２０１５−１１５４３０号公報

高温熱処理時には、アクセプタを補償する窒素空孔（Ｖ_Ｎ）が発生し得る。また、高温熱処理時にＧａＮ半導体領域からＨが除去されると、ＧａＮ半導体領域において窒素空孔が形成され易くなる。高温熱処理時における窒素空孔の発生は、低減することが望ましい。

本発明の第１の態様においては、ＧａＮ系半導体装置の製造方法を提供する。ＧａＮ系半導体装置は、ＧａＮ系半導体層を有してよい。ＧａＮ系半導体装置の製造方法は、ＧａＮ系半導体層を形成する段階と、高温熱処理段階と、ＧａＮ系半導体層における第２領域を少なくとも部分的に除去する段階と、低温熱処理段階とを備えてよい。ＧａＮ系半導体層は、第１領域と第２領域とを有してよい。第１領域は、ＧａＮ系半導体層に対するｐ型不純物と水素とを有してよい。第２領域は、第１領域の少なくとも一部よりも上に位置し、かつ、ＩＶ族元素を有してよい。高温熱処理段階では、ＧａＮ系半導体層を熱処理してよい。低温熱処理段階では、ＧａＮ系半導体層における水素濃度を低減するべく、高温熱処理段階における熱処理温度よりも低い温度でＧａＮ系半導体層を熱処理してよい。

ＧａＮ系半導体層を形成する段階は、第１領域を形成する段階と、第２領域を形成する段階とを有してよい。第１領域は、ＧａＮ系エピタキシャル半導体層中に設けられてよい。第１領域は、ｐ型不純物と水素とを有してよい。第２領域を形成する段階は、第１領域を形成する段階の後であってよい。第２領域は、ＧａＮ系エピタキシャル半導体層中に設けられてよい。第２領域は、ＩＶ族元素を有してよい。

第１領域を形成する段階は、ＧａＮ系エピタキシャル半導体層にｐ型不純物を注入する段階と、ｐ型不純物を注入する段階の後に、ＧａＮ系エピタキシャル半導体層に水素を導入する段階とを有してよい。第２領域を形成する段階は、ＧａＮ系エピタキシャル半導体層にＩＶ族元素を注入する段階を有してよい。

ＩＶ族元素を注入する段階において、ＧａＮ系半導体層の上面から予め定められた深さ位置まで１Ｅ＋１２ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の予め定められたドーズ量でシリコンを注入してよい。

ＩＶ族元素を注入する段階において、シリコンに加えて、ゲルマニウムを注入してよい。

第２領域におけるＩＶ族元素の濃度分布のピーク位置は、第１領域において水素が導入された領域の少なくとも一部よりも上に位置してよい。

ＧａＮ系半導体層を形成する段階は、第２領域を形成する段階と、第２領域を形成する段階の後に第１領域を形成する段階とを有してもよい。第２領域は、第１のＧａＮ系エピタキシャル半導体層上に設けられてよい。第２領域は、ＩＶ族元素を含有する第２のＧａＮ系エピタキシャル半導体層であってよい。第１領域は、第１のＧａＮ系エピタキシャル半導体層中に設けられてよい。第１領域は、ｐ型不純物と水素とを有してよい。

第１領域を形成する段階は、第１のＧａＮ系エピタキシャル半導体層にｐ型不純物を注入する段階と、ｐ型不純物を注入する段階の後に、第１のＧａＮ系エピタキシャル半導体層に水素を導入する段階とを有してよい。

水素を導入する段階においては、ＧａＮ系半導体層に水素をイオン注入してよい。これに代えて、水素を導入する段階においては、アンモニアガスおよび水素ガスの少なくともいずれかを含有するガス雰囲気においてＧａＮ系半導体層を熱処理してもよい。

ＧａＮ系半導体装置の製造方法は、ＧａＮ系半導体層に接してキャップ層を形成する段階をさらに備えてよい。キャップ層を形成する段階は、ＧａＮ系半導体層を形成する段階の後、且つ、高温熱処理段階の前であってよい。

ＧａＮ系半導体層を形成する段階において、ＧａＮ系半導体層を上面視した場合に、水素を有する第１領域よりも広い範囲に、ＩＶ族元素を有する第２領域を形成してよい。

本発明の第２の態様においては、ＧａＮ系半導体装置を提供する。ＧａＮ系半導体装置は、ＧａＮ系半導体層を有してよい。ＧａＮ系半導体層は、ｐ型ウェル領域を備えてよい。ｐ型ウェル領域は、ＧａＮ系半導体層に対するｐ型不純物と水素とを有してよい。ｐ型ウェル領域は、ＧａＮ系半導体層のおもて面側領域の少なくとも一部において、ｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素濃度を含んでよい。

ＧａＮ系半導体装置は、ｎ型ＧａＮ系半導体領域をさらに備えてよい。
ｎ型ＧａＮ系半導体領域は、ｐ型ウェル領域の少なくとも一部よりも上に位置し、かつ、ＩＶ族元素を有してよい。ｐ型ウェル領域は、第３領域を含んでよい。第３領域は、ｎ型ＧａＮ系半導体領域の直下に位置してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態におけるｐｎ接合構造１００の断面を示す。 第１実施形態におけるｐｎ接合構造１００の製造方法の概要を示す。 段階Ｓ５０を説明する図である。 （ａ）から（ｈ）は、第１実施形態におけるｐｎ接合構造１００の製造方法の各段階を示す。 図３の段階Ｓ４０における各元素のドーピング濃度分布の概要を示す。 フェルミエネルギーに対する各不純物の形成エネルギーの概要を示す図である。 第２実施形態における段階Ｓ５０を説明する図である。 図６の段階Ｓ４０における各元素のドーピング濃度分布の概要を示す。 第３実施形態における段階Ｓ５０を説明する図である。 （ａ）から（ｈ）は、第３実施形態におけるｐｎ接合構造１００の製造方法の各段階を示す。 第４実施形態における段階Ｓ５０を説明する図である。 第１から第４実施形態の変形例であるｐｎ接合構造１１０を示す。 第５実施形態における半導体装置４００の上面を示す。 図１２のＢ‐ＢおよびＣ‐Ｃの断面を示す。 第５実施形態における半導体装置４００の製造方法の概要を示す。 段階Ｓ２０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。 段階Ｓ２２におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。 段階Ｓ２４におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。 段階Ｓ３０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。 段階Ｓ３２におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。 段階Ｓ４０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態におけるｐｎ接合構造１００の断面を示す。図１は、ｐｎ接合構造１００のＹ‐Ｚ断面である。本例において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に直交する方向である。Ｘ、Ｙ及びＺ軸は、いわゆる右手系を成す。本例においては、Ｚ軸の正方向（＋Ｚ方向）を「上」と称し、Ｚ軸の負方向（−Ｚ方向）を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。

ｐｎ接合構造１００は、ＧａＮ系半導体におけるｐｎ接合であってよい。ｐｎ接合構造１００は、ＧａＮ系半導体から成るＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のｐ型ベース領域およびｎ型ドリフト領域であってよい。ｎ^＋型のソース領域、ゲート電極、ゲート絶縁膜、ソース電極およびドレイン電極を適宜設けることにより、ｐ型ベース領域およびｎ型ドリフト領域を有するＧａＮ系半導体装置を形成してよい。ＭＯＳＦＥＴの例については、後述する例も参照されたい。

ｐｎ接合構造１００は、ＧａＮ系半導体ダイオードの主要部であってもよい。例えば、ｐ型ウェル領域３０に接するアノード電極と、ｎ^＋型のＧａＮ基板１０に接するカソード電極とを設けることにより、ｐｎ接合構造１００はダイオードとして機能し得る。アノード電極、カソード電極およびｐｎ接合構造１００は、ＧａＮ系半導体装置の一例であってよい。

本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。ｎまたはｐの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

本例において、ＧａＮ系半導体はＧａＮであるが、ＧａＮ系半導体はアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。つまり、ＧａＮ系半導体の組成式は、Ａｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、本例のＧａＮ系半導体の組成式は、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎにおいてｘ＝ｙ＝０としたＧａＮである。

本例のｐｎ接合構造１００は、ｎ^＋型のＧａＮ基板１０と、ＧａＮ層２０とを有する。本例のＧａＮ層２０は、ＧａＮ系半導体層の一例である。本例のＧａＮ層２０は、ｎ⁻型のエピタキシャル層２２と、ｐ型ウェル領域３０とを有する。本例のエピタキシャル層２２は、ＧａＮ系半導体エピタキシャル層の一例である。本例のｐ型ウェル領域３０は、ｎ⁻型のエピタキシャル層２２の一部に設けられ、ｐ型不純物によりカウンタードープされた領域である。ｐ型ウェル領域３０は、ＧａＮ層２０のおもて面１４から所定の深さ位置まで設けられてよい。ｐ型ウェル領域３０は、後述する第１領域３１に対応してよい。

本例においては、ＧａＮ基板１０とエピタキシャル層２２との境界を境界１７とする。また、本例においては、境界１７とは反対側におけるＧａＮ基板１０の面を裏面１２と称し、境界１７とは反対側におけるＧａＮ層２０の面をおもて面１４と称する。なお、本例において、おもて面１４から裏面１２に向かう方向（下方向）を深さ方向と表現する場合がある。本例において深さ方向は、Ｚ軸方向と平行である。おもて面１４および裏面１２は、Ｘ‐Ｙ平面に対して平行であってよい。エピタキシャル層２２およびｐ型ウェル領域３０は、おもて面１４に露出してよい。

図２Ａは、第１実施形態におけるｐｎ接合構造１００の製造方法の概要を示す。本例の製造方法は、ＧａＮ層２０を形成する段階（Ｓ５０）と、キャップ層３５を形成する段階（Ｓ６０）と、高温熱処理段階（Ｓ７０）と、ＧａＮ層２０における第２領域３２を少なくとも部分的に除去する段階（Ｓ８０）と、低温熱処理段階（Ｓ９０）とを備える。なお、本例の第２領域３２は、ＧａＮ層２０においてＩＶ族元素（即ち、１４族元素）がイオン注入された領域である。本例においては、小さい番号から大きい番号の順に各段階が行われる。

図２Ｂは、段階Ｓ５０を説明する図である。段階Ｓ５０は、複数の段階を有する。本例においてＧａＮ層２０を形成する段階（Ｓ５０）は、エピタキシャル層２２を形成する段階（Ｓ１０）と、エピタキシャル層２２にｐ型不純物をイオン注入する段階（Ｓ２０）と、イオン注入によりｐ型不純物がイオン注された領域にＨを導入することにより、第１領域３１を形成する段階（Ｓ３０）と、ＩＶ族元素をイオン注入することにより第２領域３２を形成する段階とを有する。なお、本明細書においては、水素原子を元素記号Ｈにより示す。

図３の（ａ）から（ｈ）は、第１実施形態におけるｐｎ接合構造１００の製造方法の各段階を示す。図３（ａ）は、段階Ｓ１０を示す。本例の段階Ｓ１０では、ＧａＮ基板１０上にエピタキシャル層２２を形成する。エピタキシャル層２２は、有機金属成長法（ＭＯＣＶＤ）等により形成されてよい。エピタキシャル層２２は、各々ＧａＮ系半導体に対するｎ型不純物であるＳｉ（シリコン）、Ｇｅ（ゲルマニウム）及びＯ（酸素）の一種類以上の元素を有してよい。エピタキシャル層２２は、ｎ型不純物として１Ｅ＋１５ｃｍ^−３以上２Ｅ＋１６ｃｍ^−３以下の濃度のｎ型不純物を有してよい。なお、Ｅは１０の冪を表す。１Ｅ＋１５は１０^１５を意味する。本例のエピタキシャル層において、ｎ型不純物は主としてＳｉである。

エピタキシャル層２２の厚さは、耐圧に応じて変えてよいが、例えば５μｍ以上２０μｍ以下である。本例において、エピタキシャル層２２の厚さは、エピタキシャル層２２の上面１５から境界１７までの長さを意味する。本例においては、エピタキシャル層２２の最上面を上面１５とし、ｐｎ接合構造１００における最上面であるおもて面１４と区別する。ただし、エピタキシャル層２２の上面１５とＧａＮ層２０のおもて面１４とは一致してもよい。

図３（ｂ）は、段階Ｓ２０を示す。本例の段階Ｓ２０では、マスク材料層３８の開口３９を介してエピタキシャル層２２にｐ型不純物をイオン注入する。開口３９が設けられる部分以外のマスク材料層３８においては、エピタキシャル層２２にｐ型不純物が注入されない。なお、上面１５に対するイオン注入のダメージを低減するべく、注入領域には相対的に薄い厚さを有し、非注入領域には相対的に厚い厚さを有するスルー膜を用いてもよい。また、マスク材料層３８は段階Ｓ２０の後かつ段階Ｓ３０の前に除去してよい。

ＧａＮ系半導体に対するｐ型不純物は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）及び亜鉛（Ｚｎ）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。本例においては、所定の加速エネルギー（ｋｅＶ）および１Ｅ＋１２ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の予め定められたドーズ量でエピタキシャル層２２にＭｇイオンを注入する。なお、段階Ｓ２０においては、異なる複数の深さ位置にドーピング濃度のピークが設けられるように、Ｍｇを多段注入してよい。

図３（ｃ）は、段階Ｓ３０を示す。本例においては、段階Ｓ２０の後の段階Ｓ３０において、エピタキシャル層２２にＨをイオン注入する。段階Ｓ３０では、ｐ型不純物が注入された深さ範囲に、ｐ型不純物のドーピング濃度と同等またはｐ型不純物のドーピング濃度以上の濃度のＨを注入してよい。なお、ドーピング濃度が同等であるとは、オーダー（即ち、１０の冪の数）が同じであることを意味してよい。本例においては、エピタキシャル層２２中にｐ型不純物とＨとを有する第１領域３１を形成する。本例のｐ型不純物はＭｇである。第１領域３１においては、ＭｇおよびＨの複合体（以降、Ｍｇ‐Ｈ複合体とする。）が形成されてよい。イオン注入によれば、温度および雰囲気ガス等に依存せずに所望の絶対量のＨをエピタキシャル層２２に導入することができる。係る点が、熱処理によりＨを導入する場合に比べて有利である。

本例においては、Ｍｇのドーズ量と同じドーズ量でＨをイオン注入する。ただし、Ｍｇのドーズ量よりも多いドーズ量でＨをイオン注入してもよい。第１領域３１におけるＨ濃度をＭｇ濃度以上とすることにより、Ｈ濃度がＭｇ濃度未満である場合に比べて、より確実にＭｇ‐Ｈ複合体を形成することができる。

後述するように、１１００℃以上１４００℃以下の高温熱処理時にＭｇがアクセプタとなる場合には、付随して窒素空孔が形成される。ただし、後述するように、ＩＶ族元素を有する第２領域３２を設けることにより、第２領域３２の下に位置する第１領域３１において、高温熱処理時にＭｇ‐Ｈ複合体がＭｇとＨとに分解することを抑制する。それゆえ、高温熱処理時においては、第２領域３２の下の第１領域３１におけるＭｇがアクセプタとなることが抑制される。したがって、本例の高温熱処理時においては、Ｍｇ‐Ｈ複合体の分解を抑制する手段を講じない場合に比べて、窒素空孔の形成を低減することができる。なお、他のｐ型不純物も同様にＨとの複合体を形成するので、他のｐ型不純物についても複合体に起因する同様の効果が得られると考えられる。

図３（ｄ）は、段階Ｓ４０を示す。本例においては、段階Ｓ３０の後の段階Ｓ４０において、エピタキシャル層２２中にＩＶ族元素をイオン注入する。これにより、エピタキシャル層２２中にＩＶ族元素を有する第２領域３２を形成する。第２領域３２は、第１領域３１の少なくとも一部よりも上に位置してよい。本例の第２領域３２は、エピタキシャル層２２の上面１５近傍においてＸ‐Ｙ平面の全体に設けられる。本例において、第２領域３２の下端１９は、第１領域３１の下端よりも浅い。第２領域３２は、ＩＶ族元素を可能な限り浅くイオン注入することにより形成してよい。第２領域３２は、イオン注入装置における最低加速電圧に対応する加速エネルギーでＩＶ族元素をイオン注入することにより形成してもよい。本例においては、加速エネルギー３０［ｋｅＶ］および１Ｅ＋１２ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の予め定められたドーズ量で、上面１５の全面にＳｉをイオン注入する。つまり、本例においては、エピタキシャル層２２の上面１５近傍をＳｉによりカウンタードープすることにより第２領域３２を形成する。

本例において、エピタキシャル層２２にイオン注入されるＩＶ族元素はＳｉであるが、他の例においては、Ｓｉに加えて、ゲルマニウム（Ｇｅ）を注入してもよい。Ｇｅの方がＳｉよりも重いので、同じ加速エネルギーであっても、Ｓｉに比べてＧｅの方が深さ方向における飛程を抑制することができる。これにより、ＩＶ族元素の濃度分布のピーク位置を、同じ加速エネルギーでＳｉのみをイオン注入する場合に比べて、上面１５近傍に設けることができる。

なお、ＧａＮ層２０を上面視した場合に、第２領域３２は第１領域３１よりも広い範囲に形成されてよい。つまり、第２領域３２の下端１９よりも下に位置する第１領域３１のＸ‐Ｙ平面の最大範囲は、第２領域３２のＸ‐Ｙ平面の範囲よりも小さくしてよい。ＩＶ族元素が注入された第２領域３２は、Ｍｇ‐Ｈ複合体からＨが抜けることを抑制する機能を有してよい。下記の理由のみに限定されるものではないが、例えば、次のような理由が考えられる。ＧａＮ中において水素は主としてイオン（Ｈ^＋）として存在するので、ＧａＮ中においてドナーであるＩＶ族元素のイオン（Ｓｉ^＋およびＧｅ^＋など）によるクーロン反発力を受ける。それゆえ、第１領域３１中のＨは、第２領域３２に近づくがことが困難となる。つまり、第１領域３１中のＨは、第２領域３２によりＧａＮ層２０中に閉じ込められることとなる。なお、本例では、下端１９の下に位置する第１領域３１よりも狭いＸ‐Ｙ平面の範囲に第２領域３２を設ける場合に比べて、高温熱処理中に下端１９よりも下に位置する第１領域３１からＨが抜けることをより確実に防ぐことができる。

図３（ｅ）は、段階Ｓ６０を示す。本例の段階Ｓ６０では、ＧａＮ層２０に接してキャップ層３５を形成する。本例においては、キャップ層３５を設けることにより、ＧａＮが分解することによりＧａＮ層２０から窒素が放出されて上面１５近傍に窒素空孔が形成されることを低減することができる。それゆえ、後述の高温熱処理において、第１領域３１中におけるＭｇ‐Ｈ複合体の分解の抑制と、上面１５近傍におけるＧａＮの分解の抑制との相乗効果により、窒素空孔の形成をより効果的に低減することができる。キャップ層３５は、高耐熱性（高温でも分解しにくい性質）、上面１５との良好な密着性、キャップ層からＧａＮ層２０へ不純物拡散が拡散しにくいこと、及び、ＧａＮ層２０に対して選択的に除去可能であることのうち、１つ以上の条件を満たしてよい。本例においては、全ての条件を満たす窒化アルミニウム（ＡｌＮ）層をキャップ層３５として用いる。本例においては、ＧａＮ基板１０、ＧａＮ層２０およびキャップ層３５の積層体を第１積層体５０と称する。

図３（ｆ）は、段階Ｓ７０を示す。本例の段階Ｓ７０では、アニール炉２００において第１積層体５０を高温熱処理する。本例においては、１１００℃以上１４００℃以下の所定の温度で熱処理することを高温熱処理と称する。段階Ｓ７０では、ＧａＮ層２０を高温で熱処理することにより、イオン注入により生じたＧａＮ層２０中の欠陥を回復することができる。高温熱処理後に、キャップ層３５をＧａＮ層２０に対して選択的に除去してよい。例えば、水酸化カリウム水溶液（ＫＯＨａｑ）を用いてウェットエッチングすることにより、キャップ層３５を選択的に除去する。

図３（ｇ）は、段階Ｓ８０を示す。本例の段階Ｓ８０では、キャップ層３５を完全に除去し、かつ、第２領域３２を少なくとも部分的に除去する。本例において、第２領域３２を少なくとも部分的に除去するとは、注入したＩＶ族元素の濃度（ＳｉおよびＧｅの両方が注入された場合には、両元素の合計の濃度）が、１Ｅ＋１８ｃｍ^−３以上１Ｅ＋２０ｃｍ^−３以下であるエピタキシャル層２２の部分をエッチングまたは研磨により除去することを意味する。なお、エピタキシャル層２２において、ＩＶ族元素の濃度が、１Ｅ＋１８ｃｍ^−３未満である濃度分布のテール部分は除去しなくてよい。本例においては、段階Ｓ８０後におけるＧａＮ基板１０およびＧａＮ層２０の積層体を、第２積層体５２と称する。

図３（ｈ）は、段階Ｓ９０を示す。本例の段階Ｓ９０は、低温熱処理段階である。本例の段階Ｓ９０では、窒素（Ｎ_２）ガス、酸素（Ｏ_２）ガスまたはこれらの混合ガスの雰囲気において、高温熱処理段階Ｓ７０における熱処理温度よりも低い温度で第２積層体５２を熱処理する。これにより、ＧａＮ層２０を低温熱処理する。本例においては、６００℃以上１０００℃以下の所定の温度で熱処理することを低温熱処理と称する。本例においては、上面１５上に接するキャップ層３５を設けることなく、ＧａＮ層２０を低温熱処理する。段階Ｓ９０においては、上面１５近傍の窒素空孔が形成されることなく、第１領域３１におけるＭｇ‐Ｈ複合体のＨが第１領域３１から外部へ排出される。ＧａＮ層２０の第１領域３１におけるＨ濃度を低減することにより、第１領域３１におけるｐ型不純物をアクセプタとして機能させることができる。これにより、図１に示したｐ型ウェル領域３０を有するｐｎ接合構造１００を得ることができる。なお、酸素（Ｏ）と水素（Ｈ）とは結合しやすいので、雰囲気ガスが酸素（Ｏ_２）ガスのみである場合、低温熱処理の熱処理温度は、上記温度範囲より５０℃程度低くてもよい。すなわち、この場合、低温熱処理の熱処理温度を５５０℃以上１０００℃以下としてもよい。

図４は、図３の段階Ｓ４０における各元素のドーピング濃度分布の概要を示す。図４の左側には、段階Ｓ４０におけるＧａＮ層２０の上面１５の近傍を示す。図４の右側の横軸はＡ‐Ａラインにおけるドーピング濃度［ｃｍ^−３］を示す。また、図４の右側の縦軸は、上面１５の位置をゼロとしたＧａＮ層２０における深さ［μｍ］を示す。

本例においては、第２領域３２の上面１５から下端１９までにおけるＳｉの濃度が１Ｅ＋１８ｃｍ^−３以上１Ｅ＋２０ｃｍ^−３以下となるよう、Ｓｉがイオン注入される。下端１９の深さ位置は、上面１５から０．２μｍ以上０．３μｍ以下であってよい。上面１５から第１領域３１の下端までの長さは、０．５μｍ以上１．０μｍ以下であってよい。上面１５から第１領域３１の下端までにおける第１領域３１中のＭｇおよびＨの濃度は、各々１Ｅ＋１８ｃｍ^−３以上１Ｅ＋２０ｃｍ^−３以下であってよい。なお、破線で示すように、Ｈの濃度は、第２領域３２の深さ方向の全体においてＭｇ濃度よりも高くてもよい。

第２領域３２において、ＩＶ族元素の濃度分布のピーク位置３７は、Ｈが導入された第１領域３１の少なくとも一部よりも上に位置してよい。本例においてＩＶ族元素のピーク位置３７は、第２領域３２の上面１５と下端１９との間に位置する。これにより、第２領域３２は、少なくとも下端１９よりも下に位置する第１領域３１においてＭｇ‐Ｈ複合体からＨが抜けることを抑制することができる。

第１領域３１は、第２領域３２の下端１９よりも下に位置する領域において、ｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素濃度を含んでよい。本例においては、第１領域３１におけるＭｇのドーピング濃度が１Ｅ＋１８ｃｍ^−３以上１Ｅ＋２０ｃｍ^−３以下の範囲であるので、第１領域３１は、ＩＶ族元素濃度が１Ｅ＋１７ｃｍ^−３以上１Ｅ＋１９ｃｍ^−３以下となる部分を含んでよい。当該部分は、ＩＶ族元素の濃度分布のテール部分であってよい。なお、第１領域３１は、ｐ型不純物のドーピング濃度の１／１０００以上１／１００以下のＩＶ族元素濃度を有してもよい。上述のように、本例においては、段階Ｓ８０において第２領域３２が除去されるので、第２領域３２の下端１９がおもて面１４に対応してよい。それゆえ、第１領域３１においてｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素が含まれる部分は、ＧａＮ層２０のおもて面側領域１８の一部であってよい。

図５は、フェルミエネルギーに対する各不純物の形成エネルギーの概要を示す図である。横軸は、ＧａＮ半導体のエネルギーギャップにおけるフェルミエネルギー（Ｅ_Ｆ）［ｅＶ］を示す。Ｅ_Ｆが小さいほど、Ｅ_Ｆは価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）に近いことを意味する。Ｅ_Ｆ＝０の場合、Ｅ_Ｆは価電子帯の最上部に一致する。縦軸は、各不純物を形成するのに必要な形成エネルギー（ｆｏｒｍａｔｉｏｎ ｅｎｅｒｇｙ）［ｅＶ］を示す。

「Ｊａｃｑｕｅｓ Ｉ． Ｐａｎｋｏｖｅ ａｎｄ Ｔｈｅｏｄｏｒｅ Ｄ． Ｍｏｕｓｔａｋａｓ， Ｇａｌｌｉｕｍ‐Ｎｉｔｒｉｄ （ＧａＮ） ＩＩ， １^ｓｔ Ｅｄｉｔｉｏｎ， Ｖｏｌｕｍｅ ５７， Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ， １６^ｔｈ Ｏｃｔｏｂｅｒ， １９９８，ｐ．１７３−１７４」からわかるように、本例の図５は、不純物であるＭｇ、Ｖ_Ｎ ^＋、Ｈ^＋、および、Ｍｇ‐Ｈ複合体（ｃｏｍｐｌ．）の各々について、Ｅ_Ｆおよび形成エネルギーの概要を示す。なお、図５において、ＭｇはＧａサイトに位置するＭｇを示し、Ｖ_Ｎ ^＋はドナーとして機能し得る窒素空孔を示し、Ｈ^＋はドナーとして機能し得る格子間水素を示し、Ｍｇ‐Ｈ複合体はＧａサイトに位置するＭｇと格子間水素との複合体を示す。なお、本明細書においては、図５においてのみ、窒素空孔をＶ_Ｎ ^＋と示し、格子間水素をＨ^＋と示す。ただし、本明細書においては、ＧａＮ半導体におけるＶ_ＮおよびＨの各々は、主としてＶ_Ｎ ^＋およびＨ^＋であるとみなしてよい。

所定のＥ_Ｆにおいて、形成エネルギーが相対的に高い不純物は、相対的に不安定であるので存在し難い。これに対して、所定のＥ_Ｆにおいて、形成エネルギーが相対的に低い不純物は、相対的に安定であるので存在し易い。例えば、Ｅ_Ｆ１においては、Ｖ_Ｎ ^＋に比べてＭｇが存在し易い。また、Ｅ_Ｆ１よりも小さいＥ_Ｆ２においては、Ｍｇに比べてＶ_Ｎ ^＋が存在し易い。なお、任意のＥ_Ｆにおいて、Ｈ^＋はＶ_Ｎ ^＋よりも存在し易い。

一般に、ｐ型キャリアの数がｎ型キャリアに比べて多いほどＥ_Ｆは小さくなり、これによりｐ型特性が強くなる。ただし、ｐ型キャリアであるＭｇを活性化することを目的としてＧａＮ半導体を熱処理すると（例えば、Ｅ_ＦをＥ_Ｆ２に設定しようとすると）、Ｍｇに比べてＶ_Ｎ ^＋が存在し易くなる。Ｅ_Ｆ２においては、多数のＭｇが形成されるが、Ｍｇに比べてＶ_Ｎ ^＋の方が存在し易いので、Ｖ_Ｎ ^＋によりＭｇは補償されることとなる。なお、図５においてはＭｇおよびＶ_Ｎ ^＋を個別に分離した場合のＥ_Ｆを示すと考えてよい。ただし、現実のＧａＮ半導体においては、ＭｇがＶ_Ｎ ^＋により補償された状態におけるＥ_Ｆが反映される。より具体的には、通常は、熱処理によりＭｇを活性化しようとしても、ＭｇがＶ_Ｎ ^＋により補償されるので、Ｅ_ＦをＥ_Ｆ２に設定することは難しい。

これに対して、Ｅ_Ｆ２において、Ｍｇ‐Ｈ複合体はＶ_Ｎ ^＋よりも存在し易い。本例においては上述のように、ＩＶ族元素を有する第２領域３２により、Ｍｇ‐Ｈ複合体がＭｇとＨとに分離することを抑制することができる。また、本例においては、第１領域３１にＭｇ‐Ｈ複合体が存在する状態において、第１領域３１を高温熱処理する（段階Ｓ７０）。それゆえ、ＭｇがＭｇ‐Ｈ複合体ではない場合に比べて、Ｖ_Ｎ ^＋の形成を低減することができる。

図６は、第２実施形態における段階Ｓ５０を説明する図である。本例においては、段階Ｓ３０が第１実施形態と異なる。それゆえ、重複する説明は省略し、段階Ｓ３０のみ説明する。本例の段階Ｓ３０においては、Ｍｇがイオン注入されたＧａＮ層２０を、アンモニアガス（ＮＨ_３ ｇａｓ）および水素ガス（Ｈ_２ ｇａｓ）の少なくともいずれかを含有する水素含有ガス雰囲気において、７００℃以上１０００℃以下の所定の温度で、熱処理する。これにより、Ｍｇ‐Ｈ複合体を有する第１領域３１を形成することができる。

図７は、図６の段階Ｓ４０における各元素のドーピング濃度分布の概要を示す。図７の左側および右側は、図４の説明と同じである。本例の第１領域３１および第２領域３２は、基本的に図４の説明と同じである。本例においても、第１領域３１中のＨ濃度は、第１領域３１中のＭｇ濃度以上であってよい。ただし、熱処理によりＧａＮ層２０にＨを導入する本例においては、Ｈ濃度は上面１５における濃度が最大であり、深さ方向に進むにつれて減少する。なお、破線で示すように、Ｈの濃度は、第２領域３２の深さ方向の全体においてＭｇ濃度より高くてもよい。

図８は、第３実施形態における段階Ｓ５０を説明する図である。本例においては、ＧａＮ層２０を形成する段階（Ｓ５０）が、第１および第２実施形態と異なる。より具体的には、イオン注入ではなくエピタキシャル成長により第２領域３２を形成する点が異なる。

本例の段階Ｓ５０は、エピタキシャル層２２を形成する段階（Ｓ１０）と、ＩＶ族元素を含有するエピタキシャル層２４を形成する段階と（Ｓ１２）、エピタキシャル層２２にｐ型不純物をイオン注入する段階（Ｓ２０）と、エピタキシャル層２２にＨを導入する段階（Ｓ３０）とを有する。本例において、第２領域３２は、エピタキシャル層２４である。図８においては第２領域３２を明示しないが、エピタキシャル層２４は、第２領域３２に対応するとしてよい。

本例においては、段階Ｓ２０およびＳ３０を経て、エピタキシャル層２２中にｐ型不純物とＨとを有する第１領域３１を形成する。なお、エピタキシャル層２２は第１のＧａＮ系エピタキシャル半導体層の一例であり、エピタキシャル層２４は第２のＧａＮ系エピタキシャル半導体層の一例である。このように、本例のＧａＮ層２０は、エピタキシャル層２２および２４を有する。

図９の（ａ）から（ｈ）は、第３実施形態におけるｐｎ接合構造１００の製造方法の各段階を示す。重複する説明を避けることを目的として、段階Ｓ１２、Ｓ２０、Ｓ４０およびＳ８０についてのみ説明する。図９（ａ）の段階Ｓ１０、図９（ｅ）の段階Ｓ６０から図９（ｆ）の段階Ｓ７０、および、図９（ｈ）の段階Ｓ９０は、それぞれ、図３（ａ）の段階Ｓ１０、図３（ｅ）の段階Ｓ６０から図３（ｆ）の段階Ｓ７０、および、図３（ｈ）の段階Ｓ９０と同じであってよい。

図９（ｂ）は、段階Ｓ１２を示す。本例の段階Ｓ１２においては、有機金属成長法（ＭＯＣＶＤ）等により、エピタキシャル層２２上にエピタキシャル層２４を形成する。なお、図９（ｂ）から（ｇ）においては、エピタキシャル層２４を示すが、本例のエピタキシャル層２４は第２領域３２と読み替えてよい。エピタキシャル層２４のＺ軸方向の厚さは、０．２μｍ以上０．３μｍ以下であってよい。また、エピタキシャル層２４におけるＩＶ族元素の濃度は、１Ｅ＋１８ｃｍ^−３以上１Ｅ＋２０ｃｍ^−３以下であってよい。なお、本例においては、エピタキシャル層２４の最上面を上面１６とする。

図９（ｃ）は、段階Ｓ２０を示す。本例の段階Ｓ２０では、マスク材料層３８の開口３９およびエピタキシャル層２４を介して、エピタキシャル層２２中にｐ型不純物をイオン注入する。なお、図３（ｂ）の説明で述べたスルー膜を用いてもよい。また、マスク材料層３８は段階Ｓ２０の後かつ段階Ｓ３０の前に除去してよい。

図９（ｄ）は、段階Ｓ４０を示す。本例の段階Ｓ４０では、エピタキシャル層２４の上面１６からＨをイオン注入する。これにより、エピタキシャル層２２中にｐ型不純物とＨとを有する第１領域３１を形成する。上述のように、第１領域３１は、Ｍｇ‐Ｈ複合体を有してよい。エピタキシャル層２２には、エピタキシャル層２４中のＩＶ族元素がノック・オンされてもよい。なお、イオン注入によれば、温度および雰囲気ガス等に依存せずに所望の絶対量のＨをエピタキシャル層２２に導入することができる。係る点が、熱処理によりＨを導入する場合に比べて有利である。

エピタキシャル層２４において、ＩＶ族元素の濃度分布はピーク位置を有さなくてよい。本例のエピタキシャル層２４において、ＩＶ族元素の濃度分布は深さ方向において略一定である。また、本例の第１領域３１は、上面１５の下に位置する領域において、ｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素濃度を含む。段階Ｓ８０においてエピタキシャル層２４（即ち、第２領域３２）は除去されるので、第１領域３１においてｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素が含まれる部分は、ＧａＮ層２０のおもて面側領域１８の一部であってよい。

図９（ｇ）は、段階Ｓ８０を示す。本例の段階Ｓ８０では、キャップ層３５およびエピタキシャル層２４（即ち、第２領域３２）を完全に除去する。本例において、第２領域３２を完全に除去するとは、段階Ｓ１２においてエピタキシャル形成した第２領域をエッチングまたは研磨によりエピタキシャル層２２上に位置するエピタキシャル層２４を除去することを意味する。

図１０は、第４実施形態における段階Ｓ５０を説明する図である。本例においては、段階Ｓ３０が第３実施形態と異なる。それゆえ、重複する説明は省略し、段階Ｓ３０のみ説明する。本例の段階Ｓ３０においては、Ｍｇがイオン注入されたＧａＮ層２０を、アンモニアガスおよびＨガスの少なくともいずれかを含有するガス雰囲気において、７００℃以上１０００℃以下の所定の温度で、熱処理する。これにより、Ｍｇ‐Ｈ複合体を有する第１領域３１を形成することができる。

図１１は、第１から第４実施形態の変形例であるｐｎ接合構造１１０を示す。本例においても、ｐ型ウェル領域３０が露出する面が、ＧａＮ層２０のおもて面１４であるとする。本例のＧａＮ層２０は、おもて面１４上に位置するｎ型領域３４を有する。係る点が、第１から第４実施形態と異なる。なお、ｎ型領域３４は、ｎ型ＧａＮ系半導体領域の一例である。

本例のｎ型領域３４は、ｐ型ウェル領域３０の少なくとも一部よりも上に位置する。本例のｎ型領域３４は、Ｚ軸方向においてｐ型ウェル領域３０と部分的に重なる。なお、本例のｐ型ウェル領域３０は、第１から第４実施形態における第１領域３１に対応する。ｎ型領域３４は、ＩＶ族元素を有してよい。本例のｎ型領域３４は、第１から第４実施形態における第２領域３２の一部分である。つまり、ｎ型領域３４は、第２領域３２を選択的に除去することにより形成されてよい。

ｐ型ウェル領域３０は、ｎ型領域３４の直下に位置する第３領域３３を含んでよい。第３領域３３はおもて面側領域１８と一部重なるので、見易さを考慮して第３領域３３には斜線を付して示す。第３領域３３上にはＩＶ族元素を有するｎ型領域３４が設けられているので、第３領域３３のｐ型キャリア濃度は、第３領域３３以外のｐ型ウェル領域３０のｐ型キャリア濃度よりも低くてよい。例えば、第３領域３３はｉ型またはｐ⁻型であり、第３領域３３以外のｐ型ウェル領域３０はｐ型である。本例においては、ｐｎ接合構造１１０に逆バイアスを印加した場合に生じる空乏層が、第１から第４実施形態の例に比べてＸ‐Ｙ平面方向に広がり易いので、逆バイアス耐圧を向上させることができる。

図１２は、第５実施形態における半導体装置４００の上面を示す。本例の半導体装置４００は、活性領域３００と、エッジ終端領域３１０とを有する。活性領域３００は、ゲート・オン信号が与えられた場合に、電流が流れる領域であってよい。本例の活性領域３００は、縦型ＭＯＳＦＥＴを有する領域である。

エッジ終端領域３１０は、活性領域３００のＸ‐Ｙ平面方向における周囲を囲んでよい。エッジ終端領域３１０は、ＧａＮ層２０のおもて面１４側の電界集中を緩和する機能を有してよい。エッジ終端領域３１０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。エッジ終端領域３１０は、それが設けられない場合に比べて、半導体装置４００の耐圧を向上させることができる。

図１３は、図１２のＢ‐ＢおよびＣ‐Ｃの断面を示す。Ｂ‐Ｂ断面は、活性領域３００の一部のＹ‐Ｚ断面である。Ｂ‐Ｂ断面に示す様に、本例の活性領域３００は、二重拡散ＭＯＳ（ＤＭＯＳ：Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する縦型ＭＯＳＦＥＴ１２０を含む。本例の活性領域３００は、ＧａＮ基板１０、ＧａＮ層２０、ゲート絶縁膜６６、ゲート電極６８、ソース電極７０およびドレイン電極７２を有する。また、本例のＧａＮ層２０は、ドリフト領域として機能するｎ⁻型のエピタキシャル層２２、ベース領域として機能するｐ型ウェル領域３０、ｎ^＋型のソース領域６２、および、ｐ^＋型のコンタクト領域６４を有する。

本例において、ｐ型ウェル領域３０は、上述の第１領域３１に対応してよい。本例のｐ型ウェル領域３０は、チャネル形成領域６０を含む。チャネル形成領域６０は、ゲート電極６８に所定の正電圧が印加された場合（ゲート・オン時）に、電荷反転層が形成される領域である。本例のチャネル形成領域６０は、ゲート電極６８およびゲート絶縁膜６６の直下に位置するｐ型ウェル領域３０の一部である。チャネル形成領域６０は、少なくともＹ軸方向において、ソース領域６２とおもて面１４に露出するエピタキシャル層２２の上部領域との間に位置してよい。

ソース領域６２は、電子電流にとって低抵抗な経路を提供する機能を有してよい。ソース領域６２の一部は、おもて面１４においてソース電極４０に接してよい。コンタクト領域６４は、ＧａＮ層２０のおもて面１４とソース電極７０との接触抵抗を低減する機能、及び、ゲート・オフ時の正孔引き抜き経路を提供する機能を有してよい。

ゲート電極６８は、ゲート絶縁膜６６上に設けられてよい。ゲート電極６８は、アルミニウム（Ａｌ）で形成されてよく、不純物をドープしたポリシリコンで形成されてもよい。ソース電極４０は、おもて面１４上に設けられてよい。本例のソース電極４０は、ソース領域６２の一部と、チャネル形成領域６０とは異なるｐ型ウェル領域３０の一部とに接する。ソース電極４０は、おもて面１４と接触しバリアメタル層として機能するチタン（Ｔｉ）層と、Ｔｉ層に接触するＡｌ層とを有してよい。

ソース電極７０は、層間絶縁膜によりゲート電極６８と電気的に分離されてよい。一例において、ソース電極７０は、ゲート電極６８上に設けられた層間絶縁膜上にも設けられてよい。ドレイン電極７２は、裏面１２に接して裏面１２の下に設けられてよい。ドレイン電極７２もソース電極７０と同じ材料で構成されてよい。

図１３においては、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子を介してゲート電極６８に閾値電圧以上の電位が与えられると、チャネル形成領域６０に電荷反転層が形成される。例えば、ドレイン電極７２が所定の高電位であり、かつ、ソース電極７０が接地電位である場合に、チャネル形成領域６０に電荷反転層が形成されると、ドレイン端子からソース端子へ電流が流れる。また、例えば、ゲート電極６８に閾値電圧よりも低い電位が与えられると電荷反転層が消滅し、電流が遮断される。これにより、半導体装置４００は、ソース端子及びドレイン端子間における電流を制御することができる。

Ｃ‐Ｃ断面は、エッジ終端領域３１０の一部のＹ‐Ｚ断面である。本例のエッジ終端領域３１０は、ＧａＮ基板１０、ＧａＮ層２０、電極７４、絶縁膜６７およびドレイン電極７２を有する。エッジ終端領域３１０のドレイン電極７２は、活性領域３００のドレイン電極に連続する同一層であってよい。

エッジ終端領域３１０のＧａＮ層２０は、各々おもて面１４に露出する、ｐ^＋型領域８０およびｐ型領域８２を有する。ｐ^＋型領域８０は、ガードリング構造として機能してよい。なお、エッジ終端領域３１０は、Ｙ軸方向において互いに離間した複数のｐ^＋型領域８０を有してもよい。ｐ^＋型領域８０と同様に、電極７４も、活性領域３００をＸ‐Ｙ平面において囲むようにリング状に設けられてよい。１つのリング状の電極７４が、１つのリング状のｐ^＋型領域８０上に直接接して設けられてよい。電極７４は、接地電位を有してよい。

ｐ型領域８２は、ｐ^＋型領域８０の外側に位置し、ｐ^＋型領域８０に接してよい。ｐ型領域８２は、ＧａＮ層２０のＹ軸方向の側面端部から所定の長さだけ離間してよい。ｐ型領域８２は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造として機能してよい。ｐ型領域８２のｐ型キャリア濃度は、ｐ^＋型領域８０のｐ型キャリア濃度よりも低いので、ゲート・オフ時の空乏層はより外側へ広がり易くなる。それゆえ、ｐ型領域８２を設けない場合に比べて半導体装置４００の耐圧を向上させることができる。絶縁膜６７は、エッジ終端領域３１０においておもて面１４に露出するＧａＮ層２０を被覆してよい。これにより、おもて面１４から不純物が入り込むことを防ぐことができる。絶縁膜６７は、ＳｉＯ_２膜であってよい。

図１４は、第５実施形態における半導体装置４００の製造方法の概要を示す。本例においては、上述の実施形態よりも複雑な構造を有することに起因して、主に、段階Ｓ２０から段階Ｓ３２および段階Ｓ１００が上述の実施形態と異なる。それゆえ、重複する説明を省略し、段階Ｓ２０から段階Ｓ３２および段階Ｓ１００を主として説明する。なお、本例においては、第１実施形態と同様に、ＩＶ族元素をイオン注入し、かつ、Ｈをイオン注入するが、第２から第４の実施形態の手法を適用してよいのは勿論である。図１４における段階Ｓ１０から段階Ｓ４０は、ＧａＮ層２０を形成する段階に対応する。

図１５Ａから図１５Ｆは、半導体装置４００の製造方法の各段階を示す。図１５Ａは、段階Ｓ２０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。本例の段階Ｓ２０では、ｐ型ウェル領域３０およびｐ型領域８２を形成するべく、マスク材料層３８‐１の開口３９‐１、３９‐２および３９‐３を介してエピタキシャル層２２にｐ型不純物をイオン注入する。開口３９‐１、３９‐２および３９‐３は、ｐ型ウェル領域３０およびｐ型領域８２のＸ‐Ｙ平面の範囲に対応してよい。

図１５Ｂは、段階Ｓ２２におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。段階Ｓ２２では、活性領域３００のコンタクト領域６４を形成するべく、マスク材料層３８‐２の開口３９‐４および３９‐５を介してエピタキシャル層２２にｐ型不純物をイオン注入する。なお、マスク材料層３８‐２は、マスク材料層３８‐１とは異なるパターンの開口３９を有してよい。開口３９‐４および３９‐５は、コンタクト領域６４のＸ‐Ｙ平面の範囲に対応してよい。ｐ型ウェル領域３０よりも浅い範囲にコンタクト領域６４を設けるべく、イオン注入における加速エネルギーが調節されてよい。

図１５Ｃは、段階Ｓ２４におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。段階Ｓ２４では、エッジ終端領域３１０のｐ^＋型領域８０を形成するべく、マスク材料層３８‐３の開口３９‐６を介してエピタキシャル層２２にｐ型不純物をイオン注入する。なお、マスク材料層３８‐３は、マスク材料層３８‐１および３８‐２とは異なるパターンの開口３９を有してよい。開口３９‐６は、ｐ^＋型領域８０のＸ‐Ｙ平面の範囲に対応してよい。ｐ型ウェル領域３０と同じ深さ範囲にｐ^＋型領域８０を設けるべく、イオン注入における加速エネルギーが調節されてよい。なお、段階Ｓ２２と段階Ｓ２４との順番を入れ替えてもよい。

図１５Ｄは、段階Ｓ３０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。段階Ｓ３０では、エピタキシャル層２２中にｐ型不純物とＨとを有する第１領域３１を形成するべく、マスク材料層３８を設けずに、エピタキシャル層２２の上面１５の全体にＨをイオン注入する。ｐ型ウェル領域３０、ｐ^＋型領域８０およびｐ型領域８２と同じ深さ範囲にＨを注入するべく、イオン注入における加速エネルギーが調節されてよい。これにより、ｐ型ウェル領域３０、コンタクト領域６４、ｐ^＋型領域８０およびｐ型領域８２に対応する各領域にＭｇ‐Ｈ複合体が形成されてよい。

図１５Ｅは、段階Ｓ３２におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。段階Ｓ３２では、活性領域３００のソース領域６２を形成するべく、マスク材料層３８‐４の開口３９‐７および３９‐８を介してエピタキシャル層２２にｎ型不純物をイオン注入する。ｎ型不純物として、ＳｉおよびＯのいずれか一種類以上の元素を用いてよい。なお、マスク材料層３８‐４は、マスク材料層３８‐１から３８‐３とは異なるパターンの開口３９を有してよい。開口３９‐１０および３９‐１１は、ソース領域６２のＸ‐Ｙ平面の範囲に対応してよい。コンタクト領域６４と同じ深さ範囲にソース領域を設けるべく、イオン注入における加速エネルギーが調節されてよい。

図１５Ｆは、段階Ｓ４０におけるＢ‐Ｂ断面およびＣ‐Ｃ断面を示す。段階Ｓ４０では、おもて面１４の全体からエピタキシャル層２２中にＩＶ族元素をイオン注入する。これにより、ＩＶ族元素を有する第２領域３２を形成する。第２領域３２は、第１領域３１の少なくとも一部よりも上に位置してよい。コンタクト領域６４よりも浅い深さ範囲に第２領域３２を設けるべく、イオン注入における加速エネルギーが調節されてよい。

段階Ｓ４０に後続する、キャップ層３５を形成する段階Ｓ６０、高温熱処理段階Ｓ７０、第２領域３２を少なくとも部分的に除去する段階Ｓ８０、および、低温熱処理段階Ｓ９０については、重複するので説明を省略する。段階Ｓ１００では、ゲート絶縁膜６６および絶縁膜６７を堆積およびパターニングにより形成してよい。その後、スパッタリングおよびパターニングにより、ゲート電極６８、ソース電極７０および電極７４を形成し、次いで、同様の手法によりドレイン電極を形成してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・ＧａＮ基板、１２・・裏面、１４・・おもて面、１５・・上面、１６・・上面、１７・・境界、１８・・おもて面側領域、１９・・下端、２０・・ＧａＮ層、２２・・エピタキシャル層、２４・・エピタキシャル層、３０・・ｐ型ウェル領域、３１・・第１領域、３２・・第２領域、３３・・第３領域、３４・・ｎ型領域、３５・・キャップ層、３７・・ピーク位置、３８・・マスク材料層、３９・・開口、５０・・第１積層体、５２・・第２積層体、６０・・チャネル形成領域、６２・・ソース領域、６４・・コンタクト領域、６６・・ゲート絶縁膜、６７・・絶縁膜、６８・・ゲート電極、７０・・ソース電極、７２・・ドレイン電極、７４・・電極、８０・・ｐ^＋型領域、８２・・ｐ型領域、１００・・ｐｎ接合構造、１１０・・ｐｎ接合構造、１２０・・縦型ＭＯＳＦＥＴ、２００・・アニール炉、３００・・活性領域、３１０・・エッジ終端領域、４００・・半導体装置

Claims (14)

1. ＧａＮ系半導体層を有するＧａＮ系半導体装置の製造方法であって、
   前記ＧａＮ系半導体層に対するｐ型不純物と水素とを有する第１領域と、前記第１領域の少なくとも一部よりも上に位置し、かつ、ＩＶ族元素を有する第２領域とを有する前記ＧａＮ系半導体層を形成する段階と、
   前記ＧａＮ系半導体層を熱処理する高温熱処理段階と、
   前記ＧａＮ系半導体層における前記第２領域を少なくとも部分的に除去する段階と、
   前記ＧａＮ系半導体層における水素濃度を低減するべく、前記高温熱処理段階における熱処理温度よりも低い温度で前記ＧａＮ系半導体層を熱処理する低温熱処理段階と
   を備える、ＧａＮ系半導体装置の製造方法。
2. 前記ＧａＮ系半導体層を形成する段階は、
   ＧａＮ系エピタキシャル半導体層中に設けられ、前記ｐ型不純物と前記水素とを有する前記第１領域を形成する段階と
   前記第１領域を形成する段階の後に、前記ＧａＮ系エピタキシャル半導体層中に設けられ、前記ＩＶ族元素を有する前記第２領域を形成する段階と
   を有する
   請求項１に記載のＧａＮ系半導体装置の製造方法。
3. 前記第１領域を形成する段階は、
   ＧａＮ系エピタキシャル半導体層に前記ｐ型不純物を注入する段階と、
   前記ｐ型不純物を注入する段階の後に、前記ＧａＮ系エピタキシャル半導体層に水素を導入する段階と
   を有し、
   前記第２領域を形成する段階は、前記ＧａＮ系エピタキシャル半導体層に前記ＩＶ族元素を注入する段階を有する
   請求項１または２に記載のＧａＮ系半導体装置の製造方法。
4. 前記ＩＶ族元素を注入する段階において、前記ＧａＮ系半導体層の上面から予め定められた深さ位置まで１Ｅ＋１２ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の予め定められたドーズ量でシリコンを注入する
   請求項３に記載のＧａＮ系半導体装置の製造方法。
5. 前記ＩＶ族元素を注入する段階において、シリコンに加えて、ゲルマニウムを注入する
   請求項３または４に記載のＧａＮ系半導体装置の製造方法。
6. 前記第２領域における前記ＩＶ族元素の濃度分布のピーク位置は、前記第１領域において水素が導入された領域の少なくとも一部よりも上に位置する
   請求項３から５のいずれか一項に記載のＧａＮ系半導体装置の製造方法。
7. 前記ＧａＮ系半導体層を形成する段階は、
   第１のＧａＮ系エピタキシャル半導体層上に、前記ＩＶ族元素を含有する第２のＧａＮ系エピタキシャル半導体層である前記第２領域を形成する段階と、
   前記第２領域を形成する段階の後に、前記第１のＧａＮ系エピタキシャル半導体層中に設けられ、前記ｐ型不純物と前記水素とを有する前記第１領域を形成する段階と
   を有する
   請求項１に記載のＧａＮ系半導体装置の製造方法。
8. 前記第１領域を形成する段階は、
   前記第１のＧａＮ系エピタキシャル半導体層に前記ｐ型不純物を注入する段階と、
   前記ｐ型不純物を注入する段階の後に、前記第１のＧａＮ系エピタキシャル半導体層に水素を導入する段階と
   を有する
   請求項７に記載のＧａＮ系半導体装置の製造方法。
9. 前記水素を導入する段階においては、前記ＧａＮ系半導体層に水素をイオン注入する
   請求項３または８に記載のＧａＮ系半導体装置の製造方法。
10. 前記水素を導入する段階においては、アンモニアガスおよび水素ガスの少なくともいずれかを含有するガス雰囲気において前記ＧａＮ系半導体層を熱処理する
    請求項３または８に記載のＧａＮ系半導体装置の製造方法。
11. 前記ＧａＮ系半導体層を形成する段階の後、且つ、前記高温熱処理段階の前に、
    前記ＧａＮ系半導体層に接してキャップ層を形成する段階をさらに備える
    請求項１から１０のいずれか一項に記載のＧａＮ系半導体装置の製造方法。
12. 前記ＧａＮ系半導体層を形成する段階において、前記ＧａＮ系半導体層を上面視した場合に、前記水素を有する前記第１領域よりも広い範囲に、前記ＩＶ族元素を有する前記第２領域を形成する
    請求項１から１１のいずれか一項に記載のＧａＮ系半導体装置の製造方法。
13. ＧａＮ系半導体層を有するＧａＮ系半導体装置であって、
    前記ＧａＮ系半導体層は、
    前記ＧａＮ系半導体層に対するｐ型不純物と水素とを有するｐ型ウェル領域を備え、
    前記ｐ型ウェル領域は、前記ＧａＮ系半導体層のおもて面側領域の少なくとも一部において、前記ｐ型不純物のドーピング濃度の１０分の１以下のＩＶ族元素濃度を含む
    ＧａＮ系半導体装置。
14. 前記ｐ型ウェル領域の少なくとも一部よりも上に位置し、かつ、ＩＶ族元素を有する、ｎ型ＧａＮ系半導体領域をさらに備え、
    前記ｐ型ウェル領域は、前記ｎ型ＧａＮ系半導体領域の直下に位置する第３領域を含む
    請求項１３に記載のＧａＮ系半導体装置。