JP2021150336A - 窒化物半導体装置の製造方法及び窒化物半導体装置 - Google Patents

Abstract

【課題】ｎ型不純物の活性化率を向上できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供する。【解決手段】窒化物半導体装置の製造方法は、第１面と、第１面の反対側に位置する第２面とを有する窒化ガリウム系半導体層を用意し、第１面側から窒化ガリウム系半導体層にｎ型不純物をイオン注入してｎ型領域のドナー濃度を調整する工程、を備える。ｎ型領域におけるｎ型不純物の活性率が予め設定した値となるときの、窒化ガリウム系半導体層の転位密度と、ｎ型領域におけるｎ型不純物の第１面から注入ピーク位置までの深さと、ｎ型不純物の注入ピーク位置から第２面側へのテール長と、の関係を予め求めておく。ｎ型不純物をイオン注入する工程では、この関係を満たすｎ型領域が形成されるようにイオン注入の処理条件を設定する。【選択図】図３

Description

本発明は、窒化物半導体装置の製造方法及び窒化物半導体装置に関する。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する窒化物半導体装置が知られている。例えば、特許文献１には、縦型のＧａＮ半導体装置が開示されている。

特開２０１９−９６７４４号公報

ｎ型ＧａＮ層のドナー濃度を制御する方法として、イオン注入がある。例えば、縦型のＧａＮ半導体装置は、ｎ型のＧａＮ層であって、互いに離れて配置された一対のソース領域間にＪＦＥＴ領域を有する。ＪＦＥＴ領域のドナー濃度は、イオン注入で制御可能であり、例えば１Ｅ＋１７／ｃｍ^３台で制御することが望まれている。
しかしながら、ＧａＮ層におけるｎ型不純物のアニーリングによる活性化率は、低い傾向がある。このため、例えば活性化率が２０％より小さい場合は、ｎ型不純物のイオン注入を１Ｅ＋１８／ｃｍ^３台後半以上の高濃度で行う必要がある。ｎ型不純物のイオン注入を高濃度で行うと、ＧａＮ層に注入欠陥が多く生じる可能性がある。注入欠陥による電荷トラップなどが生じるなど、半導体装置の特性が劣化する可能性がある。
本発明は、このような事情に鑑みてなされたものであって、ｎ型不純物の活性化率を向上できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る窒化物半導体装置の製造方法は、第１面と、第１面の反対側に位置する第２面とを有する窒化ガリウム系半導体層を用意し、第１面側から窒化ガリウム系半導体層にｎ型不純物をイオン注入してｎ型領域のドナー濃度を調整する工程、を備える。ｎ型領域におけるｎ型不純物の活性率が予め設定した値となるときの、窒化ガリウム系半導体層の転位密度と、ｎ型領域におけるｎ型不純物の第１面から注入ピーク位置までの深さと、ｎ型不純物の注入ピーク位置から第２面側へのテール長と、の関係を予め求めておく。ｎ型不純物をイオン注入する工程では、この関係を満たすｎ型領域が形成されるようにイオン注入の処理条件を設定する。

本発明の一態様に係る窒化物半導体装置は、第１面と、第１面の反対側に位置する第２面とを有する窒化ガリウム系半導体層と、窒化ガリウム系半導体層の第１面側に設けられたｎ型領域と、を備える。窒化ガリウム系半導体層の転位密度の常用対数をβとし、ｎ型領域におけるｎ型不純物の第１面から注入ピーク位置までの深さをＴとし、ｎ型不純物の注入ピーク位置から第２面側へのテール長をΔＴとすると、下記の式（１）が成り立つ。
ΔＴ／Ｔ≧０．２５β−０．７３…（１）

本発明によれば、ｎ型不純物の活性化率を向上できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供することができる。

図１は、本発明の実施形態に係るＭＯＳトランジスタの構成例を示す断面図である。 図２は、本発明の実施形態に係るＭＯＳトランジスタの製造工程であって、ＪＦＥＴ領域を形成するためのイオン注入工程を示す断面図である。 図３は、図１に示したＪＦＥＴ領域におけるｎ型不純物の注入プロファイルの一例（第１の例）を示すグラフである。 図４は、図１に示したＪＦＥＴ領域におけるｎ型不純物の注入プロファイルの一例（第２の例）を示すグラフである。 図５は、式（２）を満たすα、βの好適な範囲の一例を示すグラフである。 図６は、本発明の実施形態に係るＭＯＳトランジスタ（テール長パラメータαが小さい場合）の構成例を示す断面図である。 図７は、本発明の実施形態に係るＭＯＳトランジスタ（テール長パラメータαが大きい場合）の構成例を示す断面図である。 図８は、テール長パラメータと活性化率との関係を示すグラフである。

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向又はＹ軸方向は、ＧａＮ層１２の表面１２ａに平行な方向である。Ｘ軸方向、Ｙ軸方向、又は、Ｘ軸方向及びＹ軸方向の両方を水平方向ともいう。Ｚ軸方向は、表面１２ａの法線方向である。Ｚ軸方向は、ＧａＮ層１２の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。

また、以下の説明では、Ｚ軸の矢印方向を「上」と称し、Ｚ軸の矢印の反対方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

また、以下の説明で、ｎ又はｐは、それぞれ電子または正孔が多数であることを意味する。また、ｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

＜ＭＯＳトランジスタの構成＞
図１は、本発明の実施形態に係るＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００の構成例を示す断面図である。本発明の実施形態に係る窒化物半導体装置は、例えばパワー半導体デバイスであり、図１に示す窒化ガリウム系半導体基板１と、窒化ガリウム系半導体基板１に設けられたＭＯＳトランジスタ１００と、を備える。図１は、ＭＯＳトランジスタ１００の単位構造を示している。単位構造は、Ｙ軸方向に延在し、かつ、Ｘ軸方向に繰り返し設けられている。複数の単位構造が設けられた領域を活性領域と称する。図示しないが、活性領域の周囲には、活性領域における電界集中を防ぐ機能を有するエッジ終端構造が設けられている。エッジ終端構造は、ガードリング構造、フィールドプレート構造及びＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ＥｘｔｅｎＳｉＯｎ）構造の１つ以上を含んでよい。

図１に示すように、ＭＯＳトランジスタ１００は、窒化ガリウム系半導体基板１上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたゲート電極６と、窒化ガリウム系半導体基板１に設けられたソース電極７及びドレイン電極８と、を有する。
窒化ガリウム系半導体基板１は、例えば、ＧａＮ基板１１と、ＧａＮ基板１１上に設けられたＧａＮ層１２（本発明の「窒化ガリウム系半導体層」の一例）とを有する。図１に示すように、ＧａＮ層１２の表面１２ａ（本発明の「第１面」の一例）は、窒化ガリウム系半導体基板１の表面１ａでもある。ＧａＮ層１２の表面１２ａの反対側に位置する裏面１２ｂ（本発明の「第２面」の一例）は、ＧａＮ基板１１と接触している。ＧａＮ基板１１の裏面１１ｂは、窒化ガリウム系半導体基板１の裏面１ｂでもある。

ＧａＮ基板１１は、ＧａＮ単結晶基板である。ＧａＮ基板１１の導電型は、例えばｎ＋型である。ＧａＮ基板１１に含まれるｎ型不純物（ドーパント）は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの１種類以上の元素であり、一例を挙げるとＯである。ＧａＮ基板１１におけるＯの不純物濃度は２Ｅ＋１８／ｃｍ^３以上である。なお、Ｅ＋は、指数表記である。例えば、２Ｅ＋１８は、２×１０^１８を意味する。
ＧａＮ基板１１は、転位密度が１Ｅ＋７／ｃｍ^２未満の低転位自立基板であってもよい。ＧａＮ基板１１が低転位自立基板であることにより、ＧａＮ基板１１上に形成されるＧａＮ層１２の転位密度も低くなる。また、低転位自立基板をＧａＮ基板１１に用いることで、ＧａＮ基板１１に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。

ＧａＮ層１２は、ＧａＮ基板１１上に設けられている。ＧａＮ層１２は、ｎ⁻型のＧａＮ単結晶層であり、ＧａＮ基板１１上にエピタキシャル成長法で形成された層である。ＧａＮ層１２に含まれるｎ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの１種類以上の元素であり、一例を挙げるとＯである。

ＧａＮ層１２の表面１２ａ側には、ｐ型のウェル領域１３（本発明の「ｐ型領域」の一例）と、ｎ＋型のソース領域１４と、ｎ型のＪＦＥＴ領域１５（本発明の「ｎ型領域」の一例）とが設けられている。ＧａＮ層１２において、ウェル領域１３とソース領域１４とが設けられていない領域は、ドリフト領域と呼んでもよい。ドリフト領域は、ＧａＮ基板１１とウェル領域１３との間の電流経路として機能する。なお、ＪＦＥＴ領域１５は、ドリフト領域の一部である。ＪＦＥＴ領域１５は、他のドリフト領域よりもｎ型不純物の濃度が高く、電気抵抗が低い。ＪＦＥＴ領域１５が設けられることによって、ＭＯＳトランジスタ１００のオン抵抗の低減が図られている。

ウェル領域１３は、ＧａＮ層１２の表面１２ａ側からｐ型不純物がイオン注入され、熱処理によりｐ型不純物が活性化されて形成される。ｐ型不純物は、例えばマグネシウムである。ウェル領域１３は、ＧａＮ層１２の表面１２ａに面している。また、ウェル領域１３は、ソース領域１４側に位置する第１端部と、ＪＦＥＴ領域１５側に位置する第２端部とを有する。ウェル領域１３において、第１端部と第２端部との間に位置し、かつゲート絶縁膜５との接触界面とその近傍に、ＭＯＳトランジスタ１００のチャネルが形成される。

ソース領域１４は、ＧａＮ層１２の表面１２ａ側からｎ型不純物がイオン注入され、熱処理によりｎ型不純物が活性化されて形成される。ｎ型不純物は、例えばＳｉ、Ｏ及びＧｅのうちの１種類以上の元素である。ソース領域１４は、ＧａＮ層１２の表面１２ａに面しており、ウェル領域１３の内側に位置する。ソース領域１４の側部と底部は、ウェル領域１３に接している。Ｘ軸方向、Ｙ軸方向及びＺ軸方向において、ソース領域１４とウェル領域１３は互いに接している。

ＪＦＥＴ領域１５は、ｎ−型のＧａＮ層１２よりもｎ型不純物の濃度が高い。ＪＦＥＴ領域１５は、ＧａＮ層１２の表面１２ａ側からｎ型不純物がイオン注入され、熱処理によりｎ型不純物が活性化されて形成される。ｎ型不純物は、例えばＳｉ、Ｏ及びＧｅのうちの１種類以上の元素であり、一例を挙げるとＯである。ＪＦＥＴ領域１５は、ＧａＮ層１２の表面１２ａに面しており、ゲート絶縁膜５と接している。また、ＪＦＥＴ領域１５は、ウェル領域１３によって、水平方向（例えば、Ｘ軸方向）の両側から挟まれている。ＪＦＥＴ領域１５は、ウェル領域１３を挟んでソース領域１４と向かい合っている。

ゲート絶縁膜５は、ウェル領域１３上に設けられている。ゲート絶縁膜５は、例えばシリコン酸化膜（ＳｉＯ_２膜）又は酸化アルミニウム（Ａｌ_２Ｏ_３）膜である。ゲート絶縁膜５の厚さは、例えば５０ｎｍ以上１００ｎｍ以下である。ゲート電極６は、ゲート絶縁膜５上に設けられている。ゲート電極６は、平坦なゲート絶縁膜５上に設けられたプレーナ型の電極である。ゲート電極６は、例えば不純物をドープしたポリシリコンで形成されている。

ソース電極７は、ソース領域１４上からウェル領域１３上にかけて連続して設けられており、ソース領域１４及びウェル領域１３とそれぞれ電気的に接続している。図示しないが、ソース電極７は、層間絶縁膜を介してゲート電極６を覆うように設けられてもよい。ソース電極７は、例えばＡｌ又はＡｌ−Ｓｉの合金からなる。
ドレイン電極８は、ＧａＮ基板１１の裏面１１ｂ側に設けられており、ＧａＮ基板１１と電気的に接続している。ドレイン電極８は、例えばＡｌ又はＡｌ−Ｓｉの合金からなる。

＜ｎ型不純物のイオン注入工程＞
図２は、本発明の実施形態に係るＭＯＳトランジスタ１００の製造工程であって、ＪＦＥＴ領域１５を形成するためのイオン注入工程を示す断面図である。図２に示すように、イオン注入に際し、ＧａＮ層１２の表面１２ａにはレジストパターンＲＰが形成される。レジストパターンＲＰは、ＪＦＥＴ領域１５が形成される予定領域（以下、ＪＦＥＴ形成領域）１５’の上方を開口し、それ以外の領域を覆う形状を有する。イオン注入装置は、レジストパターンＲＰをマスクに用いて、ＧａＮ層１２の表面１２ａ側から、ＧａＮ層１２にｎ型不純物をイオン注入する。ＧａＮ層１２の表面１２ａと垂直に交わる直線ＣＬ（仮想線）に対する、ｎ型不純物の注入角度をチルト角θという。図２に示すイオン注入工程において、チルト角θは任意であるが、一例を挙げると７°である。また、チルト角θは７°に限定されず、例えば０°であってもよい。

ＪＦＥＴ形成領域１５’にｎ型不純物がイオン注入された後、レジストパターンＲＰは除去される。その後、ＧａＮ層１２に熱処理が施されることによって、ＪＦＥＴ形成領域１５’にイオン注入されたｎ型不純物が活性化されて、ＪＦＥＴ領域１５が形成される。本発明の実施形態では、この熱処理によるｎ型不純物の活性化率が２０％以上となるように、ｎ型不純物の注入プロファイルがＧａＮ層１２の転移密度と関連付けて規定されている。

＜ｎ型不純物の注入プロファイル＞
（１）第１の例
図３は、図１に示したＪＦＥＴ領域１５におけるｎ型不純物の注入プロファイルの一例（第１の例）を示すグラフである。図３は、図１及び図２に示した直線ＣＬと重なる位置の濃度プロファイルを示している。図３において、縦軸は、ｎ型不純物の一例となる酸素の濃度（酸素濃度）［／ｃｍ^３］を示す。横軸は、ＧａＮ層１２の表面１２ａから裏面１２ｂ側への深さ［μｍ］を示す。図３に示す第１の例において、イオン注入されるｎ型不純物（ドーパント）の種類は、酸素（Ｏ）である。イオン注入のチルト角θは０［°］であり、注入エネルギーは７００［ｋｅＶ］であり、ドーズ量は２．２８Ｅ＋１３［／ｃｍ^２］である。

また、第１の例において、ＧａＮ層１２の転位密度ρｄは１Ｅ＋６［／ｃｍ^３］である。ＪＦＥＴ領域１５におけるｎ型不純物について、ＧａＮ層１２の表面１２ａからの注入ピーク位置Ｐ１までの深さ（以下、注入深さ）Ｔは、１０００［ｎｍ］である。ＪＦＥＴ領域１５におけるｎ型不純物について、ｎ型不純物の注入ピーク位置Ｐ１から裏面１２ｂ側へのテール長ΔＴは、１１００［ｎｍ］である。テール長とは、注入ピーク位置Ｐ１から、ｎ型不純物の濃度が注入ピーク位置Ｐ１における濃度（すなわち、注入ピーク濃度）の１／１０となる位置Ｐ２までの長さである。第１の例は、下記の式（２）を満たしている。
α≧０．２５β−０．７３…（２）
式（２）は、αとβとの関係を示す関係式である。式（２）において、αはテール長パラメータであり、α＝ΔＴ／Ｔで示される。また、βはＧａＮ層１２の転位密度ρｄの常用対数であり、β＝ｌｏｇ_１０ρｄで示される。常用対数とは、１０を底とする対数である。式（２）を満たすとき、ＧａＮ層１２におけるｎ型不純物の活性化率は２０％以上となる。

第１の例は、式（２）を満たしているため、ＧａＮ層１２におけるｎ型不純物の活性化率は２０％以上である。なお、式（２）の導出方法は、後で図８を参照しながら説明する。
（２）第２の例
図４は、図１に示したＪＦＥＴ領域１５におけるｎ型不純物の注入プロファイルの一例（第２の例）を示すグラフである。図４は、図１及び図２に示した直線ＣＬと重なる位置の濃度プロファイルを示している。図４において、縦軸は、ｎ型不純物の一例となる酸素の濃度（酸素濃度）［／ｃｍ^３］を示す。横軸は、ＧａＮ層１２の表面１２ａから裏面１２ｂ側への深さ［μｍ］を示す。図４に示す第２の例において、イオン注入されるｎ型不純物（ドーパント）の種類は、酸素（Ｏ）である。イオン注入のチルト角θは７［°］であり、注入エネルギーは７００［ｋｅＶ］であり、ドーズ量は６．０３Ｅ＋１３［／ｃｍ^２］である。

また、第２の例において、ＧａＮ層１２の転位密度ρｄは１Ｅ＋４［／ｃｍ^３］である。ＪＦＥＴ領域１５におけるｎ型不純物の注入深さＴは、６５０［ｎｍ］である。ＪＦＥＴ領域１５におけるｎ型不純物のテール長ΔＴは、３１０［ｎｍ］である。第１の例と同様に、第２の例も、上記の式（２）を満たしているため、ＧａＮ層１２におけるｎ型不純物の活性化率は２０％以上である。

（３）α、βの好適な範囲
図５は、式（２）を満たすα、βの好適な範囲の一例を示すグラフである。図５において、縦軸はテール長パラメータαを示す。横軸は、ＧａＮ層１２の転位密度ρｄの常用対数であるβを示す。図５において、α＝０．２５β−０．７３を示す直線よりも上側の範囲）が上記の式（２）を満たす範囲であり、例えば、図５に示す範囲Ａから範囲Ｈがそれぞれ、α、βの好適な範囲である。

例えば、範囲Ａは、αが０．１以上０．２未満であり、βが３．３２以上３．７２未満の範囲である。範囲Ｂは、αが０．２以上０．３未満であり、βが３．７２以上４．１２未満の範囲である。範囲Ｃは、αが０．３以上０．４未満であり、βが４．１２以上４．５２未満の範囲である。範囲Ｄは、αが０．４以上０．５未満であり、βが４．５２以上４．９２未満の範囲である。範囲Ｅは、αが０．５以上０．６未満であり、βが４．９２以上５．３２未満の範囲である。範囲Ｆは、αが０．６以上０．７未満であり、βが５．３２以上５．７２未満の範囲である。範囲Ｇは、αが０．７以上０．８未満であり、βが５．７２以上６．１２未満の範囲である。範囲Ｈは、αが０．８以上０．９未満であり、βが６．１２以上６．５２未満の範囲である。

また、テール長パラメータαは、その値が小さいほど好ましい。すなわち、注入深さＴに対してテール長ΔＴは小さいほど好ましい。図５では、テール長パラメータαが最も小さい範囲Ａが最も好ましく、範囲Ｂが次に好ましく、範囲Ｃがその次に好ましい。同様に、範囲Ｃの次に範囲Ｄが好ましく、範囲Ｄの次に範囲Ｅが好ましく、範囲Ｅの次に範囲Ｆが好ましく、範囲Ｆの次に範囲Ｇが好ましく、範囲Ｇの次に範囲Ｈが好ましい。テール長パラメータαが小さいほど、ｐ型のウェル領域１３からＧａＮ層１２の裏面１２ｂ側への空乏層の延びを妨げずにすむ。これにより、ＭＯＳトランジスタ１００のオフ耐圧の低下を抑制することができる。この効果について、図６及び図７を参照しながら説明する。

図６は、本発明の実施形態に係るＭＯＳトランジスタ１００Ａ（テール長パラメータαが小さい場合）の構成例を示す断面図である。図７は、本発明の実施形態に係るＭＯＳトランジスタ１００Ｂ（テール長パラメータαが大きい場合）の構成例を示す断面図である。図６及び図７において、ＪＦＥＴ領域１５におけるｎ型不純物の注入深さＴは、互いに同じである。図６及び図７では、ＪＦＥＴ領域１５のテール長ΔＴの長さが互いに異なる。

例えば、図６に示すＭＯＳトランジスタ１００Ａのテール長をΔＴ１とし、図７に示すＭＯＳトランジスタ１００Ｂのテール長をΔＴ２とすると、ΔＴ１はΔＴ２よりも小さい（ΔＴ１＜ΔＴ２）。これにより、図６に示すＭＯＳトランジスタ１００Ａのテール長パラメータαは、図７に示すＭＯＳトランジスタ１００Ｂのテール長パラメータαよりも、値が小さくなっている。なお、図６及び図７では、ＪＦＥＴ領域１５の底部を、テール長端部の位置Ｐ２として例示している。

また、図６及び図７では、ｐ型のウェル領域１３からｎ型のドリフト領域側への空乏層の延びをＤＬ、ＤＨで例示している。ＤＬは、ドレイン電極８とソース電極７との間に電界が印加されていないときの空乏層の延びを例示している。ＤＨは、ドレイン電極８とソース電極７との間に高電界が印加されているときの空乏層の延びを例示している。ドレイン電極８とソース電極７との間に高電界が印加されているとき、ｐ型領域とドリフト領域との間には逆バイアス状態となるため、ＤＨのように空乏層の延びが大きくなる。

図６に示すように、テール長ΔＴ１が短いＭＯＳトランジスタ１００Ａでは、高電界印加時に、空乏層はＪＦＥＴ領域１５の底部下まで回り込むように延びる。一方、図７に示すように、テール長ΔＴ１が長いＭＯＳトランジスタ１００Ｂでは、高電界印加時に、空乏層はＪＦＥＴ領域１５の底部下まで回り込みにくい。ＪＦＥＴ領域１５の底面角部１５Ｅとその近傍は電界が集中し易い箇所であるが、空乏層の回り込みが小さいと、この箇所で絶縁破壊が生じ易くなる。
このように、ＭＯＳトランジスタ１００Ａは、ＭＯＳトランジスタ１００Ｂと比べて、オフ耐圧を維持することが容易となり、オフ耐圧を維持しながらオン抵抗を低減することが容易となる。以上が、テール長ΔＴが短く、テール長パラメータαが小さいことが好ましい理由である。

＜関係式の導出方法＞
次に、αとβとの関係を示す上記の式（２）の導出方法を説明する。図８は、テール長パラメータαと活性化率との関係を示すグラフである。図８において、縦軸は活性化率［％］を示し、縦軸はテール長パラメータを示す。図８に示すように、本発明者は、ｎ型領域におけるｎ型不純物の活性化率と、テール長パラメータαとの関係について、ＧａＮ層の転位密度ρｄごとに調査して、活性化率とテール長パラメータαとの間に相関があることを見出した。
活性化率が２０％以上となるときの、テール長パラメータαと転位密度ρｄとの組み合わせを抽出する。そして、抽出したデータを、縦軸をテール長パラメータαとし、横軸を転位密度の常用対数βとするグラフにプロットする。得られたプロットを、例えば最小二乗法で近似することによって、式（２）を得た。式（２）を導出する過程で得られたデータの一部を表１に示す。

＜実施形態の効果＞
以上説明したように、本発明の実施形態に係る窒化物半導体装置は、ＧａＮ層１２と、ＧａＮ層１２の表面１２ａ側に設けられたＪＦＥＴ領域１５と、を備える。ＧａＮ層１２の転位密度ρｄの常用対数をβとし、ＪＦＥＴ領域１５におけるｎ型不純物（例えば、酸素（Ｏ））の表面１２ａから注入ピーク位置Ｐ１までの深さ（注入ピーク深さ）をＴとし、ｎ型不純物の注入ピーク位置Ｐ１から裏面１２ｂ側へのテール長をΔＴとすると、上記の式（２）が成り立つ。

これによれば、ＪＦＥＴ領域１５において、ｎ型不純物の活性化率を向上させることができ、活性化率を２０％以上にすることができる。これにより、ＪＦＥＴ領域１５に含まれるｎ型不純物の濃度を低く抑えることができる。例えば、ＪＦＥＴ領域１５において、ｎ型不純物の活性化率が２０％未満の場合は、ｎ型不純物の濃度を１Ｅ＋１８／ｃｍ^３台の後半以上にする必要があるが、活性化率が２０％以上であればｎ型不純物の濃度を１Ｅ＋１７／ｃｍ^３台に抑えることができる。これにより、ＪＦＥＴ領域１５を形成する工程では、イオン注入するｎ型不純物のドーズ量を低く抑えることができ、イオン注入によりＪＦＥＴ領域１５に結晶欠陥が生じることを抑制することができる。ＪＦＥ領域１５において、結晶欠陥を原因とする電荷トラップの発生を抑制することができるため、ＭＯＳトランジスタ１００の特性の劣化を抑制することができる。

本発明の実施形態に係る窒化物半導体装置の製造方法は、ＧａＮ層１２の表面１２ａ側からＧａＮ層１２にｎ型不純物をイオン注入してＪＦＥＴ領域１５のドナー濃度を調整する工程、を備える。ＪＦＥＴ領域１５におけるｎ型不純物の活性率が予め設定した値（例えば、２０％以上）となるときの、ＧａＮ層１２の転位密度ρｄと、ＪＦＥＴ領域１５におけるｎ型不純物の表面１２ａから注入ピーク位置Ｐ１までの深さ（注入ピーク深さ）Ｔと、ｎ型不純物の注入ピーク位置Ｐ１から裏面１２ｂ側へのテール長ΔＴと、の関係を予め求めておく。この関係は、例えば上記の式（２）で示される。ｎ型不純物をイオン注入する工程では、上記の式（２）を満たすＪＦＥＴ領域１５が形成されるように、イオン注入の処理条件を設定する。イオン注入の処理条件として、注入ピーク深さＴ及びテール長ΔＴを制御するパラメータ（例えば、チルト角θ及び注入エネルギー）が挙げられる。また、イオン注入の処理条件には、イオン注入される基板（例えば、ＧａＮ層１２）の転位密度ρｄの選択を含めてもよい。

これによれば、ＪＦＥＴ領域１５におけるｎ型不純物の活性化率を２０％以上にすることができるので、イオン注入するｎ型不純物のドーズ量を低く抑えることができる。これにより、イオン注入によりＪＦＥＴ領域１５に結晶欠陥が生じることを抑制することができる。ＪＦＥＴ領域１５において、結晶欠陥を原因とする電荷トラップの発生を抑制することができるため、ＭＯＳトランジスタ１００の特性の劣化を抑制することができる。
なお、本発明の実施形態では、テール長ΔＴを１００ｎｍ以上に限定してもよい。ＪＦＥＴ領域１５へのｎ型不純物のドーピング方法として、イオン注入の他に、エピタキシャル成長時にｉｎ−ｓｉｔｕでドーピングする方法が考えられる。ｎ型不純物をｉｎ−ｓｉｔｕでドーピングする場合、ドープ、アンドープの切り替えは、チャンバに接続する配管のバルブ操作により短時間で行われるため、テール長ΔＴは短く、通常は１００ｎｍ未満である。したがって、テール長ΔＴを１００ｎｍ以上に限定することによって、ｎ型不純物のドーピング方法を、イオン注入に実質限定することができる。

＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、上記の実施形態では、ＪＦＥＴ領域１５を形成する際にｎ型不純物として酸素（Ｏ）をイオン注入することを説明したが、ｎ型不純物は酸素に限定されない。本発明の実施形態において、イオン注入するｎ型不純物は、酸素、ケイ素（Ｓｉ）及びゲルマニウム（Ｇｅ）のいずれか１種類以上の元素を含んでいてもよい。このような場合であっても、ｎ型不純物の活性率が予め設定した値（例えば、２０％）以上となるときの、ＧａＮ層１２の転位密度ρｄと、ｎ型不純物の注入ピーク深さＴと、ｎ型不純物のテール長ΔＴと、の関係を予め求めておき、この関係を満たすＪＦＥＴ領域１５が形成されるように、イオン注入の処理条件を設定する。これにより、イオン注入のドーズ量を低く抑え、結晶欠陥の発生を抑制しつつ、活性化率２０％以上を達成することが可能となる。

また、上記の実施形態では、ｎ型不純物の活性率を２０％以上とすることを説明したが、活性化率の目標値は２０％以上に限定されない。活性化率の目標値は、例えば２５％以上であってもよい。このような場合であっても、図８に示したように、ｎ型不純物の活性化率とテール長パラメータαとの関係について、ＧａＮ層１２の転位密度ρｄごとに調査し、活性化率が２５％以上となるときの、テール長パラメータαと転位密度ρｄとの組み合わせを抽出して、式（２）のような関係式を得る。そして、この関係式を満たすＪＦＥＴ領域１５が形成されるようにイオン注入の処理条件を設定する。これにより、イオン注入のドーズ量を低く抑えつつ、結晶欠陥の発生を抑制しつつ、活性化率２５％以上を達成することが可能となる。

また、上記の実施形態では、本発明の「ｎ型領域」としてＪＦＥＴ領域１５を例示したが、「ｎ型領域」はＪＦＥＴ領域１５に限定されず、他の領域であってもよい。
また、上記の実施形態では、本発明の「窒化ガリウム系半導体層」としてＧａＮ層１２を例示したが、「窒化ガリウム系半導体層」はＧａＮ層に限定されない。例えば、「窒化ガリウム系半導体層」は、バルクのＧａＮ基板であってもよい。また、「窒化ガリウム系半導体層」はＧａＮを主成分とし、アルミニウム（Ａｌ）元素及びインジウム（Ｉｎ）元素の いずれか１種類以上の元素をさらに含んでもよい。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上記した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１ 窒化ガリウム系半導体基板
１ａ、１２ ａ 表面
１ｂ、１１ｂ、１２ｂ 裏面
５ ゲート絶縁膜
６ ゲート電極
７ ソース電極
８ ドレイン電極
１１ ＧａＮ基板
１２ ＧａＮ層
１３ ウェル領域
１４ ソース領域
１５ ＪＦＥＴ領域
１５’ ＪＦＥＴ形成領域
１５Ｅ 底面角部
１００、１００Ａ、１００Ｂ ＭＯＳトランジスタ
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ 範囲
Ｐ１ 注入ピーク位置
Ｐ２ 位置
ＲＰ レジストパターン
α テール長パラメータ
ΔＴ、ΔＴ１、ΔＴ２ テール長
θ チルト角
ρｄ 転位密度

Claims (9)

1. 第１面と、前記第１面の反対側に位置する第２面とを有する窒化ガリウム系半導体層を用意し、前記第１面側から前記窒化ガリウム系半導体層にｎ型不純物をイオン注入してｎ型領域のドナー濃度を調整する工程、を備え、
   前記ｎ型領域における前記ｎ型不純物の活性率が予め設定した値となるときの、前記窒化ガリウム系半導体層の転位密度と、前記ｎ型領域における前記ｎ型不純物の前記第１面から注入ピーク位置までの深さと、前記ｎ型不純物の前記注入ピーク位置から前記第２面側へのテール長と、の関係を予め求めておき、
   前記ｎ型不純物をイオン注入する工程では、
   前記関係を満たす前記ｎ型領域が形成されるようにイオン注入の処理条件を設定する、窒化物半導体装置の製造方法。
2. 前記予め設定した値は２０％以上である、請求項１に記載の窒化物半導体装置の製造方法。
3. 前記関係は、下記の式（１）で表され、
   ΔＴ／Ｔ≧０．２５β−０．７３…（１）
   前記式（１）において、ΔＴはテール長、Ｔは注入ピーク深さ、βは転移密度の常用対数である、請求項１又は２に記載の窒化物半導体装置の製造方法。
4. 前記式（１）において、ΔＴは１００ｎｍ以上である、請求項３に記載の窒化物半導体装置の製造方法。
5. 前記テール長は、前記注入ピーク位置から、前記ｎ型不純物の濃度が前記注入ピーク位置における濃度の１／１０となる位置までの長さである、請求項１から４のいずれか１項に記載の窒化物半導体装置の製造方法。
6. 前記ｎ型不純物は、酸素、ケイ素及びゲルマニウムのいずれか１つ以上の元素を含む、請求項１から５のいずれか１項に記載の窒化物半導体装置の製造方法。
7. 第１面と、前記第１面の反対側に位置する第２面とを有する窒化ガリウム系半導体層と、
   前記窒化ガリウム系半導体層の前記第１面側に設けられたｎ型領域と、を備え、
   前記窒化ガリウム系半導体層の転位密度の常用対数をβとし、
   前記ｎ型領域におけるｎ型不純物の前記第１面から注入ピーク位置までの深さをＴとし、
   前記ｎ型不純物の前記注入ピーク位置から前記第２面側へのテール長をΔＴとすると、
   下記の式（２）が成り立つ、窒化物半導体装置。
   ΔＴ／Ｔ≧０．２５β−０．７３…（２）
8. 前記窒化ガリウム系半導体層の前記第１面上に設けられたゲート絶縁膜と、
   前記窒化ガリウム系半導体層の前記第１面側に設けられ、前記ゲート絶縁膜の下方に位置するｐ型領域と、
   前記窒化ガリウム系半導体層の前記第１面側に設けられ、前記ｐ型領域に隣接するｎ型のソース領域と、を有し、
   前記ｎ型領域は、前記ｐ型領域を挟んで前記ソース領域と向かい合う、請求項７に記載の窒化物半導体装置。
9. 前記窒化ガリウム系半導体層は、ＧａＮ層である、請求項７又は８に記載の窒化物半導体装置。

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