以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1実施形態における半導体装置100の断面図である。本例の半導体装置100は、プレーナ型のゲート構造を有する縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を含む半導体チップである。本例においてはベース領域24及びソース領域26を不純物拡散により形成するので、半導体装置100はDMOS(Double Diffused MOSFET)構造を有する。
図1は、半導体装置100のY‐Z断面図でもある。本例において、X軸方向とY軸方向とは互いに直交する方向であり、Z軸方向はX‐Y平面に直交する方向である。X、Y及びZ軸は、いわゆる右手系を成す。本例においては、Z軸の正方向(+Z方向)を「上」と称し、Z軸の負方向(−Z方向)を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。なお、本例において、下方向を深さ方向と表現する場合もある。
本例の半導体装置100は、窒化ガリウム(以下、GaNと記載する)基板10、GaN層20、ゲート絶縁膜32、ゲート電極30、ソース電極40及びドレイン電極50を有する。GaN基板10は窒化ガリウム系半導体基板の一例であり、GaN層20は窒化ガリウム系半導体層の一例である。
本例において、GaN系半導体はGaNである。但し、GaN系半導体はアルミニウム(Al)及びインジウム(In)の一以上の元素を含んでもよい。GaN系半導体の組成式は、Al及びInを微量に含んだ混晶半導体、即ちAlxInyGa1−x−yN(0≦x<1、0≦y<1)であってもよい。なお、本例のGaN系半導体の組成式は、AlxInyGa1−x−yNにおいてx=y=0としたGaNである。
本例のGaN基板10は、N+型の基板である。GaN基板10は、低転位自立型基板であってよい。本例のGaN基板10は、1E+7[cm−2]未満の貫通転位密度を有する。なお、Eは10の冪を表す。例えば、1E+7は、1×107を意味する。GaN基板10を低転位密度とすることにより、GaN基板10上に形成したGaN層20の転位密度を低減することができる。また、イオン注入された不純物が熱処理のときに転位に沿って深く拡散することを防止できる。さらに、このような低転位基板を用いることで、大面積のパワーデバイスを形成してもリーク電流を少なくすることができるので、パワーデバイスを高い良品率で製造することが可能となる。
本例において、NまたはPは、それぞれ電子または正孔が多数キャリアであることを意味する。NまたはPの右に記載した+または−について、+はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。本例において、N型は第1導電型であり、P型は第2導電型である。但し、他の例においては、P型が第1導電型であってよく、N型が第2導電型であってもよい。
GaNに対するN型不純物は、Si(シリコン)、Ge(ゲルマニウム)及びO(酸素)の一種類以上の元素であってよい。本例においては、N型不純物としてSiを用いる。また、GaNに対するP型不純物は、Mg(マグネシウム)、Ca(カルシウム)、Be(ベリリウム)及びZn(亜鉛)の一種類以上の元素であってよい。本例においては、P型不純物としてMgを用いる。
GaN層20は、GaN基板10上に設けられてよい。本例のGaN層20は、GaN基板10上にエピタキシャル成長により形成された層である。本例において、GaN基板10とGaN層20との界面を境界12とする。また、本例において、GaN基板10の第1主面は境界12であり、GaN基板10の第2主面は境界12と反対側の裏面16である。さらに、本例において、GaN層20の第1主面は境界12と反対側のおもて面14であり、GaN層20の第2主面は境界12である。本例において、おもて面14から境界12に向かう方向は、GaN層20の深さ方向である。
本例のGaN層20は、N−型のドリフト領域22、P−型のベース領域24、N+型のソース領域26、及び、N型のカウンター領域27を有する。なお、図1に示したGaN層20は、Y軸方向において離間して各々設けられた、2つのベース領域24‐1及び24‐2と、2つのソース領域26‐1及び26‐2とを有する。ベース領域24及びソース領域26は、おもて面14からGaN層20の所定深さまでに設けられたウェル領域であってよい。本例のベース領域24は、深さ方向において、おもて面14とドリフト領域22との間に設けられる。また、本例のソース領域26は、深さ方向において、おもて面14とベース領域24との間に設けられる。
ソース領域26は、電子電流にとって低抵抗な経路を提供する機能を有してよい。ソース領域26の一部は、おもて面14においてソース電極40に接してよい。ソース領域26は、底部及び側部が、ベース領域24に接してよい。
カウンター領域27は、ソース領域26の形成時に併せて形成されてよい。本例のカウンター領域27は、ソース領域26を形成するべくN型不純物をイオン注入する段階と、注入した不純物を熱処理により活性化する段階とを経て形成される。本例のカウンター領域27は、ソース領域26を形成するべくイオン注入したN型不純物が、熱処理により熱拡散することにより形成される。カウンター領域27は、ドリフト領域22よりも高くソース領域26よりも低いN型不純物濃度を有してよい。
カウンター領域27は、X‐Y平面方向及びZ軸方向において、ベース領域24よりも突出してよい。本例のカウンター領域27は、底部領域29と側部領域28とを有する。本例の側部領域28は、少なくともY軸方向において、ベース領域24と上部ドリフト領域23との間に設けられる。側部領域28は、X軸方向において、ベース領域24と上部ドリフト領域23との間に設けられてもよい。また、本例の底部領域29は、Z軸方向において、ベース領域24とドリフト領域22との間に設けられる。
上部ドリフト領域23は、ドリフト領域22の一部であってよい。本例の上部ドリフト領域23は、少なくともY軸方向において、2つのベース領域24の間に設けられたドリフト領域22の一部である。なお、上部ドリフト領域23の底部は、カウンター領域27における底部領域29の底部と一致してよい。N型不純物がソース領域26からベース領域24へ等方的に拡散し、且つ、ベース領域24の側部を超えてドリフト領域22に達した結果、上部ドリフト領域23は、ドリフト領域22の残存領域として形成されてよい。上部ドリフト領域23及び側部領域28は、JFET(Junction Field Effect Transistor)領域の一部であってよい。
本例のベース領域24は、チャネル形成領域25を含む。チャネル形成領域25は、ゲート電極30に所定の正電圧が印加された場合(ゲート・オン時)に、電荷反転層が形成される領域である。本例のチャネル形成領域25は、ゲート電極30及びゲート絶縁膜32の直下に位置するベース領域24の一部である。本例のチャネル形成領域25は、少なくともY軸方向においてソース領域26とカウンター領域27の側部領域28との間に位置する。図1においては、Y軸方向にけるチャネル形成領域25の長さを、チャネル長Lとして示す。
なお、本例のベース領域24は、Y軸方向において側部領域28とは反対側に位置し、ソース領域26から熱拡散したN型不純物が存在しない部分を有する。図1においては、ベース領域24においてN型不純物が存在する領域と存在しない領域との境界を破線により示す。例えば、ベース領域24‐1において当該破線よりも−Y方向及びベース領域24‐2において当該破線よりも+Y方向には、ソース領域26から熱拡散したN型不純物が存在しない領域が存在する。ソース電極40は、N型不純物が存在するベース領域24の一部と、N型不純物が存在しないベース領域24の一部とに接触してよい。
他の例においては、GaN層20は、ソース電極40に接触するP+型のコンタクト領域を有してもよい。コンタクト領域は、おもて面14からベース領域24よりも浅い所定の深さ位置までに設けられてよい。コンタクト領域はエピタキシャル成長またはイオン注入を経て形成されてよい。コンタクト領域は、GaN層20とソース電極40との接触抵抗を低減する機能、及び、ゲート・オフ時の正孔引き抜き経路を提供する機能を有してよい。
ゲート電極30は、ゲート絶縁膜32上に設けられてよい。本例のゲート電極30は、少なくとも上部ドリフト領域23、側部領域28、及びチャネル形成領域25の上方に位置する。ゲート電極30は、アルミニウム(Al)で形成されてよく、不純物をドープしたポリシリコンで形成されてもよい。
ソース電極40は、おもて面14上に設けられてよい。本例のソース電極40は、ソース領域26の一部と、チャネル形成領域25とは異なるベース領域24の一部とに接する。ソース電極40は、おもて面14と接触しバリアメタル層として機能するチタン(Ti)層と、Ti層に接触するAl層とを有してよい。ソース電極40は、Ti層及びAl層の積層構造に代えて、ニッケル(Ni)層であってもよい。
なお、ソース電極40は、層間絶縁膜によりゲート電極30と電気的に分離されてよい。一例において、ソース電極40は、ゲート電極30上に設けられた層間絶縁膜上にも設けられてよい。ドレイン電極50は、裏面16に接して裏面16の下に設けられてよい。ドレイン電極50もソース電極40と同じ材料で構成されてよい。
図1においては、ゲート端子、ソース端子及びドレイン端子を、それぞれG、D及びSで示す。例えば、ゲート端子を介してゲート電極30に閾値電圧以上の電位が与えられると、チャネル形成領域25に電荷反転層が形成される。例えば、ドレイン電極50が所定の高電位であり、かつ、ソース電極40が接地電位である場合に、チャネル形成領域25に電荷反転層が形成されると、ドレイン端子からソース端子へ電流が流れる。また、例えば、ゲート電極30に閾値電圧よりも低い電位が与えられると電荷反転層が消滅し、電流が遮断される。これにより、半導体装置100は、ソース端子及びドレイン端子間における電流を制御することができる。
図2は、図1のA‐AまたはB‐Bに対応する不純物濃度分布を示す図である。A‐Aは、ソース領域26、チャネル形成領域25及びカウンター領域27の側部領域28を通るY軸方向に平行な直線である。これに対して、B‐Bは、ソース領域26、ベース領域24及びカウンター領域27の底部領域29を通るZ軸方向に平行な直線である。本例においては、A‐Aの不純物濃度を測定したが、B‐Bの不純物濃度もA‐Aと同様であることは当業者であれば合理的に理解することができる。
図2においては、SIMS(Secondary Ion Mass Spectrometry)分析により得られたMg及びSi濃度分布を示す。なお、熱処理温度を1100℃とした場合のMg及びSi濃度分布を実線で示し、熱処理温度を1300℃とした場合のMg及びSi濃度分布を破線で示す。縦軸は、不純物濃度[cm−3]を示す。また、横軸は、おもて面14を深さゼロとした場合の深さ位置[nm]を示す。
Mg濃度分布は、深さ約ゼロnmから約500nmの範囲にフラットな領域を有する。本例のMg濃度分布は、異なる深さ位置に複数の不純物濃度ピークを有するようにMgを注入し、その後熱処理することにより形成してよい。MgはSiに比べて熱拡散しにくいので、Mg濃度分布は、深さ約500nmより深い範囲において、Siよりも深さ方向において急に不純物濃度が低下してよい。
なお、本例においては、Mg濃度がSi濃度より高く且つ1E+17cm−3以上である範囲をベース領域24であるとする。ベース領域24とカウンター領域27との境界は、Mg濃度が1E+17cm−3となる深さ位置とする。勿論、ベース領域24は、N型不純物濃度以上のP型不純物濃度を有する。本例のベース領域24においては、Mg濃度がSi濃度以上である。
上述のように、Si濃度分布は、ソース領域26におけるN型不純物が熱拡散することにより形成されてよい。本例のSi濃度分布は、おもて面14近傍にE+20台の濃度のピークを有する。Si濃度分布は、おもて面14から徐々に減少する傾向を有し、深さ約200nmで約1E+18cm−3となる。Si濃度は、深さ約200nmにおいてMg濃度以下となる。つまり、おもて面14から深さ約200nmの位置までがソース領域26となり、深さ約200nmの位置はソース領域26とベース領域24との境界となる。図2では、1100℃の場合のソース領域26の範囲に両矢印を付して示す。
Si濃度分布は、ソース領域26からベース領域24にかけて連続してよい。また、ベース領域24のSi濃度分布は、ソース領域26よりも深さ方向において急に減少する傾向を有してよい。本例において、ベース領域24におけるSi濃度分布は、ベース領域24とソース領域26との境界からベース領域24とカウンター領域27との境界までにおいて徐々に減少する傾向を有する。ベース領域24におけるSi濃度は、ソース領域26よりも低く、カウンター領域27よりも高く、且つ、ドリフト領域22よりも高い。なお、ベース領域24のSi濃度は、熱処理温度1100℃の場合は深さ約700nmでMg濃度以上となり、熱処理温度1300℃の場合は深さ約900nmでMg濃度以上となる。図2では、1100℃の場合のベース領域24の範囲に両矢印を付して示す。
本例においては、ソース領域26を形成するべくイオン注入したSiを熱拡散させることにより、ソース領域26、ベース領域24及びカウンター領域27において深さ方向に連続して徐々に減少するSi濃度分布を形成する。それゆえ、ソース領域26形成用のマスク材料層と、カウンター領域27形成用のマスク材料層とを個別に設ける必要が無い。本例においては、ソース領域26形成用のマスク材料層を用いたイオン注入と熱処理とを経て、ソース領域26及びカウンター領域27を形成することができるので、マスク材料層を個別に設ける場合に比べて半導体装置100の製造工程を減らすことができる、それゆえ、製造工程の費用を安価にすることができる。
Si濃度分布は、ベース領域24からカウンター領域27にかけて連続してよい。また、カウンター領域27のSi濃度は、ベース領域24よりもさらに減少する傾向を有してよい。本例において、カウンター領域27におけるSi濃度は、ベース領域24よりも低く、且つ、ドリフト領域22よりも高い。本例において、ドリフト領域22のSi濃度は、1E+16cm−3である。図2には図示しないが、本例においてカウンター領域27とドリフト領域22との境界(即ち、側部領域28と上部ドリフト領域23との境界及び底部領域29とドリフト領域22との境界)は、Si濃度がおもて面14から低下して初めて2E+16cm−3となる深さ位置である。
カウンター領域27におけるSi濃度分布は、ベース領域24とカウンター領域27との境界からカウンター領域27とドリフト領域22との境界まで徐々に減少する傾向を有してよい。本例においては、底部領域29におけるSi濃度は、ドリフト領域22におけるSi濃度よりも高い。同様に、B‐Bにおいては、側部領域28におけるSi濃度は、上部ドリフト領域23におけるSi濃度よりも高い。
カウンター領域27におけるN型不純物濃度は、ドリフト領域22におけるN型不純物濃度の2倍以上且つ10倍以下であってよい。なお、カウンター領域27におけるSi濃度は、ベース領域24におけるMg濃度よりも低くてよい。N型不純物濃度を2倍以上とすることにより、上部ドリフト領域23におけるJFET抵抗を低減することができる。また、10倍以下とすることにより、ベース領域24のP型不純物がN型不純物により補償され、ベース領域24においてP型が発現しにくくなることを防ぐことができる。
本願の発明者は、GaN層20中のソース領域26にイオン注入されたN型不純物がGaN層20中におけるP型のベース領域24を越えて熱拡散したことを確認した。一般に、エピタキシャル成長により形成されたGaN半導体であって、N型不純物としてSiを含むSiドープGaN半導体においては、1300℃で熱処理したとしても、N型不純物はGaN半導体中において拡散しない。GaN半導体における不純物の拡散は、例えば、イオン注入によりGaN半導体に導入された点欠陥の熱拡散に起因すると推測される。また、本願の発明者が知る限り、GaN半導体において、ソース領域26にイオン注入されたN型不純物によりカウンター領域27が形成されたという報告はこれまでされていない。なお、炭化ケイ素(SiC)半導体においては、P型不純物としてのボロン(B)をSiC半導体にイオン注入し、且つ、当該SiC半導体を1700℃程度の高温で熱アニールした場合に、ボロンの熱拡散が確認されていた。しかしながら、SiC半導体に対するN型不純物及びボロン以外のP型不純物に関しては、1700℃程度までの熱アニールにおいて、イオン注入した不純物が熱拡散することは確認されていなかった。
図3Aは、第1比較例における無効領域60及びJFET抵抗領域62を示す図である。第1比較例における半導体装置300は、カウンター領域27を有しない点において第1実施形態の半導体装置100と異なる。
図3Aにおいては、ゲート・オンとした後、ドレイン電極50からソース電極40へ流れる電流を矢印で示す。ドレイン電極50が所定の高電位であり、かつ、ソース電極40が接地電位である場合に、上部ドリフト領域23には電流に対する抵抗となるJFET抵抗領域62‐Aが形成される。JFET抵抗領域62を破線四角で示す。JFET抵抗領域62は、ソース電極40及びドレイン電極50間の電界により上部ドリフト領域23とベース領域24とのPN接合において形成される空乏層が拡張した結果、電流の通路が狭められることで生じ得る。
また、本例においては、ベース領域24の直下に位置するドリフト領域22に、電流が流れない又は電流密度が相対的に低い無効領域60‐Aが存在する。図3Aでは、無効領域60‐Aに斜線を付して示す。無効領域60‐Aが大きいほど、上部ドリフト領域23下における広がり抵抗は高くなる。電流が流れる又は電流密度が相対的に高い領域と無効領域60‐Aとの境界を破線により示す。
図3Bは、第1実施形態における無効領域60及びJFET抵抗領域62を示す図である。図3Bにおいても、ゲート・オンとした後、ドレイン電極50からソース電極40へ流れる電流を矢印で示す。本例においては、ドリフト領域22よりも高濃度のN型不純物を有する側部領域28を設けることにより、第1比較例に比べて空乏層の拡張が抑えられる。その結果、第1比較例に比べて、JFET抵抗を低減することができる。また、本例においては、底部領域29を設けることにより、無効領域60‐Bが形成される範囲が第1比較例における無効領域60‐Aよりも狭くなる。それゆえ、第1比較例に比べて、広がり抵抗を低減することができる。図3Bでは、無効領域60‐Bに斜線を付して示す。
図4は、半導体装置100の製造工程を示す図である。図4の(a)は、GaN基板10上にGaN層20をエピタキシャル成長させる段階である。GaN層20は、有機金属成長法(MOCVD)またはハライド気相成長法(HVPE)等により形成されてよい。GaN層20のSi濃度は、1E+15cm−3以上2E+16cm−3以下であってよい。但し、本例において、GaN層20のSi濃度は、1E+16cm−3である。GaN層20の厚さ(即ち、境界12からおもて面14までの長さ)は、耐圧に応じて変えてよいが、例えば5μm以上20μm以下である。
図4の(b)は、GaN層20のおもて面14とドリフト領域22との間にベース領域24を形成する段階である。本例においては、ベース領域24に対応する領域に所定の開口72‐1を有するマスク材料層70‐1を形成した後、マスク材料層70‐1を介してMgをイオン注入する。マスク材料層70‐1は、GaN層20に対して選択的に除去可能なフォトレジスト層であってよく、これに代えて、二酸化シリコン(SiO2)層であってもよい。マスク材料層70がSiO2層である場合、マスク材料層70の厚みは、フォトレジスト層の開口72に対応する範囲は相対的に薄くてよく、フォトレジスト層の開口72に対応しない範囲は相対的に厚くてよい。
イオン注入の加速エネルギーは、注入深さに応じて変えてよい。加速エネルギーは、所定のイオンの価数に対しては、加速電圧に比例してよい。加速エネルギーを大きくするほど、注入深さを深くすることができる。本例では、加速電圧20、40、70、110、150、200、250及び430(単位は全てkeV)、ならびに、ドーズ量1E+12cm−2以上1E+14cm−2以下の多段注入によりGaN層20にMgイオンを注入する。これにより、深さ方向におけるMg濃度分布をボックスプロファイル(BOX profile)とする。なお、加速エネルギーが小さいほどドーズ量を小さくし、加速エネルギーが大きいほどドーズ量を大きくしてよい。注入深さは、おもて面14から深さ1.25μmまでの範囲であってよい。なお、必ずしも多段注入としなくてよく、一回の注入としてもよい。イオン注入後に、マスク材料層70‐1は除去する。
本例において、ベース領域24を形成する段階とは、Mgをイオン注入する段階であってよく、ベース領域24に注入されたP型不純物がアクセプタとして活性化することまでは要しない。本例においては、Mgをドリフト領域22にイオン注入した後に熱処理を行うことで、Mgをアクセプタとして機能するように活性化する。
図4の(c)は、ベース領域24にN型不純物を注入する段階である。本例においては、ソース領域26に対応する領域に所定の開口72‐2を有するマスク材料層70‐2を形成した後、マスク材料層70‐2を介してSiをイオン注入する。これにより、ベース領域24の底部よりも浅い深さ位置にSi濃度のピークを形成する。
本例では、マスク材料層70‐2を介して、多段注入によりベース領域24にSiをイオン注入する。より詳細には、加速電圧30[keV]でドーズ量6E+14[cm−2]、加速電圧60[keV]でドーズ量8E+14[cm−2]、加速電圧80[keV]でドーズ量1.6E+15[cm−2]及び加速電圧160[keV]でドーズ量3E+15[cm−2]という条件で、ベース領域24にSiをイオン注入する。これにより、深さ方向におけるSi濃度分布をボックスプロファイルとする。
本例においては、ソース領域26とカウンター領域27とを1回のフォトリソグラフィープロセスで形成するべく、一つのマスク材料層70‐1を介してベース領域24にSiを注入する。1回のフォトリソグラフィープロセスにおいては、フォトレジストの塗布、露光、現像及びエッチング並びにフォトレジストの除去等の各工程が1回ずつ行われてよい。本例において、一つのマスク材料層70とは、この1回のフォトリソグラフィープロセスにおいて形成されたマスク材料層70を意味する。それゆえ、本例においては、ソース領域26を形成するための開口72のパターンを有するマスク材料層70と、カウンター領域27を形成するための開口72のパターンを有するマスク材料層70とが同一のマスク材料層70である。
本例においては、1つのフォトマスクを用いてマスク材料層70‐1を形成できる。それゆえ、ソース領域26とカウンター領域27とで異なるマスク材料層70のパターンを用いる場合に比べて、製造工程を少なくすることができ、且つ、製造工程に要する費用を低減することができる。それゆえ、半導体装置100をより安価に製造することができる。
加えて、ソース領域26形成用のイオン注入においてカウンター領域27形成用のイオン注入も行うことができるので、セルフアライン的にカウンター領域27形成用のイオン注入を行うことができる。それゆえ、ソース領域26とカウンター領域27とを個別のマスク材料層70で形成する場合に生じ得る、マスク位置ずれの影響を無くすことができる。したがって、マスク位置ずれを考慮したマージンが不要となるので、ソース領域26及びカウンター領域27をより微細化することができる。
図4の(d)は、GaN層20を熱処理する段階である。なお、GaN層20を熱処理する前に、おもて面14上の全面にキャップ層を形成してよい。これにより、GaN層20から窒素が放出されることを低減することができる。高耐熱性、おもて面14との良好な密着性、キャップ層からGaN層20へ不純物拡散が拡散しないこと、及び、GaN層20に対して選択的に除去可能であることを考慮すると、キャップ層は窒化アルミニウム(AlN)層であることが好ましい。キャップ層形成後に、熱処理装置内にGaN基板10、GaN層20及びキャップ層の積層体を載置し、1100℃以上1400℃以下の温度で積層体を熱処理してよい。なお、熱処理後に、キャップ層は除去する。
本例においては、ベース領域24を形成した後にベース領域24にN型不純物を注入し、さらにその後に熱処理を実行する。これにより、P型不純物のイオン注入時にベース領域24に形成された欠陥を通って、N型不純物がドリフト領域22へ注入されやすくなり、また、N型不純物がドリフト領域22へ熱拡散しやすくなる。これにより、N型不純物をイオン注入した後にベース領域24を形成するべくP型不純物をイオン注入し更にその後に熱処理を実行する場合に比べて、カウンター領域27が形成しやすくなる。
熱処理段階の後において、図1及び図2の説明において述べたドリフト領域22、ベース領域24、ソース領域26、カウンター領域27における不純物の活性化が完了する。熱処理段階の後におけるベース領域24のMg濃度は、5E+16cm−3以上2E+18cm−3以下であってよい。但し、本例において、ベース領域24のMg濃度は、1E+17cm−3以上2E+18cm−3以下である。また、熱処理段階の後におけるベース領域24のZ方向の長さは0.5μm以上2μm以下であってよい。本例において、ベース領域24のZ方向の長さは約0.5μmである。なお、イオン注入後に、マスク材料層70‐1は除去する。
熱処理段階の後におけるソース領域26のSi濃度は、1E+18cm−3以上2E+20cm−3以下であってよい。また、熱処理段階の後におけるソース領域26のZ方向の長さは0.1μm以上0.2μm以下であってよい。熱処理段階の後におけるカウンター領域27のSi濃度は、2E+16cm−3以上1E+17cm−3以下であってよい。また、熱処理段階の後におけるソース領域26の厚さは0.1μm以上2μm以下であってよい。
ベース領域24にN型不純物を注入する段階において、マスク材料層70‐2のX‐Y平面方向の端部においてレジスト垂れ等が無くシャープな形状である場合には、N型不純物の熱拡散の程度は、Z軸方向を1とした場合にX‐Y平面方向が0.8であってよい。つまり、カウンター領域27において、側部領域28のX‐Y平面方向の厚さと底部領域29のZ軸方向の厚さとは異なってよい。
本例において、深さ方向における底部領域29の厚さは、0.5μm以上2μm以下であり、X‐Y平面方向における側部領域28の厚さは、0.4μm以上1.6μm以下である。例えば、底部領域29は1μmの厚さを有し、これに応じて、本例の側部領域28は0.8μmの厚さを有する。底部領域29の厚さを0.5μm以上とし、側部領域28の厚さを0.4μm以上とすることにより、JFET抵抗及び広がり抵抗を低減することを担保することができる。また、底部領域29の厚さを2μm以下とし、側部領域28の厚さを1.6μm以下とすることにより、ベース領域24のP型不純物がN型不純物により補償され、ベース領域24においてP型が発現しにくくなることを防ぐことができる。
図4の(e)は、ゲート絶縁膜32を形成する段階である。本例においては、おもて面14全体を覆う様にゲート絶縁膜32を形成する。例えば、PECVD(Plasma‐Enhanced Chemical Vapor Deposition)により、50nm以上100nm以下のSiO2膜または酸化アルミニウム(Al2O3)膜を形成する。
図4の(f)は、ゲート電極30を形成する段階である。本例においては、Al層またはポリシリコン層を堆積し、その後所定の形状に加工することにより、ゲート電極30を形成する。ゲート電極30を形成後に、例えばゲート電極30をマスクとして用いて、図4(e)で形成したゲート絶縁膜32を所定の形状となるようにエッチングする。なお、フォトリソグラフィー工程を用いて、ゲート絶縁膜32を所定の形状に加工してもよい。
図4の(g)は、ソース電極40及びドレイン電極50を形成する段階である。本例においては、Ti層及びAl層を順次堆積させ、その後、フォトリソグラフィー及びエッチング等を経てソース電極40及びドレイン電極50を形成する。
図5は、半導体装置100を上面視した場合の部分拡大図である。なお、理解を容易にすることを目的として、おもて面14上の膜及び電極等を省略し、ソース領域26及びカウンター領域27に斜線を付して示す。なお、I‐Iを通り、且つ、Z軸方向に平行な断面図は、図1におけるおもて面14より下の半導体装置100に対応する。
本例において、1つのユニット構造90は、六角リング形状のカウンター領域27、ベース領域24、ソース領域26と、六角形形状のベース領域24とを含む。六角リング形状のカウンター領域27は、ユニット構造90の最も外側に位置してよい。上面視において観察される六角リング形状のカウンター領域27は、側部領域28に対応してよい。
六角リング形状のベース領域24は、カウンター領域27とソース領域26との間に位置してよい。カウンター領域27とソース領域26とを直線で結んだ長さLは、ベース領域24におけるチャネル形成領域25のチャネル長Lに対応してよい。なお、ユニット構造90の最も内側には、六角形形状のベース領域24が設けられてよい。六角形形状のベース領域24は、ソース領域26から熱拡散するN型不純物が到達しなかったベース領域24の一部であってよい。六角形形状のベース領域24は、ゲート電極30の下方ではなく、ソース電極40の下に位置するベース領域24の一部であってよい。
本例において、カウンター領域27の外周は、側部領域28と上部ドリフト領域23との境界に対応する。隣接する2つのユニット構造90間には、上部ドリフト領域23が位置してよい。上部ドリフト領域23は、上面視において、各ユニット構造90間にハニカム構造状に設けられてよい。
本例においては、カウンター領域27の形成プロセスに起因して、ソース領域26が設けられる範囲は、X‐Y平面においてカウンター領域27が設けられる範囲に対応する。より具体的には、ソース領域26が設けられる範囲は、カウンター領域27が設けられる範囲に包含される。また、ソース領域26が設けられる範囲は、カウンター領域27が設けられる範囲と相似であってもよい。
図6は、第1変形例における熱処理前のN型不純物濃度分布を示す図である。横軸は、深さ方向を示す。縦軸は、N型不純物濃度を示す。第1変形例においては、ベース領域24にN型不純物を注入する段階において、ベース領域24の底部よりも浅い位置と、ベース領域24よりも深い位置とにN型不純物濃度のピークP4を形成する。なお、図6においては、熱処理する段階の前における不純物濃度分布を示す。ただし、熱処理する段階の後において、ピークP4に由来するピークが残存してもよい。
本例においては、ソース領域26に対応する深さ範囲の異なる位置P1、P2及びP3の各々にSi濃度のピークを形成し、且つ、カウンター領域27の底部領域29に対応する深さ位置P4にSi濃度のピークを形成する。本例においては、第1実施形態に比べて、底部領域29のN型不純物濃度を高くすることができるので、広がり抵抗をさらに低減することができる。
なお、他の変形例においては、ソース領域26、カウンター領域27及びベース領域24を一つのマスク材料層70で形成してもよい。具体的には、ベース領域24を形成するべく、マスク材料層70の開口72を介してMgをイオン注入し、その後、ソース領域26及びカウンター領域27を形成するべく、引き続き同一のマスク材料層70の開口72を介してSiをイオン注入してもよい。これにより、半導体装置の製造工程に要する費用をさらに低減できる。但し、トレードオフとして、チャネル長Lの制御が難しくなる可能性がある。
図7は、第2実施形態における半導体装置200の断面図である。本例の半導体装置200は、トレンチ型のゲート構造を有する縦型MOSFETを含む半導体チップである。本例のトレンチ部80は、ベース領域24を貫通してドリフト領域22に達する。トレンチ部80は、トレンチの内壁に接して設けられたゲート絶縁膜32と、ゲート絶縁膜32に接しトレンチを埋めるように設けられたゲート電極30とを有する。なお、本例においてはベース領域24をエピタキシャル成長により形成し、ソース領域26を不純物拡散により形成する。
本例においても、ベース領域24中に熱拡散したN型不純物が存在する範囲を破線により示す。本例のGaN層20は、第1実施形態と異なり上部ドリフト領域23を有しない。それゆえ、本例のカウンター領域27は、側部領域28を有せず底部領域29を有する。本例は、これらの点において主として第1実施形態と異なる。なお、本例においては、ソース領域26、チャネル形成領域25、及び、カウンター領域27における底部領域29を通りZ軸方向と平行なC‐Cが、図1のA‐A及びB‐Bに対応する。
図8は、半導体装置200の製造工程を示す図である。図8の(a)は、ベース領域24を形成する段階である。本例においては、GaN層20のおもて面14とドリフト領域22との間にベース領域24に対応するエピタキシャル層21を形成する。本例においては、トリメチルガリウム(TMGa)、アンモニア(NH3)及びビスシクロペンタジエニルマグネシウム(Cp2Mg)を含む原料ガスと、窒素(N2)及び水素(H2)を含む押圧ガスとを高温のドリフト領域22上に供給する。これにより、P型のエピタキシャル層21を形成する。なお、Cp2MgのMgは、P型不純物として機能し得る。なお、本例においては、ベース領域24の上面が、GaN層20のおもて面14に対応する。
図8の(b)は、ベース領域24にN型不純物を注入する段階である。本例においても、ソース領域26とカウンター領域27とを1回のフォトリソグラフィープロセスで形成するべく、開口72‐3を有する一つのマスク材料層70‐3を介してベース領域24にSiを注入する。
図8の(c)は、GaN層20を熱処理する段階である。本例においても、ベース領域24を形成した後にベース領域24にN型不純物を注入し、さらにその後に熱処理を実行する。また、本例においても、熱処理段階の後において注入した不純物がドナー及びアクセプタとして機能するようN型及びP型不純物を活性化する。
図8の(d)は、トレンチ82を形成するべく、GaN層20の一部をエッチングにより除去する段階である。図8の(e)は、絶縁膜を形成する段階である。本例においては、おもて面14とトレンチ82の底面及び側面との全体を覆う様に絶縁膜を形成する。材料及び製法は、図4(d)と重複するので説明を省略する。図8の(f)は、ゲート電極30を形成する段階である。本例においては、Al層またはポリシリコン層を堆積した後、絶縁膜よりも上に突出する堆積層を除去することによりゲート電極30を形成する。
図8の(g)は、ソース電極40及びドレイン電極50を形成する段階である。本例においては、絶縁膜を所定形状に加工してゲート絶縁膜32とする。その後、Ti層及びAl層を順次堆積させ、さらにその後、フォトリソグラフィー及びエッチング等を経てソース電極40及びドレイン電極50を形成してよい。
図9Aは、第2比較例における無効領域60‐Cを示す図である。第2比較例における半導体装置400は、カウンター領域27を有しない点において第2実施形態の半導体装置200と異なる。図9Aにおいては、ゲート・オンとした後、ドレイン電極50からソース電極40へ流れる電流を矢印で示す。ベース領域24の直下に位置するドリフト領域22には、無効領域60‐Cが存在する。電流が流れる又は電流密度が相対的に高い領域と無効領域60‐Cとの境界を破線により示す。
図9Bは、第1実施形態における無効領域60‐Dを示す図である。図9Bにおいても、ゲート・オンとした後、ドレイン電極50からソース電極40へ流れる電流を矢印で示す。本例においても、カウンター領域27の一部である底部領域29を設けることにより、無効領域60‐Dが形成される範囲が第2比較例における無効領域60‐Cよりも狭くなる。それゆえ、第2比較例に比べて、広がり抵抗を低減することができる。
図10は、半導体装置200を上面視した場合の部分拡大図である。なお、理解を容易にすることを目的として、おもて面14上の膜及び電極等を省略し、ソース領域26及びカウンター領域27に斜線を付して示す。なお、VII‐VIIを通り、且つ、Z軸方向に平行な断面図は、図7におけるおもて面14より下の半導体装置200に対応する。
本例において、1つのユニット構造95は、六角リング形状のソース領域26と、六角形形状のベース領域24とを含む。なお、カウンター領域27の外周は、六角リング形状のソース領域26の外周に対応する。また、カウンター領域27の最も内周を、六角形形状のベース領域24中において破線により示す。本例のカウンター領域27は、六角リング形状を有する。但し、本例のカウンター領域27は底部領域29のみを有し、底部領域29上にはベース領域24及びソース領域26が存在する。
本例において、破線よりも内側に位置する六角形形状のベース領域24は、ソース領域26から熱拡散するN型不純物が到達しなかったベース領域24の一部である。六角形形状のベース領域24は、ゲート電極30の下方ではなく、ソース電極40の下に位置するベース領域24の一部であってよい。
本例において、隣接する2つのユニット構造95間には、ゲート絶縁膜32及びゲート電極30が位置してよい。ゲート絶縁膜32及びゲート電極30は、上面視において、各ユニット構造95間にハニカム構造状に設けられてよい。
本例においては、カウンター領域27の形成プロセスに起因して、ソース領域26が設けられる範囲が、X‐Y平面においてカウンター領域27が設けられる範囲に対応する。より具体的には、1つのユニット構造95において、ソース領域26の外周はカウンター領域27の外周に一致し、ソース領域26の内周はカウンター領域27の内周よりも外側に位置する。それゆえ、ソース領域26が設けられる範囲は、カウンター領域27が設けられる範囲に包含される。また、ソース領域26が設けられる範囲は、カウンター領域27が設けられる範囲と相似であってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。