JP2018125352A - 半導体装置の製造方法 - Google Patents

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【課題】 熱処理によるIGBTのオン電圧の低下を抑制する。【解決手段】 半導体装置の製造方法であって、IGBTを内蔵しているとともに前記IGBTのp型のコレクタ層が表面に露出している半導体基板を準備する工程と、前記コレクタ層に中間層を介して接続されているとともにアルミニウムを含むコレクタ電極を形成する工程と、前記半導体基板を熱処理する工程を有する。前記中間層が、酸化アルミニウムを含む。前記コレクタ電極を形成する前記工程を実施した段階で、前記中間層における酸素濃度が35at%未満である。【選択図】図1

Description

本明細書に開示の技術は、半導体装置の製造方法に関する。
特許文献1には、IGBT(insulated gate bipolar transistor)のp型コレクタ層の表面に酸化膜が設けられた半導体装置が開示されている。特許文献1では、酸化膜を意図的に形成している。また、コレクタ層の表面に、意図せず酸化膜(自然酸化膜)が形成される場合もある。酸化膜の表面にアルミニウムを含むコレクタ電極を形成すると、コレクタ層とコレクタ電極の間に酸化アルミニウムを含む中間層が形成される。コレクタ電極は、中間層を介してコレクタ層に接続される。
特開2011−204716号公報
コレクタ電極を形成した後に、半導体基板を熱処理する場合がある。このとき、中間層も加熱される。熱処理中に中間層の抵抗が低下する。熱処理を終了しても、中間層の抵抗は元には戻らない。このため、熱処理を経ることで、IGBTのオン電圧が低下する。このように熱処理によってIGBTのオン電圧が低下すると、IGBTの特性を所望の特性に制御することが困難となり、品質上問題となる。
一般に、酸化アルミニウムは絶縁体であるが、酸化アルミニウムの一種である非晶質アルミナはある程度の導電性を有することが知られている。コレクタ層とコレクタ電極の間の中間層には、非晶質アルミナが存在していると考えられる。熱処理によって中間層の抵抗が低下する現象は、熱処理中に中間層内の酸素がコレクタ電極側へ拡散し、非晶質アルミナ内の酸素濃度が低下するために生じると考えられる。中間層の抵抗は、中間層内の酸素濃度が35at%より高いときには高く、35at%より低いときには低く、35at%を境界として急激に変化することが分かった。この中間層の特性を利用して、本明細書に開示の製造方法は、熱処理による中間層の抵抗の変化を抑制する。
本明細書が開示する半導体装置の製造方法は、IGBTを内蔵しているとともに前記IGBTのp型のコレクタ層が表面に露出している半導体基板を準備する工程と、前記コレクタ層に中間層を介して接続されているとともにアルミニウムを含むコレクタ電極を形成する工程と、前記半導体基板を熱処理する工程を有する。前記中間層が、酸化アルミニウムを含む。前記コレクタ電極を形成する前記工程を実施した段階で、前記中間層における酸素濃度が35at%未満である。
この製造方法では、コレクタ電極を形成する工程を実施した段階で、中間層における酸素濃度が35at%未満である。その後、半導体基板を熱処理する工程を実施するときに、中間層が加熱されて、中間層からコレクタ電極に酸素が拡散する。このため、中間層における酸素濃度が低下する。しかしながら、元の中間層の酸素濃度が35at%未満であるので、熱処理によって中間層の酸素濃度が低下しても、中間層の抵抗はほとんど低下しない。このため、熱処理によってIGBTのオン電圧がほとんど低下しない。このように、この製造方法によれば、熱処理によるIGBTのオン電圧の低下を抑制することができる。
実施形態の半導体装置の縦断面図。 中間層の酸素濃度とオン電圧の低下量との関係を示すグラフ。 RC−IGBTのカソード層50の配置を示す図。 RC−IGBTのカソード層50の配置を示す図。 RC−IGBTのカソード層50の配置を示す図。 RC−IGBTのカソード層50の配置を示す図。
図1に示す実施形態の半導体装置10は、半導体基板12と、上部電極14と、下部電極16を有している。半導体基板12は、シリコン製の基板である。上部電極14は、半導体基板12の上面に接している。半導体基板12の下面は、酸化アルミニウム(Al)によって構成されている中間層15によって覆われている。下部電極16は、中間層15の表面を覆っている。下部電極16は、アルミニウムまたはAlSi(アルミニウムとシリコンの合金)によって構成されている。中間層15の厚みが極めて薄いので、下部電極16は半導体基板12に対して電気的に接続されている。
半導体基板12は、エミッタ領域22、ボディ領域24、ドリフト領域26、バッファ領域28及びコレクタ層30を有している。
エミッタ領域22は、n型領域であり、半導体基板12の上面において上部電極14に接続されている。
ボディ領域24は、p型領域である。ボディ領域24は、エミッタ領域22の側方からエミッタ領域22の下側まで伸びている。ボディ領域24は、ボディコンタクト領域24aと、低濃度ボディ領域24bを有している。ボディコンタクト領域24aは、高いp型不純物濃度を有している。ボディコンタクト領域24aは、半導体基板12の上面において上部電極14に接続されている。低濃度ボディ領域24bは、ボディコンタクト領域24aよりも低いp型不純物濃度を有している。低濃度ボディ領域24bは、エミッタ領域22とボディコンタクト領域24aの下側に形成されている。
ドリフト領域26は、n型領域であり、ボディ領域24の下側に形成されている。ドリフト領域26は、ボディ領域24によってエミッタ領域22から分離されている。ドリフト領域26のn型不純物濃度は、エミッタ領域22よりも低い。
バッファ領域28は、n型領域であり、ドリフト領域26の下側に形成されている。バッファ領域28のn型不純物濃度は、ドリフト領域26よりも高い。
コレクタ層30は、p型領域であり、バッファ領域28の下側に形成されている。コレクタ層30は、半導体基板12の下面において中間層15に接している。コレクタ層30は、中間層15を介して下部電極16に接続されている。コレクタ層30は、ドリフト領域26及びバッファ領域28によって、ボディ領域24から分離されている。
半導体基板12の上面には、複数のトレンチが形成されている。各トレンチは、エミッタ領域22に隣接する位置に形成されている。各トレンチは、ドリフト領域26に達する深さまで伸びている。
各トレンチの内面は、ゲート絶縁膜32によって覆われている。また、各トレンチ内には、ゲート電極34が配置されている。各ゲート電極34は、ゲート絶縁膜32によって半導体基板12から絶縁されている。各ゲート電極34は、ゲート絶縁膜32を介して、エミッタ領域22、低濃度ボディ領域24b及びドリフト領域26に対向している。各ゲート電極34の上部には、層間絶縁膜36が形成されている。各ゲート電極34は、層間絶縁膜36によって上部電極14から絶縁されている。
上述したエミッタ領域22、ボディ領域24、ドリフト領域26、バッファ領域28、コレクタ層30及びゲート電極34等によって、IGBTが構成されている。上部電極14は、IGBTのエミッタ電極として機能する。下部電極16は、IGBTのコレクタ電極として機能する。
次に、半導体装置10の製造方法について説明する。なお、本実施形態の製造方法は、下部電極16を形成する工程に特徴を有するので、この工程に関連する工程について詳細に説明する。
半導体基板12の下面にp型不純物を注入することによって、コレクタ層30が形成される(コレクタ層形成工程)。この段階では、コレクタ層30は、半導体基板12の下面に露出している。
次に、下部電極形成工程を実施する。なお、コレクタ層形成工程を実施してから下部電極形成工程を実施するまでの間に、半導体基板12の下面に極めて薄い自然酸化膜(酸化シリコン膜)が成長する。下部電極形成工程では、半導体基板12の下面(すなわち、コレクタ層30の表面)に、アルミニウムまたはAlSiを主成分とする下部電極16を形成する。より詳細には、下部電極16は、自然酸化膜の表面に形成される。下部電極16を形成するときに、自然酸化膜中の酸素と下部電極16中のアルミニウムが反応して酸化アルミニウムが生成される。その結果、図1に示すように、下部電極16とコレクタ層30の間に酸化アルミニウムによって構成された中間層15が形成される。ここでは、中間層15における酸素濃度が35at%未満となるように、下部電極形成工程の条件が調整される。
その後、半導体基板12に対して熱処理を実施する。熱処理中に、中間層15も加熱される。中間層15が加熱されると、中間層15内の酸素が下部電極16へ拡散し、中間層15内の酸素濃度が低下する。中間層15の抵抗は、中間層内の酸素濃度が35at%以上のときには高く、35at%未満のときには低く、35at%を境界として急激に変化する。本実施形態の製造方法では、熱処理前の中間層15の酸素濃度が35at%未満であるので、熱処理中に中間層15の酸素濃度が低下しても、中間層15の抵抗がほとんど変化しない。このため、熱処理によりIGBTのオン電圧が低下することを抑制することができる。
なお、図2は、熱処理の前後におけるIGBTのオン電圧Vonの変化を示している。図2の横軸は、下部電極形成工程を実施した段階(すなわち、熱処理前の段階)における中間層15の酸素濃度を示している。図に示すように、熱処理前の中間層15の酸素濃度が35at%以上の場合には熱処理によってオン電圧Vonが大きく低下するのに対し、熱処理前の中間層15の酸素濃度が35at%未満の場合には熱処理を実施してもオン電圧Vonがほとんど変化しない。図2から明らかなように、下部電極形成工程を実施した段階で中間層15の酸素濃度を35at%未満に制御することで、熱処理工程におけるオン電圧の低下を抑制できる。また、下部電極形成工程を実施した段階での中間層15の酸素濃度は、30at%以下であることがより好ましい。
なお、上述した実施形態では、下部電極形成工程において、半導体基板12の下面全域に酸素濃度が35at%未満の中間層を形成してもよいし、半導体基板12の下面の一部の範囲内のみに酸素濃度が35at%未満の中間層を形成してもよい。
なお、上述した実施形態では、IGBTを有する半導体装置について説明した。しかしながら、IGBTとダイオードを有する半導体装置(いわゆる、RC−IGBT(reverse conducting insulated gate bipolar transistor))に本明細書に開示の技術を適用してもよい。ダイオードのアノード層(p型領域)は上部電極14に接続され、ダイオードのカソード層(n型領域)は下部電極16に接続される。例えば、図3に示すように、半導体基板12の下面においてコレクタ層30に隣接するようにカソード層50を設けることができる。この場合、下部電極形成工程において、半導体基板12の下面全域に酸素濃度が35at%未満の中間層を形成してもよいし、半導体基板12の下面の一部の範囲(例えば、図3の範囲90)にのみ酸素濃度が35at%未満の中間層を形成してもよい。また、図3では、ダイオード領域(すなわち、カソード層50)が矩形の複数の範囲内に形成されていた。しかしながら、例えば図4、5、6に示すように、ダイオード領域(すなわち、カソード層50)が他の形状で形成されてもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
10 :半導体装置
12 :半導体基板
14 :上部電極
15 :中間層
16 :下部電極
22 :エミッタ領域
24 :ボディ領域
26 :ドリフト領域
28 :バッファ領域
30 :コレクタ層
32 :ゲート絶縁膜
34 :ゲート電極
36 :層間絶縁膜

Claims (1)

  1. 半導体装置の製造方法であって、
    IGBTを内蔵しており、前記IGBTのp型のコレクタ層が表面に露出している半導体基板を準備する工程と、
    前記コレクタ層に中間層を介して接続されており、アルミニウムを含むコレクタ電極を形成する工程と、
    前記半導体基板を熱処理する工程、
    を有し、
    前記中間層が、酸化アルミニウムを含み、
    前記コレクタ電極を形成する前記工程を実施した段階で、前記中間層における酸素濃度が35at%未満である、
    製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021656A (ja) * 2017-07-11 2019-02-07 三菱電機株式会社 電力用半導体装置およびその製造方法
WO2020115838A1 (ja) * 2018-12-05 2020-06-11 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124877A (ja) * 1994-10-24 1996-05-17 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JP2002075909A (ja) * 2000-09-01 2002-03-15 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP2009010421A (ja) * 2008-10-01 2009-01-15 Toyota Motor Corp 半導体装置を回路基板に実装する方法
WO2011080957A1 (ja) * 2009-12-29 2011-07-07 シャープ株式会社 薄膜トランジスタ、その製造方法、および表示装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124877A (ja) * 1994-10-24 1996-05-17 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JP2002075909A (ja) * 2000-09-01 2002-03-15 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP2009010421A (ja) * 2008-10-01 2009-01-15 Toyota Motor Corp 半導体装置を回路基板に実装する方法
WO2011080957A1 (ja) * 2009-12-29 2011-07-07 シャープ株式会社 薄膜トランジスタ、その製造方法、および表示装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021656A (ja) * 2017-07-11 2019-02-07 三菱電機株式会社 電力用半導体装置およびその製造方法
WO2020115838A1 (ja) * 2018-12-05 2020-06-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
JPWO2020115838A1 (ja) * 2018-12-05 2021-06-10 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7008844B2 (ja) 2018-12-05 2022-01-25 三菱電機株式会社 半導体装置および半導体装置の製造方法

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