JPWO2014125565A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JPWO2014125565A1
JPWO2014125565A1 JP2015500017A JP2015500017A JPWO2014125565A1 JP WO2014125565 A1 JPWO2014125565 A1 JP WO2014125565A1 JP 2015500017 A JP2015500017 A JP 2015500017A JP 2015500017 A JP2015500017 A JP 2015500017A JP WO2014125565 A1 JPWO2014125565 A1 JP WO2014125565A1
Authority
JP
Japan
Prior art keywords
semiconductor layer
region
insulating layer
layer
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015500017A
Other languages
English (en)
Inventor
康弘 平林
康弘 平林
大西　徹
徹 大西
克彦 西脇
克彦 西脇
順 斎藤
順 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of JPWO2014125565A1 publication Critical patent/JPWO2014125565A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Abstract

表面側半導体層と絶縁層と裏面側半導体層が順に積層しているＳＯＩ基板を用いて、半導体層の厚みが管理されている縦型の半導体装置を量産する。ＳＯＩ基板の表面に対して表面から実施する処理を施し、ＳＯＩ基板の裏面からエッチングして裏面側半導体層と絶縁層を除去して表面側半導体層の裏面を露出させ、露出した表面側半導体層の裏面に対して裏面から実施する処理を施す。ＳＯＩ基板の表面側半導体層の厚みは正確に管理でき、その表面側半導体層と同じ厚みの半導体層を持つ半導体装置が量産される。半導体装置として機能する半導体構造が形成されている活性領域でない領域では、裏面側半導体層と絶縁層を除去する必要がない。活性領域では絶縁層と裏面側半導体層が除去されており、周辺耐圧領域では絶縁層と裏面側半導体層が残存している縦型の半導体装置を量産することもできる。高性能な半導体装置を歩留まりよく量産できる。

Description

本明細書では、半導体装置とその製造方法を開示する。特に、半導体基板を薄板化して製造する縦型の半導体装置とその製造方法に関する。ここでいう縦型の半導体装置とは、半導体基板に形成されている表面電極と裏面電極の間を電流が流れる半導体装置をいう。
縦型の半導体装置の性能には、半導体基板の厚みが影響する。多くの場合、半導体基板を薄板化することで半導体装置の性能が向上する。薄板化した半導体基板は、割れ易くて撓み易く、取り扱いが難しい。そのために、薄板化した半導体基板に半導体製造プロセスを施して半導体装置を製造することは困難である。そこで、薄板化する前の半導体基板の表面に対して表面から実施する処理を施し、処理を終えた半導体基板の表面に補強部材を固定し、表面を補強した半導体基板の裏面を研磨して半導体基板を薄板化し、薄板化した半導体基板の裏面に対して裏面から実施する処理を施し、その後に半導体基板の表面から補強部材を剥離する技術が普及している。
特開２００９−０６４８２５号公報 特開２００５−３１７５７０号公報 特開２００４−０８８０７４号公報 特開２０００−０４０７７３号公報 特開２０００−０４０７１１号公報
上記の製造方法では、半導体基板の裏面を研磨して薄板化する際に、薄板化した半導体基板の厚みを一定値に管理するのが難しい。製造するたびに薄板化した半導体基板の厚みが相違することになり、半導体装置群を量産したときの厚みのばらつきが大きい。
特に、半導体基板の表面から実施する処理を施した段階で半導体基板の表面が平坦でなくなっており、表面に起伏が形成されている場合がある。表面に起伏が生じている場合には、裏面加工の際に半導体基板が撓み易く、同じ半導体基板内でも半導体基板の厚みがばらつき易い。同一の半導体基板から複数個の半導体装置を製造する場合には、同時に製造した半導体装置群の中でも、厚みのばらつきが大きい。
さらに従来の製造方法では、基板を一様に薄板化してしまうことから、半導体基板が割れたり撓んだりし易い。
本明細書では、半導体基板の厚みのばらつきが小さい、縦型の半導体装置群を量産する方法を開示する。また本明細書では、上記の基本技術を発展させた改良技術も開示する。この改良技術では、半導体装置群の性能を確保するのに必要な範囲では規定の厚みに薄板化することによって半導体装置の性能を高いレベルで安定させるとともに、半導体装置の性能に関係しない範囲では半導体基板を薄板化しないことによって半導体基板の強度を確保する。この改良技術でも、薄板化する範囲では基本技術を活用する。
本明細書で開示する基本技術では、ＳＯＩ基板に対して半導体製造プロセスを施す。ここでいうＳＯＩ基板は、表面側半導体層と絶縁層と裏面側半導体層が順に積層しており、表面側半導体層と裏面側半導体層の双方がシリコンを含む半導体材料（例えばＳｉまたはＳｉＣの単結晶）で形成されている積層基板をいう。ここでいう裏面側とは、薄板化するためにエッチングする側をいい、表面側とは、エッチング後も残留する側をいう。
本明細書で開示する基本技術では、ＳＯＩ基板の表面側半導体層の表面に対して、表面から実施する処理を施す。次に、ＳＯＩ基板の裏面からエッチングし、半導体装置として機能する半導体構造が形成されている活性領域の少なくとも一部における裏面側半導体層と絶縁層を除去して表面側半導体層の裏面を露出させる。その後に、ＳＯＩ基板の表面側半導体層の裏面に対して、裏面から実施する処理を施し、縦型の半導体装置に必要な半導体構造を製造する。
エッチング工程では、活性領域の少なくとも一部において、裏面側半導体層と絶縁層を除去する。すなわち、活性領域とそれ以外の領域の全域において、裏面側半導体層と絶縁層を除去してもよい。活性領域では裏面側半導体層と絶縁層を除去し、それ以外の領域では裏面側半導体層と絶縁層を残存させてもよい。活性領域の一部を薄板化することで必要な性能を確保できる場合があり、その場合は、活性領域の一部において裏面側半導体層と絶縁層を除去すればよい。
エッチング工程に先だって、ＳＯＩ基板の裏面を機械的に研磨して裏面側半導体層を薄板化しておいてもよい。すなわち、表面側半導体層の裏面を露出させる段階をエッチングで実現すればよく、それに先立つ段階では機械的研磨工程を採用してもよい。
上記の製造方法では、ＳＯＩ基板の裏面からエッチングして裏面側半導体層と絶縁層を除去し、表面側半導体層を残留させる。エッチング後に残留する表面側半導体層によって薄板化した半導体基板を得る。エッチング技術によると、絶縁層をエッチングして表面側半導体層をエッチングしない現象を得ることができる。そのために、この方法によると、表面側半導体層が裏面側から薄板化されてしまうことを防止できる。「薄板化した半導体基板の厚み」＝「ＳＯＩ基板の表面側半導体層の厚み」の関係を得ることができる。
ＳＯＩ基板の表面側半導体層の厚みは正確に管理することができる。それに対して、半導体基板の裏面を研磨して薄板化した半導体基板の厚みのばらつきは大きい。「ＳＯＩ基板の表面側半導体層の厚みのばらつき」＜「研磨して薄板化した半導体基板の厚みのばらつき」の関係を得ることができる。
上記の製造方法によると、上記の２技術要素が複合され、半導体基板の厚みのばらつきが小さい縦型の半導体装置群を量産することができる。
エッチング工程に先立つ段階では、機械的研磨工程を採用して薄板化してもよい。表面側半導体層の裏面を露出させる段階をエッチングで実現すれば、絶縁層をエッチングして表面側半導体層をエッチングしない現象を得ることができ、「薄板化した半導体基板の厚み」＝「ＳＯＩ基板の表面側半導体層の厚み」の関係を得ることができる。機械的研磨工程を併用すると、薄板化処理に要する時間が短縮される。
本明細書で開示する基本技術では、ＳＯＩ基板の裏面からエッチングして裏面側半導体層と絶縁層を除去する一方において、表面側半導体層を残留させることによって半導体基板を薄板化する。その基本技術では、エッチング技術によると、絶縁層をエッチングして表面側半導体層をほとんどエッチングしない現象が得られることを活用する。ＳＯＩ基板の全域に亘って裏面側半導体層と絶縁層を除去してもよい。
縦型の半導体装置の半導体基板を薄板化するのは、半導体装置の性能を向上させるためである。性能向上に必要な領域は必ずしも全域でない。半導体装置として機能する半導体構造が形成されている活性領域さえ薄板化すれば、残余の領域を薄板化する必要はない。活性領域の一部を薄板化することで必要な性能を確保できる場合があり、その場合は、活性領域の一部を薄板化すればよく、残余の領域を薄板化する必要はない。
エッチング技術によると、領域を限定してエッチングすることができる。領域を限定して裏面側半導体層と絶縁層を除去し、領域外では裏面側半導体層と絶縁層を残留させることができる。薄板化が必要な領域のみを薄板化し、残余の領域では薄板化前の厚い基板を残存させることができる。残余の領域では薄板化しないと、その部分が補強部材となって半導体基板の強度を確保することに貢献する。
本明細書で開示する改良された技術では、上記の２技術要素を組み合わせ、性能向上に必要な領域ではエッチングして薄板化し、残余の領域ではエッチングしない。改良された技術によると、エッチングしないで残留する裏面側半導体層と絶縁層が、薄い表面側半導体層を補強する結果を得ることができる。改良された技術によると、半導体装置の性能向上に必要な領域では薄板化されており、性能向上に必要でない範囲では半導体基板が割れたり撓んだりすることを防止するだけの厚みが確保されている半導体装置を量産することができる。
実施例の製造方法で用いるＳＯＩ基板の断面構造を示す。 ＳＯＩ基板の表面に必要な処理を施した段階での断面構造を示す。 ＳＯＩ基板の表面に補強部材を固定して裏面から研磨した段階での断面構造を示す。 研磨工程で残留した裏面側半導体層をエッチングして絶縁層を露出させた段階での断面構造を示す。 絶縁層越しにイオン注入してコレクタ領域を形成した段階での断面構造を示す。 絶縁層をエッチングして表面側半導体層の裏面を露出させた段階での断面構造を示す。 表面側半導体層の裏面に裏面電極を形成した段階での断面構造を示す。 補強部材を剥離した段階での断面構造を示す。 半導体基板の厚みと短絡耐量の関係を示す。 半導体基板の厚みとオン電圧の関係を示す。 裏面に施す処理方法ごとに、不純物濃度と深さの関係を示す。 改良した実施例の製造方法によって、裏面側半導体層の一部の領域を薄板化して残部を薄板化しない段階での断面構造を示す。 改良した実施例の製造方法で製造される半導体装置の断面構造を示す。 改良した第２実施例の半導体装置の断面構造を示す。 改良した第３実施例の半導体装置の断面構造を示す。 改良した第４実施例の半導体装置の断面構造を示す。 改良した第５実施例の半導体装置の断面構造を示す。 改良した第６実施例の半導体装置の断面構造を示す。
以下に説明する実施例の特徴を整理しておく。
（特徴１）表面側半導体層がｎ型のＳｉ単結晶であり、絶縁層がＳｉＯ2層であり、裏面側半導体層がＳｉ単結晶であるＳＯＩ基板を用いる。
（特徴２）裏面側半導体層は、ｐ型でもよいしｎ型でもよい。導電型は制約されない。
（特徴３）表面側半導体層の不純物濃度が、ＩＧＢＴのドリフト領域に必要な濃度に調整されている。
（特徴４）表面側半導体層であるｎ型のＳｉ単結晶の裏面近傍に、ｎ型不純物の高濃度な拡散領域が形成されている。
（特徴５）ｎ型不純物の高濃度拡散領域の不純物濃度が、ＩＧＢＴのバッファ領域に必要な濃度に調整されている。
（特徴６）絶縁層越しに、ｐ型不純物を注入してｐ型に反転させる。その不純物濃度が、ＩＧＢＴのコレクタ領域に必要な濃度に調整されている。ｎ型不純物の高濃度拡散領域の裏面近傍にコレクタ領域が形成されるエネルギーでｐ型不純物を注入する。
（特徴７）周辺耐圧構造に囲繞されている領域（活性領域）内にＩＧＢＴが形成されている。
（特徴８）周辺耐圧構造に囲繞されている領域（活性領域）内にＩＧＢＴとダイオードが形成されている。
（特徴９）周辺領域では、コレクタ領域が形成されていてもよいし、いなくてもよい。
（特徴１０）周辺領域では、バッファ領域が形成されていてもよいし、いなくてもよい。
（特徴１１）周辺領域では裏面側半導体層と絶縁層が残留し、活性領域では裏面側半導体層と絶縁層が除去されている。
（特徴１２）活性領域の一部では裏面側半導体層と絶縁層が除去されており、活性領域の残部と周辺領域では裏面側半導体層と絶縁層が残留している。
（特徴１３）周辺耐圧構造は、リサーフ層を備えている。
（特徴１４）周辺耐圧構造は、ガードリングを備えている。
図１は、第１実施例の半導体装置の製造方法を実施する前のＳＯＩ基板２の断面構造を示している。図示の明瞭化のために、ハッチングを省略して図示する。ＳＯＩ基板２は、表面側半導体層１０と絶縁層５０と裏面側半導体層６０が積層された構造を備えている。表面側半導体層１０と裏面側半導体層６０は、Ｓｉの単結晶基板であり、絶縁層５０は、ＳｉＯ2で形成されている。表面側半導体層１０の厚みは、単独では割れ易くて撓み易いほど薄いが、厚い裏面側半導体層６０で補強されていることから、ＳＯＩ基板２自体は取り扱い易い。なお、図における厚み方向の寸法は、図示の明瞭化のために、実際の比率と相違している。
ＳＯＩ基板２の表面側半導体層１０にはｎ型の不純物が導入されている。その不純物濃度は、最終的に製造するＩＧＢＴのドリフト領域の濃度に合わせてある。表面側半導体層１０の裏面１０ｂの近傍には、ｎ型の不純物が濃く導入されている。裏面近傍のｎ型の不純物の高濃度導入領域１４の濃度は、最終的に製造するＩＧＢＴのバッファ領域の濃度に合わせてある。またｎ型の不純物の高濃度導入領域１４の裏面１０ｂからの深さは、最終的に製造するＩＧＢＴのバッファ領域の深さにあわせてある。ＳＯＩ基板２は、表面側半導体層１０と裏面側半導体層６０を貼り合わせて製造する。貼り合わせる前の表面側半導体層１０を処理してｎ型の不純物の高濃度導入領域１４を形成することから、不純物濃度と深さを自在に調整することができる。本実施例では、図１１を参照して後で説明するように、ｎ型の不純物の高濃度導入領域１４は、表面側半導体層１０の裏面１０ｂからほぼ１２μｍの深さにまで達している。図１の参照番号１２は、ｎ型の不純物の高濃度導入領域１４の形成後にも残留するｎ型不純物の低濃度領域を示している。図中における太線は基板と基板の境界を示し、細線は領域と領域の境界を示している。図１のＳＯＩ基板２は基板製造業者から購入することができる。
図２は、ＳＯＩ基板２の表面２ａ（すなわち表面側半導体層の表面）に、必要な処理を施した段階での断面構造を示す。本実施例では、ＩＧＢＴを製造する。そこで、この段階では、ＩＧＢＴを実現するのに必要な表面側の半導体構造を製造する。すなわち、ｐ型のボディ領域１６、ｎ型のエミッタ領域１８、トレンチゲート電極２０、ｐ型のボディコンタクト領域２２、周辺耐圧構造２８、エミッタ電極２４、保護膜２６等を製造する。ｐ型のボディ領域１６は、表面２ａからｎ型不純物の低濃度領域１２の浅部にｐ型不純物を注入して製造する。図２では、ボディ領域１６の形成後にも残留するｎ型不純物の低濃度領域を参照番号１２ａで示している。ｎ型不純物の低濃度領域１２ａは、ドリフト領域となる。表面２ａに対する処理が終了した段階では、エミッタ電極２４と保護膜２６の高さが相違している。すなわち、表面処理後のＳＯＩ基板２の表面は平坦でなく、起伏が存在する状態となっている。なお図２では、トレンチゲート電極２０を取り囲むゲート絶縁膜やトレンチゲート電極２０とエミッタ電極２４を絶縁する層間絶縁膜等の詳細構造の図示を省略している。
図３では、ＳＯＩ基板２の上下を反転して図示している。図３の段階では、表面２ａに対する処理が終了した段階のＳＯＩ基板２の表面に補強部材７０を貼り付けて、後で実施する薄板化作業に備える。表面２ａに対する処理が終了した段階のＳＯＩ基板２の表面は平坦でなく、保護膜２６が厚いことから、補強部材７０は保護膜２６に貼り付けられる。補強部材７０とエミッタ電極２４の間には空間が残留している。保護膜２６の表面に補強部材７０を貼り付けたら、ＳＯＩ基板２の裏面２ｂから、裏面側半導体層６０を機械的に研磨する。この研磨工程は、裏面側半導体層６０が薄板化された状態で終了する。図３の参照番号６０ａは研磨することで除去された研磨領域を示し、参照番号６０ｂは研磨工程後に残留する残留領域を示している。
前記したように、補強部材７０とエミッタ電極２４の間には空間が残留している。その状態で研磨すると、ＳＯＩ基板２が撓む。ＳＯＩ基板２は撓んだ状態で研磨される。研磨が終了すると、ＳＯＩ基板２が撓みから開放される。すると、研磨中は平坦であった残留領域６０ｂの研磨面６０ｃが上に凸な曲面となってしまう。
従来の製造方法では、基板の裏面を研磨して薄板化する（ただし研磨する基板はＳＯＩ基板でない）。そのため、研磨中の基板の撓みが薄板化された基板の厚みに直接的に影響する。従来の製造方法では、基板内の場所によって、基板の厚みが変化してしまう現象が生じる。従来の製造方法では、研磨中の基板の撓みが基板の厚みを不均一にすることを前提にして半導体装置を設計しなければならなかった。後記するように、それが半導体装置の性能向上を妨げていた。
本実施例では、研磨だけで薄型化するのではなく、その後にエッチングして薄板化することによって、上記の問題に対処する。図４は、研磨後に残留した残留領域６０ｂをエッチングして除去した状態を示す。この段階では、残留領域６０ｂ（Ｓｉの単結晶）をエッチングして絶縁層５０（ＳｉＯ2）をほとんどエッチングしないエッチャントを用いてエッチングする。絶縁層５０の裏面５０ｂが、ＳＯＩ基板の裏面に露出したら、エッチングを終了する。この段階で、研磨中の基板の撓みが残留領域６０ｂの研磨面６０ｃを曲面にするという問題が解消する。ＳＯＩ基板の裏面に露出する絶縁層５０の裏面５０ｂは平坦である。ここでいうエッチングは、ＳＯＩ基板を撓ませないで残留領域６０ｂを除去する手法であればよく、湿式でも乾式でもよい。
本実施例では、図３で６０ａに示した領域は機械的に研磨して除去する。それに代えて裏面側半導体層６０の全厚みを、エッチングして除去してもよい。絶縁層５０が厚く、絶縁層５０の厚みの範囲内で研磨工程を終了できる場合には、残留領域６０ｂを残さず、絶縁層５０が露出するまで研磨してもよい。大事なことは、表面側半導体層１０の裏面１０ｂに傷つけることなく薄板化することであり、残留領域６０ｂを残すことや、エッチングして絶縁膜５０の裏面５０ｂを傷つけないで露出させることは不可欠ではない。
図５は、絶縁層５０越しに、ｐ型イオンを注入している段階を示す。ｐ型イオンの注入濃度は、ｎ型不純物の高濃度導入領域１４の注入密度よりもさらに濃くする。また、ｐ型イオンが、ｎ型不純物の高濃度導入領域１４の裏面１４ｅの近傍に留まるエネルギーで注入する。この結果、ｎ型不純物の高濃度導入領域１４の裏面１４ｅの近傍はｐ型となる。ｐ型化された領域は、コレクタ領域３０となる。図５において、参照番号１４ａは、ｐ型イオンの注入後も残留したｎ型不純物の残留領域を示している。ｎ型不純物の残留領域はＩＧＢＴのバッファ領域１４ａとなる。
図５の工程では、絶縁層５０を残留させた状態でｐ型イオンを注入する。絶縁層５０が残留している状態でイオンを注入すると、金属が基板内に侵入して基板を汚染することを防止できる。また、図５の工程は、ＩＧＢＴとなる半導体装置を製造する場合を図示している。ＩＧＢＴとダイオードの双方を備えている半導体装置を製造する場合、ＩＧＢＴの形成範囲ではｐ型イオンを注入してコレクタ領域を形成し、ダイオードの形成範囲ではｎ型イオンを注入してカソード領域を形成する。図５に示すイオン注入工程は、絶縁膜５０を除去した後に実施してもよい。
図６は、絶縁膜５０をエッチングして除去した状態を示す。この段階では、絶縁膜５０（ＳｉＯ2）をエッチングして表面側半導体層１０（Ｓｉの単結晶）をほとんどエッチングしないエッチャントを用いてエッチングする。表面側半導体層１０の裏面１０ｂが露出したらエッチングを終了する。上記によって、半導体基板の薄板化が完了する。
処理対象とする基板にＳＯＩ基板を選択し、絶縁膜をエッチングして表面側半導体層をほとんどエッチングしないエッチャントを用いてエッチングして表面側半導体層のみを残留させることによって薄板化する方法によると、
（１）薄板化した半導体基板に絶縁膜が残留することがなく、
（２）薄板化の際に表面側半導体層を薄板化することもなく、
（３）薄板化の際に表面側半導体層の裏面を傷つけることもない。
上記の結果、「薄板化された半導体基板の厚み＝ＳＯＩ基板の表面側半導体層の厚み」の関係を得ることができる。
表面側半導体層の厚みが正確に一定値に管理されているＳＯＩ基板を入手することが可能である。本実施例の薄板化方法によると、薄板化された半導体基板の厚みのばらつきを抑えることができる。また、薄板化した面に傷を発生させることもない。
図７は、薄板化したＳＯＩ基板２の裏面（すなわち表面側半導体層１０の裏面１０ｂ）にコレクタ電極３２を形成した段階を示している。
図８は、補強部材７０を剥離した段階を示している。図８では再び上下を反転して図示している。本実施例の製造方法で製造した半導体装置によると、エミッタ電極２４とコレクタ電極３２の間に介在している半導体基板の厚みＬが常に一定に管理されている半導体装置を量産することができる。
薄板化された半導体基板の厚みのばらつきを抑制することの利点を説明する。図９は、半導体基板の厚みと短絡耐量の関係を示す。右側ほど半導体基板が厚く、上側ほど短絡耐量が高い。短絡耐量は、半導体装置に異常な大電流が流れたときに半導体装置が破壊されるまでの耐量であり、耐量が高いほど半導体装置は破壊され難い。耐量は、発熱量と伝熱量で決まり、半導体基板が厚いほど短絡耐量が高いという関係となる。
図中のＡは、半導体装置に必要とされる短絡耐量の下限値を示している。すなわち、半導体基板は少なくともＢよりも厚い必要があることを示している。ＢＤ間の距離は、従来の製造方法（すなわち研磨して薄板化する方法）による場合の半導体基板の厚みのばらつきの大きさを示している。ばらつきがあってもＢ以上の厚みが得られるようにする必要がある。従来の製造方法では、薄板化した半導体基板の厚みをＤとする設計が必要とされ、そうしないと、半導体基板の厚みがばらついたときに短絡耐量の下限値Ａを満たせないことがわかる。それに対して、ＢＣ間の距離は、実施例の製造方法（すなわちＳＯＩ基板の表面側半導体層を残留せせることで薄板化する方法）による場合の、半導体基板の厚みのばらつきの大きさを示している。前記したように、実施例の製造方法によるとばらつきが減少するために、半導体基板の厚みの設計値をＣにできることがわかる。設計値をＤからＣに薄くしても、短絡耐量の下限値Ａを満たせることがわかる。
一例を挙げると、従来技術による場合のＢＤ間距離は１０μｍであり、Ｂ＝１１４μｍの場合にはＤ＝１２４μｍとなる。それが実施例によると、ＢＣ間距離が１μｍとなり、Ｃ＝１１５μｍとなる。半導体基板の厚みの設計値を１２４μｍから１１５μｍに薄くすることができる。
図１０は、半導体基板の厚みと半導体装置のオン電圧の関係を示している。右側ほど半導体基板が厚く、上側ほどオン電圧が高い。オン電圧は、半導体装置のオン時におけるエミッタとコレクタ電極間の電位差であり、オン電圧が高いほど半導体装置による損失が大きい。半導体基板が薄いほどオン電圧が低いという関係となっている。半導体装置の性能向上には、薄板化が重要なことが確認される。図示のＦは、従来の設計値Ｄによる場合のオン電圧を示し、図示のＥは、実施例の製造方法によるときの設計値Ｃによる場合のオン電圧を示している。Ｇは、実施例の製造方法によるオン電圧の低下量を示している。ここでのＧ/Ｆが、実施例の製造方法によるときの改善率を示している。本実施例によって、オン電圧が低下し、損失が低下することが確認される。
一例を挙げると、Ｄ＝１２４μｍの場合のオン抵抗と、Ｄ＝１１５μｍの場合のオン抵抗の比は、１．０５：１．００となる。実施例の場合には、半導体基板の厚みのばらつきを押さえられることから、オン抵抗を５％減少させることができる。
上記したように、オン電圧を低下させるためには半導体基板の厚みを薄くするのが有効である。その反面、半導体基板の厚みを薄くすると、裏面にかかる電界が強くなり、半導体装置をオフしている間の耐圧性能が低下し易い。半導体装置をオフすると、図８に示したボディ領域１６とドリフト領域１２ａの界面から、空乏層が広がる。広がった空乏層がコレクタ領域３０に達すると、あるいは製造工程で裏面に生じたキズに達すると、半導体装置の耐圧性能が低下する。バッファ領域１４ａは、空乏層がそれ以上に広がることを防止し、耐圧性能が低下するのを防止する。しかし、裏面にかかる電界が強くなると、バッファ領域１４ａが空乏化し易くなり、空乏層がコレクタ領域３０または裏面キズに達しやすくなる。そこで、耐圧性能の低下を防止するには、バッファ領域１４ａの厚みを厚くするのが有効である。半導体基板を薄板化するほどバッファ領域１４ａを厚くする必要が高まる。従来の製造方法では、表面側に対する加工が終了した後に、裏面を薄板化し、イオンを注入し、熱処理してバッファ領域１４ａを製造する。表面側の構造を損ねない範囲でしか熱処理できないことから、バッファ領域１４ａを厚くすることが難しい。
図１１は、半導体基板の裏面から高濃度不純物の導入処理を実施したときに得られる裏面からの距離と不純物濃度の関係を示している。実際には、注入後に熱処理した後の濃度プロファイルを示している。半導体基板を薄板化する場合、半導体基板の表面側に対する処理を完了してから熱処理するために、表面側の構造を損傷しない条件での熱処理しか採用できない。図１１の（３）は、イオンを注入してから裏面にレーザを照射して熱処理をした場合に得られる濃度プロファイルを示している。高濃度領域の厚みを厚くできないことがわかる。それに対しては、（２）は、貼り合わせる前の半導体基板にイオンを注入してから熱処理し、熱処理後に貼りあわせて得られるＳＯＩ基板で得られる濃度プロファイルを示す。熱処理温度が制約されないことから、高濃度領域の厚みを厚くできることがわかる。また、不純物の活性化率が極めて高く、バッファ層に欠陥が生じがたい。そのためにリーク電流が増加することを抑制できる。（１）は、プロトン注入時の濃度プロファイルを示す。プロトンを注入すると厚いバッファ領域を形成することができる。しかしプロトンを注入するとバッファ領域に欠陥が生じ易く、リーク電流が増加してしまう。
図１に示したように、表面側半導体層１の裏面１０ｂ側にｎ型不純物の高濃度導入領域１４が形成されているＳＯＩ基板２を利用すると、半導体基板を薄板化してオン電圧をさげ、バッファ領域を厚くして耐圧性能の低下を防ぎ、バッファ領域の欠陥密度を下げてリーク電流を抑制することができる。また、バッファ層の不純物濃度と深さを自由に調整することができる。半導体装置が必要とする濃度プロファイルに調整し易い。
従来の製造方法、すなわち、機械的研磨で薄板化する方法によると、薄板化した半導体基板の裏面に傷が生じ易い。その傷に空乏層が達すると、半導体装置のリーク電流が増大してしまう。本実施例によると、エッチングして表面側半導体層の裏面を露出させるために、薄板化した半導体基板の裏面に傷が生じるおそれが低い。また傷が生じたとしても、上記のように、十分な厚さのバッファ層を確保できることから、リーク電流が増大することを効率的に防止できる。
（改良した実施例）
半導体装置の性能に影響する半導体基板の厚みは、図８に示したエミッタ電極２４とコレクタ電極３２が向かいあう範囲の厚みであり、両者が向かいあわない範囲の厚みは影響しない。改良された技術では、両者が向かいあわない範囲では薄板化せずに裏面側半導体層等を残留させ、残留させた部分で半導体基板の強度を確保する。エミッタ電極２４とコレクタ電極３２が向かいあう範囲では、表面側半導体層を利用して薄板化された後の厚みを一定値に管理する。エミッタ電極２４とコレクタ電極３２が向かいあう範囲は、エミッタ領域１８、トレンチゲート電極２０、ボディ領域１６、ドリフト領域１２ａ、バッファ領域１４ａ、コレクタ領域３０などによってＩＧＢＴとして動作する半導体構造が形成されている領域であり、本明細書では活性領域という。本明細書でいう活性領域は、半導体装置として機能する半導体構造が形成されている領域をいい、周辺耐圧構造が形成されている領域等と区別する。
図１２は、同一半導体基板内に、ＩＧＢＴ構造を作りこむ活性領域Ｑと、周辺耐圧構造を作りこむ周辺領域Ｐが存在することに着目し、活性領域Ｑには、裏面側半導体層６０と絶縁層５０を除去して表面側半導体層１０のみを残すことによって薄板化する技術を適用し、周辺領域Ｐでは、裏面側半導体層６０と絶縁層５０を残して厚板の状態に残す実施例を示している。ＳＯＩ基板を平面視したときに、周辺領域Ｐは活性領域Ｑの周囲を一巡している。製造後に、周辺領域Ｐに沿ってダイシングすることによって、同一ＳＯＩ基板から複数個のＩＧＢＴチップを製造する。
図１２では、図８で説明した領域等に関しては同一の参照番号を付することによって重複説明を省略する。図１２において、参照番号６０Ｐは、周辺領域Ｐにおいて残存した裏面側半導体層６０を示し、参照番号５０Ｐは、周辺領域Ｐにおいて残存した絶縁層５０を示している。それに対して仮想線で示す領域６０Ｑは、活性領域Ｑにあった裏面側半導体層６０であって、エッチングによって除去された領域を示し、領域５０Ｑは、活性領域Ｑにあった絶縁層５０であって、エッチングによって除去された領域を示している。エッチング技術は、図示しないマスク技術と併用することによって、領域を限定してエッチングし、領域外ではエッチングしない結果を得ることができる。図１２は、領域による選択的エッチングによって、領域６０Ｑではエッチングして除去し、領域６０Ｐではエッチングせずに残存させ、領域５０Ｑではエッチングして除去し、領域５０Ｐではエッチングせずに残存させた結果を示している。なお機械的研磨に比してエッチングには時間を要する。その一方において、機械的研磨では範囲を限定して薄板化することが困難であるのに対しエッチングによると範囲を限定して薄板化することができる。そこで、図１２の６０Ｐに示す厚みとなるまでは裏面側半導体層６０の裏面の全体を研磨し、その後に領域による選択的エッチングをすることが好ましい。実用的な時間内にエッチングできる厚みの裏面側半導体層６０Ｐが残存することで、半導体基板は割れ難くなり撓み難くなり、取り扱い易くなる。
図１２は、活性領域Ｑにおける裏面側半導体層６０を選択的にエッチングした後に、ＳＯＩ基板２の裏面側からｐ型イオンを注入している段階を示す。ｐ型イオンが、ｎ型不純物の高濃度導入領域１４の裏面１４ｂの近傍に留まるエネルギーで注入する。周辺領域Ｐでは、残存した裏面側半導体層６０Ｐがマスクとなるために、ｐ型イオンは表面側半導体層１０に達しない。活性領域Ｑ内でのみ、ｐ型イオンがｎ型不純物の高濃度導入領域１４の裏面１４ｂの近傍に注入される。ｐ型イオンの注入濃度は、ｎ型不純物の注入密度よりもさらに濃くする。この結果、ｎ型不純物の高濃度導入領域１４の裏面１４ｂの近傍は、ｐ型となる。ｐ型化された領域は、コレクタ領域３０ｂとなる。活性領域Ｑ内にのみコレクタ領域３０ｂが形成される。図１２において、参照番号１４ｂは、ｐ型イオンの注入後も残留したｎ型不純物の高濃度領域を示している。ｎ型不純物の高濃度領域１４ｂはバッファ領域となる。バッファ領域１４ｂは、周辺領域Ｐと活性領域Ｑの双方に形成される。
図１２に示すイオン注入工程は、絶縁膜５０Ｑを除去した後に実施してもよいし、絶縁膜５０Ｑ越しに実施してもよい。改良された実施例によると、周辺領域Ｐで残存する裏面側半導体層６０Ｐがマスクとなり、活性領域Ｑの範囲に限定してコレクタ領域３０ｂを形成することができる。
図１２の工程後、コレクタ領域３０ｂに接するコレクタ電極３２を形成する。コレクタ電極３２は、裏面側半導体層が除去された範囲６０Ｑと絶縁膜５０が除去された範囲にのみ形成する。
図１３は、その後に補強部材７０を除去した段階を示している（上下を反転して図示している）。図８で説明した領域等に関しては同一の参照番号を付することによって重複説明を省略する。図１３は、図８よりもさらに拡大されており、ゲート絶縁膜３６と層間絶縁膜３４が明記されている。
図１３の構造によると、下記の利点が得られる。
（１）周辺領域Ｐに残存している裏面側半導体層６０Ｐと絶縁層５０Ｐが補強部材となるために半導体基板の強度が向上し、扱いやすい。
（２）周辺領域Ｐではコレクタ領域３０ｂが形成されておらず、周辺領域Ｐには正孔が注入され難い。周辺領域Ｐに正孔が注入されると、ターンオフ時に正孔が周辺領域Ｐと活性領域Ｑの境界近傍に集中し、破壊耐量を低下させる。図１３の構造によると、破壊耐量を高く維持することができる。
（３）コレクタ電極３２から、周辺領域Ｐで残存している裏面側半導体層６０Ｐを経由して周辺領域Ｐに正孔が注入される可能性がある。しかしながら、周辺領域Ｐでは絶縁層５０Ｐが残存しているので、正孔の注入が阻止される。これもまた、破壊耐量の向上に寄与する。
（４）半導体装置の半導体層１０を薄板化すると、短絡耐量が低下する。本実施例では、活性領域Ｑでは厚い裏面電極３２を形成できることから耐圧耐量は低下しない。周辺領域Ｐでは、厚い裏面側半導体層６０Ｐが残存しており、耐圧耐量の低下を防止する。絶縁層５０Ｐの熱伝導度は低いけれども、その膜厚をＳＯＩ基板２の厚みの１／１０７以下に抑えれば、熱伝導度の低下の影響はほとんど生じない。
（改良した第２実施例）
図１４に示すように、バッファ領域１４ｃとコレクタ領域３０ｃが、半導体基板の全域に広がっていてもよい。貼り合わせてＳＯＩ基板とする前の表面側半導体層１０の裏面側を処理してバッファ領域１４ｃとコレクタ領域３０ｃを形成しておくと、図１４の構造を実現することができる。この段階で処理すると、バッファ領域１４ｃとコレクタ領域３０ｃの不純物濃度や拡散深さ等を自由に調整することができる。
この実施例でも、周辺領域Ｐで残存している裏面側半導体層６０Ｐを経由して周辺領域Ｐにキャリアが注入される可能性がある。しかしながら、周辺領域Ｐでは絶縁層５０Ｐが残存しているので、図１４中でバツ印で示すように、キャリアの注入が阻止される。これもまた、破壊耐量の向上に寄与する。
（改良した第３実施例）
図１５は、改良した第３実施例の半導体装置の構造を示す。すでに説明した領域等と同じものには同じ参照番号を付することによって重複説明を省略する。相違点のみを説明する。以下の実施例についても同様である。
図１５の構造では、活性領域Ｑの全域で薄板化する代わりに、活性領域Ｑ内でも断続的に裏面側半導体層６０Ｑと絶縁層５０Ｑを残存させる。逆にいうと、活性領域Ｑ内では、分散された複数の範囲において裏面側半導体層と絶縁層を除去して薄板化する。薄板化した範囲には、コレクタ電極３２ａを形成する。薄板化した範囲を分離する裏面側半導体層６０Ｑと絶縁層５０Ｑの壁の厚みを管理することで、隣接するコレクタ領域３０ｂが連続する結果を得ることができる。コレクタ領域３０ｂの形成過程では、熱処理して拡散させるからである。なお隣接するコレクタ領域が不連続であってもかまわない。過剰に正孔が注入されるためにターンオフ時の特性が悪い場合には、隣接するコレクタ領域が不連続な状態に残すのが有利であることがある。活性領域Ｑ内でも断続的な範囲では、裏面側半導体層６０Ｑと絶縁層５０Ｑを残存させるようにすると、半導体基板の機械的強度がさらに強化される。なお、分散された複数の範囲において裏面側半導体層と絶縁層を除去するために必要なら、異方性エッチングを採用することができる。異方性エッチングによると、基板の厚み方向に深く抉るエッチングが可能となる。
（改良した第４実施例）
図１６は、改良した第４実施例の半導体装置の構造を示す。図１６では、周辺領域Ｐに複数のガードリングを形成して耐圧を確保している。なお、図１５に示したように、リサーフ構造によって周辺耐圧構造を実現してもよい。
（改良した第５実施例）
本実施例では、表面側半導体層１０にｎ型を用いる。ｎ型のエミッタ領域とｐ型のボディ領域とｎ型のドリフト領域とｐ型のコレクタの組合せの方が、ＩＧＢＴの特性が改善される。それに対して、裏面側半導体層６０の導電型は、ｎ型であってもよいし、ｉ型であってもよいし、ｐ型であってもよい。図１７は、表面側半導体層１０と裏面側半導体層６０Ｐの導電型が反対である場合を示している。
（改良した第６実施例）
上記実施例では、半導体基板の全域に広がるバッファ領域１４ａ〜１４ｃを利用する。これに対して、図１８に示すように、周辺領域Ｐではバッファ領域とコレクタ領域が存在しない構造でもよい。すなわち、活性領域Ｑ内でのみ、バッファ領域１４ｄとコレクタ領域３０ｂが形成されている構造でもよい。この場合は、ｎ型不純物の高濃度導入領域１４が形成されていないＳＯＩ基板を用いる。図１２の段階で、周辺領域Ｐで残存した裏面側半導体層６０Ｐをマスクにして、ｎ型イオンを注入してバッファ領域１４ｄを形成し、ｐ型イオンを注入してコレクタ領域３０ｂを形成すれば、図１８の構造が得られる。
以上、本実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２：ＳＯＩ基板
２ａ：表面
２ｂ：裏面
１０：表面側半導体層
１０ｂ：裏面
１２：ｎ型不純物の低濃度導入領域
１２ａ：ドリフト領域（ｎ型不純物の低濃度残留領域）
１４：ｎ型不純物の高濃度導入領域
１４ａ：バッファ領域（ｎ型不純物の高濃度残留領域）
１６：ボディ領域（ｐ型不純物導入領域）
１８：エミッタ領域
２０：トレンチゲート電極
２２：ボディコンタクト領域
２４：エミッタ電極
２６：保護膜
２８：周辺耐圧構造
３０：コレクタ領域（ｐ型不純物導入領域）
３２：コレクタ電極
５０：絶縁層
６０：裏面側半導体層
６０ａ：研磨領域
６０ｂ：残留領域
６０ｃ：研磨面
７０：補強部材

Claims (10)

  1. 表面側半導体層と絶縁層と裏面側半導体層が順に積層しているＳＯＩ基板の前記表面側半導体層の表面に対して、表面から実施する処理を施す表面側処理工程と、
    前記表面側処理工程後のＳＯＩ基板の裏面からエッチングし、半導体装置として機能する半導体構造が形成されている活性領域の少なくとも一部における前記裏面側半導体層と前記絶縁層を除去して前記表面側半導体層の裏面を露出させるエッチング工程と、
    前記エッチング工程後の前記表面側半導体層の裏面に対して、裏面から実施する処理を施す裏面側処理工程と、
    を備えている縦型の半導体装置の製造方法。
  2. 請求項１の製造方法であり、
    前記表面側処理工程と前記エッチング工程の間に、前記ＳＯＩ基板の裏面を機械的に研磨して前記裏面側半導体層を薄板化する工程を実施する。
  3. 請求項１または２の製造方法であり、
    前記エッチング工程において、前記活性領域における前記裏面側半導体層と前記絶縁層を除去して前記表面側半導体層の裏面を露出させ、前記活性領域以外の領域における前記裏面側半導体層と前記絶縁層を残存させる。
  4. 請求項３の製造方法であり、
    前記裏面側処理工程において、残存した前記裏面側半導体層と前記絶縁層をマスクとする。
  5. 請求項１から４のいずれかの1項の製造方法であり、
    前記表面側半導体層の裏面近傍に、前記表面側半導体層と同じ導電型のイオンが導入されているＳＯＩ基板を用いる。
  6. 半導体装置として機能する半導体構造が形成されている活性領域と、
    前記活性領域に隣接している周辺耐圧領域を備えており、
    前記周辺耐圧領域では、表面側半導体層と絶縁層と裏面側半導体層が順に積層しているＳＯＩ基板が残存しており、
    前記活性領域では、前記絶縁層と前記裏面側半導体層が除去されていることを特徴とする縦型の半導体装置。
  7. 請求項６の半導体装置であり、
    前記活性領域の一部において、前記絶縁層と前記裏面側半導体層が除去されている。
  8. 請求項６または７の半導体装置であり、
    前記絶縁層と前記裏面側半導体層が除去されている範囲に、コレクタ電極が形成されている。
  9. 請求項６から８のいずれかの１項に記載の半導体装置であり、
    前記絶縁層と前記裏面側半導体層が除去されている範囲に、コレクタ領域が形成されている。
  10. 請求項６から９のいずれかの１項に記載の半導体装置であり、
    前記絶縁層と前記裏面側半導体層が除去されている範囲に、バッファ領域が形成されている。
JP2015500017A 2013-02-12 2013-02-12 半導体装置とその製造方法 Pending JPWO2014125565A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/053245 WO2014125565A1 (ja) 2013-02-12 2013-02-12 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JPWO2014125565A1 true JPWO2014125565A1 (ja) 2017-02-02

Family

ID=51353601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015500017A Pending JPWO2014125565A1 (ja) 2013-02-12 2013-02-12 半導体装置とその製造方法

Country Status (6)

Country Link
US (1) US20160005843A1 (ja)
JP (1) JPWO2014125565A1 (ja)
CN (1) CN104981896A (ja)
DE (1) DE112013006649T5 (ja)
TW (1) TW201432823A (ja)
WO (1) WO2014125565A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160020279A1 (en) * 2014-07-18 2016-01-21 International Rectifier Corporation Edge Termination Using Guard Rings Between Recessed Field Oxide Regions
EP3164890B1 (en) * 2015-04-24 2017-11-01 ABB Schweiz AG Method for manufacturing a power semiconductor device with thick top-metal-design
DE102021204298A1 (de) * 2021-04-29 2022-11-03 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines vertikalen Leistungshalbleiterbauelements und vertikales Leistungshalbleiterbauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261282A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体装置とその製造方法
JP2004510329A (ja) * 2000-09-21 2004-04-02 ケンブリッジ　セミコンダクター　リミテッド 半導体デバイスおよび半導体デバイスを形成する方法
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置
JP2009124112A (ja) * 2007-10-24 2009-06-04 Denso Corp 半導体装置及びその製造方法
JP2011003568A (ja) * 2009-06-16 2011-01-06 Mitsumi Electric Co Ltd 半導体チップの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076326A (ja) * 2000-09-04 2002-03-15 Shindengen Electric Mfg Co Ltd 半導体装置
US7622357B2 (en) * 2006-05-25 2009-11-24 International Business Machines Corporation Semiconductor device structures with backside contacts for improved heat dissipation and reduced parasitic resistance
US8710568B2 (en) * 2007-10-24 2014-04-29 Denso Corporation Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same
CN201725798U (zh) * 2010-06-24 2011-01-26 浙江华芯科技有限公司 一种具有介电质阻止层的igbt器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004510329A (ja) * 2000-09-21 2004-04-02 ケンブリッジ　セミコンダクター　リミテッド 半導体デバイスおよび半導体デバイスを形成する方法
JP2002261282A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体装置とその製造方法
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置
JP2009124112A (ja) * 2007-10-24 2009-06-04 Denso Corp 半導体装置及びその製造方法
JP2011003568A (ja) * 2009-06-16 2011-01-06 Mitsumi Electric Co Ltd 半導体チップの製造方法

Also Published As

Publication number Publication date
TW201432823A (zh) 2014-08-16
CN104981896A (zh) 2015-10-14
WO2014125565A1 (ja) 2014-08-21
US20160005843A1 (en) 2016-01-07
DE112013006649T5 (de) 2015-11-19

Similar Documents

Publication Publication Date Title
JP6524666B2 (ja) 半導体装置
JP5515922B2 (ja) 半導体装置
WO2016080269A1 (ja) 半導体装置および半導体装置の製造方法
JP2001339063A (ja) 半導体装置およびその製造方法
US10593788B2 (en) Reverse-conducting insulated-gate bipolar transistor structure and corresponding fabrication method thereof
JP6708257B2 (ja) 半導体装置およびその製造方法
US7713794B2 (en) Manufacturing method of a semiconductor device
JP6337217B1 (ja) 厚い上部金属設計を有するパワー半導体デバイスおよびそのパワー半導体デバイスの製造方法
JP5735077B2 (ja) 半導体装置の製造方法
JP5822032B2 (ja) 半導体装置の製造方法
US8835935B2 (en) Trench MOS transistor having a trench doped region formed deeper than the trench gate
JP2018078216A (ja) 半導体装置およびその製造方法
CN102832121B (zh) 快恢复二极管制造方法
WO2014125565A1 (ja) 半導体装置とその製造方法
JP2007208075A (ja) 半導体装置
CN109427563B (zh) 碳化硅器件和用于制造碳化硅器件的方法
JP2005142288A (ja) 半導体装置とその製造方法
JP2017531317A (ja) 薄い半導体ウェハを備える半導体デバイスの製造方法
JP5201169B2 (ja) 誘電体分離型半導体装置の製造方法
JP2018014417A (ja) 半導体装置
JP2014225693A (ja) 半導体装置およびその製造方法
JP4097416B2 (ja) 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2018133493A (ja) 半導体装置
JP2010034172A (ja) 半導体装置とその製造方法
KR20140033078A (ko) 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161101