TWI406325B - 半導體結構的製造方法 - Google Patents

Description

半導體結構的製造方法

本發明係有關於一種半導體結構的製造方法。

在目前的半導體積體電路(IC)製程中，如控制器、記憶體、低壓電路和高壓電源裝置已被大量的整合於一單晶片上，一般稱作單晶片系統。例如，在高電壓和高電流的操作上，雙擴散金氧半導體(DMOS)電晶體經常用於傳統的電源裝置，其可在低阻值下操作而仍能維持高電壓。而橫向雙擴散金氧半導體(LDMOS)電晶體則特別因具有簡單的結構而可和超大型積體(VLSI)邏輯電路整合。

半導體積體電路工業不斷持續的快速成長。IC材料及設計的技術發展孕育出不同次代的半導體積體電路，且每個次代的電路比先前次代具有更小尺寸且更複雜的設計。然而，這些發展也增加IC製程的的複雜度，因此，IC次代的發展也需要對製程作改善。在積體電路發展的方針中，是以縮小幾何尺寸的方式增加功能密度。此微縮化現象通常提供了增加產率(production efficiency)及降低相關費用的好處。

然而，有些問題會隨著半導體技術不斷往更小的特徵尺寸(feature size)發展而發生，舉例而言，微影技術在形成精確定義的罩幕層時會更困難。

本發明提供一種半導體結構的製造方法，包括下列步驟：提供一基底；於該基底上形成一導電層；於該導電層上形成一第一圖案化罩幕層；移除該第一圖案化罩幕層露出的該導電層，使該導電層的一第一側邊露出；以該第一圖案化罩幕層作為遮罩進行摻雜步驟，以於該基底中形成一摻雜區；移除該第一圖案化罩幕層；於該導電層上形成一第二圖案化罩幕層；移除該第二圖案化罩幕層露出的該導電層，使該導電層相對於該第一側邊的一第二側邊露出；以及移除該第二圖案化罩幕層。

本發明也提供一種半導體結構的製造方法，包括下列步驟：提供一基底；於該基底上形成一導電層；於該基底上形成一第一圖案化罩幕層；移除該第一圖案化罩幕層露出的該導電層，使該導電層的一第一側邊露出；以該第一圖案化罩幕層作為遮罩進行垂直摻雜步驟及斜角摻雜步驟，以於該基底中形成一摻雜區，該摻雜區延伸至鄰接該第一側邊的該導電層的下方；移除該第一圖案化罩幕層；於該導電層上形成一第二圖案化罩幕層；移除該第二圖案化罩幕層露出的該導電層，使該導電層相對於該第一側邊的一第二側邊露出；以及移除該第二圖案化罩幕層。

本發明之實施例提供一種半導體結構的製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖式加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。

此外，以下說明中所述之習知技術係作為比較解說之用而非為一公知技術，其用以說明本發明之發明人所發現的問題。

第1圖至第6圖顯示以習知技術形成半導體結構的流程圖。請參考第1圖，首先，提供一基底10。基底10可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。

請參考第1圖，可於基底10中形成隔離結構12。於一例子中，係利用一光罩(未顯示)進行一微影程序，以於基底10上形成一圖案化的罩幕層(未顯示)，其露出第一區域30及第二區域40的部分區域。罩幕層可為光阻材料。其中，微影程序依序為：上光阻、光阻曝光、顯影、及去光阻等步驟，由於其為此技藝之人士所熟知的，因此於此不再贅述。於一例子中，在罩幕層形成後，可選擇性的對基底10進行一蝕刻步驟，以將罩幕層所露出位於基底10其表面的例如氧化矽或氮化矽材料移除，而露出矽表面。接著，進行一氧化步驟使罩幕層所露出的基底10氧化以形成場氧化介電結構的隔離結構12，如第1圖所示。隔離結構12並不限定於場氧化介電結構，其亦可以利用習知技藝中對罩幕層所露出的基底10進行蝕刻製程以形成溝槽，並以例如氧化物的介電材料填充溝槽的方式形成(未顯示)。接著，可移除罩幕層。

請參考第2圖，然後可形成罩幕層22於基底10上。罩幕層22可包含任何適當的硬罩幕材料，例如二氧化矽、碳化矽、氮化矽、或氮氧化矽。罩幕層22的形成方法可以是物理氣相沈積法、化學氣相沈積法、電漿增益化學氣相沈積法、高密度電漿化學氣相沈積法、低壓化學氣相沈積法、或其他任何適當的沈積技術或薄膜成長技術。於一例子中，罩幕層22是由矽烷與氧反應所沈積而成的二氧化矽。於其他例子中，罩幕層22為由四乙氧基矽烷(tetfaethoxysilane；TEOS)與臭氧反應所沈積而成的二氧化矽。於一例子中，係利用一光罩進行一微影程序，以於罩幕層22中形成開口21。開口21可露出位於第一區域30中的部分基底10。罩幕層22可為光阻材料。微影程序依序為：上光阻、光阻曝光、顯影、及去光阻等步驟，由於其為此技藝之人士所熟知的，因此於此不再贅述。

請參考第3圖，接著，以罩幕層22作為遮罩，進行摻雜步驟54以於開口21露出的基底10中形成摻雜區24。雜質可為N型或P型雜質。N型雜質包括例如磷、砷、氮、銻或其結合的雜質。P型雜質包括例如硼、鎵、鋁、銦或其結合的雜質。然後移除罩幕層22。

請參考第4圖，然後於基底10上毯覆性的形成導電層14。於一例子中，導電層14係由矽化鎢(WSi)組成。導電層14也可為其他金屬矽化物。一般也可使用多晶矽、金屬、金屬氮化物或類似化合物作為導電層14的材料。舉例而言，導電層14可包含矽-鍺(silicon-germanium)、鉬、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷之金屬合成物的金屬材料及/或其他習知適合的導電材料。導電層14較佳的形成方法包括有化學氣相沉積法，如低溫化學氣相沉積、低壓化學氣相沉積、快熱化學氣相沉積、電漿化學氣相沉積法，也可使用例如濺鍍及物理氣相沉積法進行。

於一例子中，導電層14形成於介電層(未顯示)上。介電層可包括利用熱氧化法於基底10的表面所生成的氧化物。介電層亦包括，例如：二氧化矽、氮氧化矽或氮化矽、高介電常數介電質或上述之組合。介電層亦可為下列一或多個材料所組成，包括：氧化鋁(Al₂ O₃ )、氧化鉿(HfO₂ )、氮氧化鉿(HfON)、矽酸鉿(HfSiO₄ )、氧化鋯(ZrO₂ )、氮氧化鋯(ZrON)、矽酸鋯(ZrSiO₄ )、氧化釔(Y₂ O₃ )、氧化鑭(La₂ O₃ )、氧化鈰(CeO₂ )、氧化鈦(TiO₂ )或氧化鉭(Ta₂ O₅ )。介電層較佳的形成方法包括有化學氣相沉積法，如低溫化學氣相沉積、低壓化學氣相沉積、快熱化學氣相沉積、電漿化學氣相沉積法，也可使用例如濺鍍及物理氣相沉積法進行。

請參考第5圖，接著可形成圖案化的罩幕層26於基底10上。由於罩幕層26可利用於第2圖中所描述的形成罩幕層22的材料及方法形成，故於此不再贅述以求簡潔。接著，可進行蝕刻步驟以移除未被罩幕層26保護的導電層14，並留下被罩幕層26保護的導電層14。留下的導電層14將可作為閘極結構中的閘電極。於一例子中，留下的導電層14其下方的介電層(未顯示)可作為閘極結構中的閘介電層。接著移除罩幕層26，且得到如第6圖所示的半導體結構。

於所說明的習知技術中，閘極結構是藉由圖案化的罩幕層22(第2圖)於基底10中形成摻雜區24(第3圖)後，接著毯覆性的於基底10上形成導電層14(第4圖)，然後利用圖案化的罩幕層26對導電層14進行圖案化(第5圖及第6圖)所形成。其中延伸至閘極結構14下方之基底10中的摻雜區24a其長度K₁ 是決定於圖案化的罩幕層22(第2圖及第3圖)及罩幕層26(第5圖)的開口位置及開口尺寸。然而，罩幕層22及26的圖案化步驟涉及複雜且精細微影製程，若光罩的精確度或製程參數稍有偏移時，便會造成所形成的圖案化罩幕層26其開口位置或尺寸上的偏移，使得摻雜區24a的長度不符期望值，而影響了元件的效能。此外，上述問題會隨著不斷微縮化的元件製程而有更嚴重的影響性。因此，本發明提供了下述實施例，其為一種能夠輕易的精確控制元件結構的製造方法。

第1圖及第7圖至第11圖顯示本發明實施例形成半導體結構的流程圖。請參考第1圖，首先，提供一基底10。基底10可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。基底10可具有隔離結構12於其中。隔離結構12的材料或形成方法已於先前詳細說明，於此不再贅述。

請參考第7圖，接著可於基底10上毯覆性的形成導電層14。由於第7圖中所示的導電層14相似於第14圖中的導電層14，故於此不再贅述。於一實施例中，導電層14可如先前所述的形成於介電層(未顯示)上。

請參考第8圖，接著可形成圖案化的罩幕層16於基底10上。罩幕層16可具有開口17於其中，以露出位於區域30中的部分基底10。由於罩幕層16可利用於第2圖中所描述的形成罩幕層22的材料及方法形成，故於此不再贅述以求簡潔。接著移除開口17所露出的導電層14。於一實施例中，除了移除開口17露出的導電層14外，亦移除開口露出之位於導電層14下方的介電層(未顯示)。值得注意的是，此移除步驟定義出將形成於第一區域30中的閘極結構其一側邊19a。側邊19a大體對準於罩幕層16的側邊。

請參考第9圖，然後，以圖案化的罩幕層16作為遮罩進行摻雜步驟，以於基底10中形成摻雜區18。摻雜步驟可包括以基底10表面的法線方向進行的垂直摻雜步驟52，以及以傾斜於法線方向一角度θ所進行的斜角摻雜步驟50。於此並未限定摻雜步驟的順序。於實施例中，可先進行垂直摻雜步驟52再進行斜角摻雜步驟50，或先進行斜角摻雜步驟50再進行垂直摻雜步驟52，或同時進行垂直摻雜步驟52及斜角摻雜步驟50。摻雜的雜質可為N型或P型雜質。N型雜質包括例如磷、砷、氮、銻或其結合的雜質。P型雜質包括例如硼、鎵、鋁、銦或其結合的雜質。

值得注意的是，斜角摻雜步驟50能形成延伸至導電層14下方的基底10中的摻雜區18a。摻雜區18a的長度L₁ 能取決於罩幕層16的高度H、開口17的長度L₂ 、及/或斜角摻雜步驟50的植入角度θ、植入能量及/或植入劑量。相較於習知技藝，本實施例的自對準摻雜製程能夠輕易且精確的控制摻雜區18a的長度L₁ ，因此能以簡單的方式增進元件的穩定度。然後移除罩幕層16。

請參考第10圖，接著於基底10上形成圖案化的罩幕層20。由於罩幕層20可利用於第2圖中所描述的形成罩幕層22的材料及方法形成，故於此不再贅述以求簡潔。罩幕層20可覆蓋位於第一區域30中的摻雜區18及部分導電層14及位於第二區域40中的部分導電層14。然後可利用罩幕層20作為硬罩幕，進行蝕刻步驟以移除未被罩幕層20保護的導電層14。於一實施例中，除了移除未被罩幕層20保護的導電層14外，亦移除導電層14其下方的介電層(未顯示)。此移除步驟定義出形成於第一區域30中的閘極結構其另一側邊19b。

值得注意的是，於第一區域30中，由於鄰近側邊19a的金屬層14被罩幕層20保護，因此在蝕刻出閘極結構的側邊19b時並不會影響先前所形成的摻雜區18a其長度L₁ 。此外，蝕刻金屬層14所需使用的罩幕層20其相對兩側邊可如第10圖所示分別位於隔離結構12上方，表示圖案化罩幕層20時所使用的光罩或製程參數稍微偏移時並不會對之後所形成的元件有所影響，因此可使製程精確度具有偏移彈性，而降低了製程的難度。接著，移除罩幕層20，且得到如第11圖所示的半導體結構。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

12．．．隔離結構

14．．．導電層

16．．．罩幕層

17．．．開口

18．．．摻雜區

18a．．．摻雜區

19a．．．側邊

19b．．．側邊

20．．．罩幕層

21．．．開口

22．．．罩幕層

24．．．摻雜區

24a．．．摻雜區

26．．．罩幕層

30．．．第一區域

40．．．第二區域

50．．．斜角摻雜步驟

52．．．垂直摻雜步驟

54．．．摻雜步驟

H．．．高度

K₁ ．．．長度

L₁ ．．．長度

L₂ ．．．長度

θ．．．植入角度

第1圖至第6圖顯示以習知技術形成半導體結構的流程圖。

第1圖及第7圖至第11圖顯示本發明實施例形成半導體結構的流程圖。

10．．．基底

12．．．隔離結構

14．．．導電層

16．．．罩幕層

17．．．開口

18．．．摻雜區

18a．．．摻雜區

19a．．．側邊

30．．．第一區域

40．．．第二區域

50．．．斜角摻雜步驟

52．．．垂直摻雜步驟

H．．．高度

L₁ ．．．長度

L₂ ．．．長度

θ．．．植入角度

Claims (20)

1. 一種半導體結構的製造方法，包括下列步驟：提供一基底；於該基底上形成一導電層；於該導電層上形成一第一圖案化罩幕層；移除該第一圖案化罩幕層露出的該導電層，使該導電層的一第一側邊露出；以該第一圖案化罩幕層作為遮罩進行摻雜步驟，以於該基底中形成一摻雜區；移除該第一圖案化罩幕層；於該導電層上形成一第二圖案化罩幕層；移除該第二圖案化罩幕層露出的該導電層，使該導電層相對於該第一側邊的一第二側邊露出；以及移除該第二圖案化罩幕層。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該摻雜步驟包括一垂直摻雜步驟及斜角摻雜步驟。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該摻雜區延伸至鄰接該第一側邊的該導電層的下方。
4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二圖案化罩幕層延伸至該摻雜區上。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括於該基底中形成多數個隔離結構。
6. 如申請專利範圍第5項所述之半導體結構的製造方法，其中該第二圖案化罩幕層的兩相對側邊位於該些隔離結構上。
7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該第二圖案化罩幕層延伸至該摻雜區上。
8. 如申請專利範圍第5項所述之半導體結構的製造方法，其中該導電層的第二側邊位於該隔離結構上。
9. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該基底包括一第一區域及一第二區域，該第一圖案化罩幕層露出位於該第一區域中的部分該金屬層，且完全覆蓋該第二區域中的該金屬層。
10. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該基底包括一第一區域及一第二區域，該第二圖案化罩幕層露出位於該第一區域及第二區域中的部分該金屬層。
11. 如申請專利範圍第10項所述之半導體結構的製造方法，其中該移除該第二圖案化罩幕層露出的該導電層的步驟使位於該第一區域中的該導電層的該第二側邊露出，並使位於該第二區域中的該導電層的相對一第三側邊及一第四側邊露出。
12. 一種半導體結構的製造方法，包括下列步驟：提供一基底；於該基底上形成一導電層；於該基底上形成一第一圖案化罩幕層；移除該第一圖案化罩幕層露出的該導電層，使該導電層的一第一側邊露出；以該第一圖案化罩幕層作為遮罩進行垂直摻雜步驟及斜角摻雜步驟，以於該基底中形成一摻雜區，該摻雜區延伸至鄰接該第一側邊的該導電層的下方；移除該第一圖案化罩幕層；於該導電層上形成一第二圖案化罩幕層；移除該第二圖案化罩幕層露出的該導電層，使該導電層相對於該第一側邊的一第二側邊露出；以及移除該第二圖案化罩幕層。
13. 如申請專利範圍第12項所述之半導體結構的製造方法，其中該第二圖案化罩幕層延伸至該摻雜區上。
14. 如申請專利範圍第12項所述之半導體結構的製造方法，更包括於該基底中形成多數個隔離結構。
15. 如申請專利範圍第14項所述之半導體結構的製造方法，其中該第二圖案化罩幕層的兩相對側邊位於該些隔離結構上。
16. 如申請專利範圍第15項所述之半導體結構的製造方法，其中該第二圖案化罩幕層延伸至該摻雜區上。
17. 如申請專利範圍第14項所述之半導體結構的製造方法，其中該導電層的第二側邊位於該隔離結構上。
18. 如申請專利範圍第12項所述之半導體結構的製造方法，其中該基底包括一第一區域及一第二區域，該第一圖案化罩幕層露出位於該第一區域中的部分該金屬層，且完全覆蓋該第二區域中的該金屬層。
19. 如申請專利範圍第12項所述之半導體結構的製造方法，其中該基底包括一第一區域及一第二區域，該第二圖案化罩幕層露出位於該第一區域及第二區域中的部分該金屬層。
20. 如申請專利範圍第19項所述之半導體結構的製造方法，其中該移除該第二圖案化罩幕層露出的該導電層的步驟使位於該第一區域中的該導電層的該第二側邊露出，並使位於該第二區域中的該導電層的相對一第三側邊及一第四側邊露出。