TW201909420A - 半導體元件結構及其製造方法 - Google Patents

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Abstract

提供具有縮小的閘極端寬度之閘極結構的半導體元件結構及其製法。在一例子中，半導體元件結構包含數個閘極結構形成在數個鰭狀結構上。閘極結構實質上垂直鰭狀結構。閘極結構包含具有第一閘極端寬度的第一閘極結構以及具有第二閘極端寬度的第二閘極結構。其中，第二閘極端寬度小於第一閘極端寬度。

Description

半導體元件結構及其製造方法
本揭露實施例是有關於一種半導體元件結構及其製法，且特別是有關於一種具有縮小之閘極端寬度的閘極結構的半導體元件結構及其製法。
可靠地製造次半微米(sub-half micron)以及更小的特徵結構為半導體元件的下一代超大型積體電路(very large scale integration，VLSI)以及極大型積體電路(ultra large-scale integration，ULSI)的關鍵技術挑戰之一。然而，隨著電路技術之限制的推進，超大型積體電路及極大型積體電路技術的微縮尺寸對處理能力有額外的需求。在基材上可靠地形成閘極結構對超大型積體電路及極大型積體電路的成功、以及對後續努力增加電路密度及個別基材與晶粒之品質而言是重要的。
隨著半導體工業發展到追求較高元件密度、較高性能、以及較低成本的奈米技術製程節點，來自製造和設計的挑戰推進了三維設計的發展，例如鰭式場效電晶體 (FinFET)。一般的鰭式場效電晶體形成有從基材延伸之鰭狀結構，其例如藉由蝕刻至基材的矽層中而形成。場效電晶體的通道形成於此垂直的鰭中。提供閘極結構於鰭結構的上方(例如位於其上且包覆)。在通道的兩側形成閘極結構的優點在於，可從通道的兩側控制閘極。鰭式場效電晶體提供了許多優點，包含降低短通道效應和增加電流。
隨著元件尺寸的持續微縮化，現有的元件結構可能無法滿足所有方面。微影限制經常限制了提供較小尺寸之閘極結構的製程能力。因此，考量且需要具有所需可調整或是縮小之閘極尺寸的鰭式場效電晶體元件，以提供具有所需電性性能之元件結構。
本揭露之一實施例為一種半導體元件結構。半導體元件結構包含數個閘極結構形成在數個鰭狀結構上。閘極結構實質上垂直鰭狀結構。其中這些閘極結構包含具有第一閘極端寬度的第一閘極結構以及具有第二閘極端寬度的第二閘極結構。其中，第二閘極端寬度小於第一閘極端寬度。
本揭露之另一實施例為一種半導體元件結構。此半導體元件結構包含形成在基材上的數個鰭狀結構以及形成在鰭狀結構上方且實質垂直於鰭狀結構的數個閘極結構。其中，至少兩個閘極結構具有不匹配的閘極端寬度，其中這些閘極端寬度是定義在閘極結構之一者之一端部與設置在靠近這些閘極結構之此者的此端部的鰭狀結構之其中 一者的一側壁之間。
本揭露之又一實施例為一種半導體元件結構的製造方法。此方法包含形成具有定義在基材中之開口的層間介電層，其中開口是由層間介電層中的垂直內壁所定義。形成功函數金屬層在開口中。調整功函數金屬層的厚度，以形成功函數金屬層的合併結構抵靠在層間介電層之開口的垂直內壁。
10‧‧‧基材
102‧‧‧鰭狀結構
102a、102b、102c、102d、102e、102f‧‧‧鰭狀結構
104‧‧‧層間介電層
106‧‧‧功函數金屬層
108‧‧‧金屬填充層
110‧‧‧側面厚度
111‧‧‧側面厚度
112‧‧‧底部厚度
114‧‧‧間隙
115‧‧‧頂部厚度
117‧‧‧側表面
119‧‧‧內壁
135‧‧‧閘極寬度/縱向寬度
137‧‧‧閘極寬度/縱向寬度
150‧‧‧閘極端寬度
152‧‧‧閘極端寬度
154‧‧‧寬度差
155‧‧‧間隙寬度
156‧‧‧高度
160‧‧‧側壁
162‧‧‧垂直側壁
164‧‧‧垂直側壁
165‧‧‧間隙
166‧‧‧端部
172‧‧‧區域
175‧‧‧端部
180‧‧‧閘極結構
180a、180b、180c、180d‧‧‧閘極結構
190‧‧‧半導體元件結構
305‧‧‧半導體元件結構
307‧‧‧區域
308‧‧‧間隙寬度
310‧‧‧間隙
501‧‧‧半導體元件結構
502a、502b、502c、502d、502e‧‧‧閘極結構
504a、504b、504c、504d‧‧‧閘極結構
505‧‧‧半導體元件結構
600‧‧‧製程
602、604、606‧‧‧操作
700‧‧‧基底
702‧‧‧淺溝渠隔離結構
704‧‧‧閘極介電層
705‧‧‧開口
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸可任意地增加或減少。
〔圖1〕係繪示依照一些實施方式之一種第一半導體元件結構的上視圖；〔圖2A〕與〔圖2B〕係繪示依照一些實施方式之〔圖1〕的第一半導體元件結構的不同位置的透視圖；〔圖3〕係繪示依照一些實施方式之一種第二半導體元件結構的上視圖；〔圖4〕係繪示依照一些實施方式之〔圖3〕的第二半導體元件結構的一特定位置的透視圖；〔圖5A〕與〔圖5B〕係繪示依照一些實施方式之其他半導體元件結構的上視圖；〔圖6〕係繪示依照一些實施方式之一種在基材上製造元 件結構之示範製程的流程圖；以及〔圖7A〕至〔圖7C〕係繪示依照一些實施方式之具有複合結構的基材在〔圖6〕所描繪之製程的不同階段中的剖視圖。
以下的揭露提供了許多不同的實施方式或實施例，以實施所提供之標的之不同特徵。以下所描述之構件及安排等的特定實施例係用以簡化本揭露。當然這些僅為實施例，並非用以作為限制。舉例而言，在描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，也可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各個實施例中重複參考數字及/或文字。這樣的重複係基於簡單與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
另外，在此可能會使用空間相對用語，例如「向下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明來描述如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵的關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方 式來解釋在此所使用之空間相對描述符號。
圖1係繪示依照一些實施方式之一種半導體元件結構190的一個例子的上視圖。半導體元件結構190是配置為具有相對縮小的有效閘極寬度，但具有鰭式場效電晶體之閘極結構之提升的功函數。半導體元件結構190包含數個閘極結構180(繪示為閘極結構180a、180b、180c及180d)形成在數個鰭狀結構102(繪示為鰭狀結構102a、102b、102c及102d)上。閘極結構180實質上與鰭狀結構102垂直。應注意的是，雖然圖1是繪示四個閘極結構180a、180b、180c及180d以及四個鰭狀結構102a、102b、102c及102d，但閘極結構與鰭狀結構可為任何所需的數量。
閘極結構180包含功函數金屬層106形成在閘極介電層(如圖7A至7C所示)上。金屬填充層108填充並形成在功函數金屬層106上。應注意的是，在一些例子中，金屬填充層108也可稱為接觸金屬層。然而，許多其他層可以包含在閘極結構180中。閘極結構180可包含金屬閘極電極，或也可稱為金屬閘極結構。層間介電(ILD)層104形成以具有開口，開口可讓閘極結構180以及鰭狀結構102形成在其中。
在圖1所描繪的例子中，第一組閘極結構180c及180d具有閘極寬度135，小於第二組閘極結構180a及180b的閘極寬度137。在這個例子中，第一組與第二組閘極結構具有不匹配的閘極端寬度，例如不同的閘極端寬度。特別的是，與第二組閘極結構180a及180b的正規的閘極端寬 度150相比，第一組閘極結構180c及180d具有相對縮小的閘極端寬度152。應注意的是，這裡所描述的閘極端寬度指的是沿著閘極結構180的本體的縱向寬度135及137的一部分，其係從鰭狀結構102陣列中最外側的鰭狀結構102a或102d的側壁160(例如面對層間介電層104的垂直側壁162及164的一端)到閘極結構180的端部175及166。閘極結構180的端部175及166是接合並接觸層間介電層104的垂直側壁164及162。層間介電層104的垂直側壁162及164與閘極結構180的端部175及166互相配對，並在其間形成共享介面。替換地，閘極端寬度亦可指從最外側的鰭狀結構102a或102d的側壁160到端部175的最近距離。應注意的是，閘極結構180的端部175及166是與層間介電層104的垂直側壁162及164互相配對，閘極端寬度亦可指從最外側的鰭狀結構102a或102d的側壁160到層間介電層104的垂直側壁162及164，其與閘極結構180的端部175及166共享介面。
可相信的是，較短的鰭式場效電晶體的閘極端寬度(或稱為閘極端蓋)增加了形成在其中的功函數金屬的厚度，從而增強元件的電性能。因此，透過提供半導體元件結構190的閘極結構180c及180d之縮小的閘極端寬度152，增強或加倍了形成在鰭式場效電晶體的閘極端寬度區域中的功函數金屬的厚度(或密度)，從而提供半導體元件結構190增強元件的電性能及特性。
可形成具有第二(例如正規的)閘極端寬度150的第一組閘極結構180c及180d並將其設置於具有第一(例 如縮小的)閘極端寬度152的第二組閘極結構180a及180b平行的一側。雖然圖1的閘極結構180是分為兩組，第二組的閘極結構180a及180b具有正規的閘極端寬度150，且第一組的閘極結構180c及180d具有縮小的閘極端寬度152，但應注意的是，具有縮小的或正規的閘極端寬度152及150的閘極結構的數量可為元件所需的任何數量。閘極結構180的配置與排列的更多例子將於圖5A與5B進一步討論。
在一例子中，閘極結構180中的不匹配的閘極端寬度可透過使用具有所需的不匹配的閘極端寬度的圖案的光罩掩膜來實現並獲得。舉例而言，積體電路設計者可使用軟體演算法來設計半導體元件結構190，使其具有所需圖案(例如在這個例子中，閘極結構的不匹配的閘極端寬度)的設計布局。接著將設計布局輸出並傳送到連接微影機台的控制器。微影機台接著可處理設計布局，並將此設計布局壓印在設置在光罩掩膜上的光阻層。接著，可進行傳統的蝕刻製程，以將設計布局轉印到光罩掩膜。因此，當在製造具有不匹配的閘極端寬度的閘極結構的半導體元件結構190時，可利用具有選擇的設計布局的光罩掩膜來進行微影與蝕刻製程，以將不匹配的閘極端寬度的圖案從光罩掩膜轉移到半導體元件結構190所形成的基材上。
在一例子中，微影製程包含形成覆蓋基材的光阻劑、將光阻劑暴露於光罩掩膜上的所選設計布局的圖案下、進行後曝光烘烤程序、以及顯影光阻劑以形成包含光阻劑的罩幕元件。當蝕刻製程形成凹陷於基材中時，可使用包 含所選的設計布局的圖案(例如閘極結構的不匹配的閘極端寬度)的罩幕元件來保護基材特定區域，以形成所需圖案，例如閘極結構180的不匹配的閘極端寬度150及152，如圖1所示。可以使用許多其他微影與蝕刻製程的例子，在基材上形成閘極結構的不匹配的閘極端寬度。應注意的是，在整個半導體元件結構製程中的不同製程階段中，可多次使用具有閘極結構的不匹配的閘極端寬度的圖案的光罩掩膜(或多於一個光罩掩膜)，以形成具有閘極結構的不匹配的閘極端寬度的所需圖案。雖然本文中只討論了兩種不同的閘極端寬度，但是也可以考慮使用三種、四種、五種或多種閘極端寬度。
在一例子中，光罩掩膜可用來形成並圖案化層間介電層104，其具有沿著層間介電層104的垂直側壁164定義的不同開口尺寸，可使具有不同的閘極端寬度152以及的150閘極結構180形成在其中。
圖2A描繪沿著圖1的閘極結構180a的A-A’剖線剖切的半導體元件結構190的透視圖。閘極端寬度150是定義在最外側之鰭狀結構102a的側壁160與層間介電層104所定義的垂直側壁162之間。半導體元件結構190是形成在基材10上，基材包含形成在其中的其他結構，例如淺溝渠隔離(STI)結構，其具有擴散區(例如主動區)形成於其中、及/或形成在淺溝渠隔離結構附近的鰭狀結構(例如鰭式場效電晶體結構)、或任何可用於半導體基材中的其他適合的結構。以下將參照圖7A至7C進一步說明包含其他材料形 成於其中的基材10的例子。
在一例子中，基材10包含選自於至少一結晶矽(例如矽100或矽111)、氧化矽、應變矽、矽鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶圓、以及圖案化或非圖案化晶圓絕緣層覆矽(SOI)、碳摻雜矽氧化物、氮化矽、摻雜矽、鍺、砷化鎵、玻璃以及藍寶石。在利用絕緣層覆矽結構於基材10的實施例中，基材10包含埋式介電層設置在矽結晶基材上。在此描述的實施例中，基材10為含矽材料，例如結晶矽基材。而且，基材10並不限於任何特別尺寸、形狀或材料。基材10可為圓形/環形基材，其直徑為200mm、300mm、或其他直徑，例如400mm等。基材10也可以是任何多邊形、正方形、矩形、弧形或其他非圓形的工件，例如根據需求的多邊形玻璃基材。
在一例子中，半導體元件結構190包含N型鰭式場效電晶體或P型鰭式場效電晶體。半導體元件結構190可包含在積體電路中，例如微處理器、記憶裝置及/或其他積體電路。半導體元件結構190包含數個鰭狀結構102、以及閘極結構180設置在每一個鰭狀結構102上。每一個鰭狀結構102包含源極/汲極區(圖未示)，源極/汲極區是源極或汲極特徵形成在鰭狀結構102之中、之上及/或環繞鰭狀結構102的區域。
鰭狀結構102提供一個或多個元件形成於其上的主動區。可使用包含微影與蝕刻製程的適合的製程來製造鰭狀結構102。微影製程包含形成光阻層(光阻劑)覆蓋基 材、將光阻劑曝光在圖案中、進行曝光後之烘烤程序、以及顯影光阻劑以形成包含光阻劑的罩幕元件。當蝕刻製程形成凹陷於基材中，並留下延伸的鰭片，例如鰭狀結構102時，如圖2A所示，可使用罩幕元件來保護基材的多個區域。可透過反應離子蝕刻法(RIE)及/或其他適合的製程來蝕刻出凹陷。亦可使用其他許多在基材上形成鰭狀結構的方法的實施例。
在一實施例中，鰭狀結構102之寬度約為10nm，高度156介於約10nm到60nm之間(例如約50nm高)。然而，應當了解的是，鰭狀結構102亦可具有其他尺寸。在一例子中，鰭狀結構102包含矽材料或其他元素半導體，例如鍺、以及包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體。鰭狀結構102亦可為包含矽鍺(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷化鎵銦砷(GaInAsP)、或前述之組合的合金半導體。而且，更可根據需求而使用N型及/或P型摻質來對鰭狀結構102進行摻雜。鰭狀結構102及/或其他用於圖案化鰭片或相鄰的淺溝渠隔離區域的層，可經過一個或多個修剪製程。
如前所述，閘極結構180包含形成在一個選擇的閘極介電層(如圖7A至圖7C所示的元件704)上的金屬填充層108以及功函數金屬層106。亦可依據需求在閘極結構180中形成額外的層，例如介面層、襯墊層、阻障層、或其 他適合的層。為了清楚起見，圖2A與圖2B並未繪示出閘極介電層或其他層(如果有的話)。閘極結構180的閘極介電層包含氧化矽。氧化矽可透過適合的氧化及/或沉積方法來形成。可替代地，閘極結構180的閘極介電層可包含高介電常數(high-k)介電層，例如二氧化鉿(HfO2)。可替代地，高介電常數介電層可選擇性地包含其他高介電常數介電質，例如二氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、前述之組合、或其他適合的材料。高介電常數介電層可透過原子層沉積(ALD)法及/或其他適合的方法來形成。
功函數金屬層106是形成以用來協調N型金氧半導體(NMOS)或P型金氧半導體(PMOS)中之後來形成的金屬閘極的功函數。因此，功函數金屬層106可為用於P型金氧半導體元件的P型功函數金屬材料、或為用於N型金氧半導體元件的N型功函數金屬材料。適合的P型功函數金屬的例子為具有範圍介於4.8Ev與5.2eV之間的功函數，且包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、氮化鎢(WN)、或其他適合的P型功函數金屬材料、或前述之組合。適合的N型功函數金屬的例子為具有範圍介於3.9Ev與4.3eV之間的功函數，且包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳化鉭鋁(TaAlC)、鋁化鉿(HfAl)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、 鋯(Zr)、或其他適合的N型功函數金屬材料、或前述之組合。
功函數數值與功函數金屬層106的材料組成有關。選擇功函數金屬層106的材料來調整功函數數值，以在在各區域形成的元件中達到所需的臨界電壓(Vt)。功函數金屬層106可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)以及原子層氣相沉積及/或其他適合的方法形成。在此所描述的例子中，功函數金屬層106是透過原子層氣相沉積製程所形成。
金屬填充層108形成在功函數金屬層106上方，且位於定義在層間介電層104中的開口內。金屬填充層108可為透過化學氣相沉積、物理氣相沉積、電鍍及/或其他適合的製程所形成的接觸金屬層。金屬填充層108可包含鋁、鎢(W)或銅(Cu)及/或其他適合的材料。金屬填充層108可沉積在功函數金屬層106上方，藉此填充定義在層間介電層104中之開口的剩餘部分。
層間介電層104可為透過化學氣相沉積、高密度電漿化學氣相沉積(HDP-CVD)、旋轉塗佈沉積、物理氣相沉積、濺鍍法(sputtering)或其他適合的製程所形成的介電層。介電層可由例如含矽材料、低介電常數材料及/或其他適合的介電材料所形成。用於層間介電層104之適合的介電材料例子包含氧化矽、氮氧化矽、四乙氧基矽烷(TEOS)氧化物、未摻雜矽玻璃、或摻雜矽氧化物，例如硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、燐矽玻璃(PSG)、硼矽玻璃(BSG)及/或其他適合的介電材料。
在一例子中，層間介電層104是透過電漿輔助化學氣相沉積(PECVD)製程、高密度電漿化學氣相沉積製程或其他適合的沉積製程所沉積。在層間介電層104形成後，進行化學機械研磨(CMP)製程，以平坦化層間介電層104。當使用虛設閘極結構時，虛設閘極結構可當作化學機械研磨製程的研磨停止點。也就是說，化學機械研磨製程可停止在虛設閘極結構之頂面的暴露處，以形成環繞虛設閘極結構的層間介電層104。應注意的是，閘極結構180是在虛設閘極結構從層間介電層104的開口中移除之後，而形成在層間介電層104的開口中。虛設閘極結構是先前形成在基材10上且覆蓋鰭狀結構102，層間介電層104可形成在虛設閘極結構所定義的開口區中。當層間介電層104填滿虛設閘極結構所定義的開口區後，接著移除虛設閘極結構以界定出層間介電層104的開口，並使鰭狀結構102暴露出。接著，層間介電層104中的開口可讓閘極結構180(例如包含功函數金屬層106以及金屬填充層108)形成於其中。圖2A與圖2B所繪示的層間介電層104是在一道或多道化學機械研磨製程以及虛設閘極結構移除製程後，接著是閘極結構形成製程以形成功函數金屬層106以及金屬填充層108。
如圖2A所示，功函數金屬層106為形成在基材10上且覆蓋鰭狀結構102的共形層。功函數金屬層106是透過原子層沉積製程形成，這可使得功函數金屬層106共形地且均勻地形成在鰭狀結構102的外輪廓上，從而在基材10上形成實質相同的厚度。舉例而言，功函數金屬層106具有 在基材10上的底部厚度112(Y)、以及在鰭狀結構102的側壁160上的橫向厚度110(Y)。而且，功函數金屬層106的底部厚度112與橫向厚度110類似於層間介電層104的側壁162上的側面厚度111(Y)以及鰭狀結構102之頂面上的頂部厚度115(Y)。在一例子中，底部厚度112(Y)、橫向厚度110(Y)、頂部厚度115(Y)、以及側面厚度111(Y)在約5nm至30nm之間，例如10nm至20nm之間。
功函數金屬層106的厚度可透過改變製程參數來調整及控制，例如沉積時間、沉積溫度、製程參數以及原子層沉積製程期間的前驅物脈衝(precursor pulse)的次數。舉例而言，較長的沉積製程時間提供功函數金屬層106較厚的厚度，反之亦然。可替代地，功函數金屬層106的厚度也經常透過改變在原子層沉積製程期間所供應的前驅物脈衝的次數與頻率來控制與調整。而且，當在原子層沉積製程期間中使用較高的射頻源或是偏壓功率也可以使功函數金屬層106具有較大的厚度。較高的基材溫度範圍也可增加功函數金屬層106的沉積率，故可增加功函數金屬層106的沉積速度。在此所描述的例子中，功函數金屬層106是透過改變沉積製程時間。在一些例子中，底部厚度112可能因為重力及/或偏壓功率具有垂直方向性(如果有的話)，而略大於側面厚度111與橫向厚度110。
以足以共形覆蓋鰭狀結構102並襯靠在層間介電層104的側壁162的，而不會生長過度的方式控制功函數金屬層106的厚度(Y)，生長過度會導致功函數金屬層106 在鰭狀結構102間的區域172處合併。功函數金屬層106在鰭狀結構102間的區域172處合併可能不利地導致短路或漏電。
圖2A所示之具有正規的閘極端寬度150的例子中，間隙114是定義為形成在鰭狀結構102a及102d上之功函數金屬層106的側表面117與抵靠在層間介電層104的功函數金屬層106的內壁119之間。在一例子中，間隙114具有間隙寬度116(Z)。閘極端寬度150(X)包含間隙寬度116以及功函數金屬層106兩端的厚度。舉例而言，閘極端寬度150為功函數金屬層106的側面厚度111(Y)、間隙寬度116(Z)以及功函數金屬層106的橫向厚度110(Y)的總和，例如當功函數金屬層106的側面厚度111(Y)等於橫向厚度110(Y)時，X=2Y+Z。因此，透過控制閘極端寬度150以及功函數金屬層106的厚度，可於鰭狀結構102之間的區域172不過度成長的情況下，控制定義在間隙114中之間隙寬度116。圖2A所描繪的例子中，閘極端寬度150足夠長而可讓功函數金屬層106共形成在層間介電層104的垂直側壁162以及基材10上並覆蓋鰭狀結構102，而不會在間隙114以及區域172中合併。
在一例子中，圖2A所描繪的閘極結構180a的閘極端寬度150(X)是大於二倍的功函數金屬層106的厚度(例如X>2Y)，因為閘極端寬度150(X)包含功函數金屬層106的側面厚度111與橫向厚度110(Y+Y)以及間隙寬度116(Z)。
圖2B描繪沿著圖1的閘極結構180d的B-B’剖線剖切的半導體元件結構190的透視圖。在這個例子中，閘極端寬度152(X’)是定義在最外側的鰭狀結構102a的側壁160(例如，面對層間介電層104的垂直側壁164)與層間介電層104所定義的垂直側壁164之間。閘極端寬度152係配置為小於閘極端寬度150。圖1繪示一個示範性的寬度差154。在一例子中，閘極結構180d的閘極端寬度152比閘極結構180a的閘極端寬度150短約20%至60%，例如約30%至50%(例如X’<X)。在一特定的例子中，閘極結構180d的閘極端寬度152比閘極結構180a的閘極端寬度150短約35%至40%。在一例子中，閘極結構180d的閘極端寬度152介於約20nm至50nm之間，且閘極結構180a的閘極端寬度150介於約25nm至75nm之間。
當閘極結構180d的閘極端寬度152縮小時，形成在鰭狀結構102上的功函數金屬層106可能會因為縮小的空間，而無法共形地形成在閘極端寬度152所定義的區域中。因此，功函數金屬層106的側表面117可能會緊密鄰近抵靠在層間介電層104上的功函數金屬層106的內壁119，而留下小於圖2A所示之間隙114的間隙165，以及小於圖2A所示之間隙114的間隙寬度155(Z’)。在一些例子中，當側表面117與內壁119合併或直接接觸內壁119時，在小間隙165中的間隙寬度155(Z’)可能會接近於0而可忽略，像是小於5nm，例如小於3nm。
在圖2B所描繪的例子中，小間隙165中的間隙 寬度155是可以被忽略的，從而形成合併結構，例如位於閘極結構180一端之合併的功函數金屬層106。在這樣的例子中，縮小的閘極端寬度152約為側面厚度111以及功函數金屬層106的橫向厚度110的組合，而沒有來自小間隙165的任何間隙寬度。因此，縮小的閘極端寬度152(X’)為約二倍的功函數金屬層106厚度，例如X’=2Y，如側面厚度111與橫向厚度110所示。
如前述討論，當橫向厚度110(Y)以及側面厚度111(Y)的厚度介於約5nm至30nm之間時，例如介於約10nm至20nm，縮小的閘極端寬度152(X’=2Y)的厚度約為10nm至60nm，例如約20nm至40nm。
在一些例子中，功函數金屬層106的側面厚度111以及橫向厚度110過度合併或甚至重疊，縮小的閘極端寬度152(X’)可小於功函數金屬層106的厚度的二倍，但大於功函數金屬層106的側面厚度111或橫向厚度110，例如Y<X’<2Y。在這樣的例子中，縮小的閘極端寬度152(X’)可具有約10nm至50nm的厚度，例如約20nm至35nm。
可相信的是，在閘極端的功函數金屬層106的合併結構在類似的臨界電壓下，提供了具有較高電流的較佳的元件性能。然而，過厚的功函數金屬層106(例如大於60nm)也可能不利地導致功能金屬層106在鰭狀結構102之間的區域172中合併。因此，藉由使功函數金屬層106之厚度在良好的控制範圍，可選擇性地合併在閘極端(例如，由抵靠在層間介電層104的垂直側壁162及164之閘極端寬度 150及152所定義之區域)之功函數金屬層106，可提高元件的電性性能，但可避免在區域172處的過度生長或合併，而可以防止短路或漏電。
如上述，元件結構的較短有效閘極長度及/或寬度提高了電晶體元件的速度。因此，透過使用閘極結構180d的縮小閘極端寬度152，以及在閘極端之合併的(或更厚)功函數金屬層106，可獲得具有較高電流、較高電子移動率、高速度以及低漏電之增強電性能的元件結構。而且，透過控制閘極端寬度152的尺寸以及功函數金屬層106的厚度，可調變或改變鰭式場效電晶體的元件性能以及其他參數。
在一例子中，當特定元件結構，例如中央處理器之邏輯電路元件、繪圖卡或行動持設備等類似物，需要較高的操作速度時，可使用較具有正規閘極端寬度之閘極結構多的具有縮小之閘極端寬度的閘極結構。舉例而言，半導體元件結構中之具有縮小之閘極端寬度之閘極結構的數量可大於具有正規之閘極端寬度的閘極結構。在一例子中，半導體元件結構中具有縮小閘極端寬度之閘極結構的數量可比具有正規閘極端寬度之閘極結構的數量多15%至70%。
相反地，對於不需要像邏輯電路元件，例如記憶體、儲存元件等類似物，這麼高之元件操作速度的特定元件結構，可使用較具有正規之閘極端寬度的閘極結構少的具有縮小閘極端寬度的閘極結構。舉例而言，半導體元件結構中具有縮小閘極端寬度的閘極結構的數量可小於具有正規閘極端寬度的閘極結構。在一例子中，半導體元件結構中之 具有縮小閘極端寬度的閘極結構的數量可比具有正規閘極端寬度的閘極結構的數量少15%-70%。
應注意的是，閘極結構180d之閘極端寬度152的縮小並不會影響鰭狀結構102之間的間距及/或距離(例如區域172)。因此，在閘極端處的功函數金屬層106的合併(例如閘極端寬度152的尺寸縮減)並不會影響鰭狀結構102之間的電性性能。
圖3係繪示依照一些實施方式之一種半導體元件結構305的另一個例子的上視圖。除了具有較少數量的鰭狀結構102外，圖3所示之半導體元件結構305具有類似於圖1及圖2B所述之形成在閘極端結構之縮小的閘極端寬度。代替圖1至圖2B所示的四個鰭狀結構102(如所示之鰭狀結構102a、102b、102c及102d)，半導體元件結構305具有兩個鰭狀結構102(如所示之鰭狀結構102e及102f)。應注意的是，鰭狀結構102的數量是可以依據需求而變化或任意排列。
在圖3所描繪的例子中，形成縮小的閘極端寬度152於閘極結構108d上，以提供較短的有效閘極寬度來加強電性性能。相較於圖1的四個鰭狀結構102，因為半導體元件結構305的鰭狀結構102的數量為二，鰭狀結構102e及102f之間的區域307具有與圖1至圖2A的區域172不同的尺寸。
圖4描繪沿著圖3之閘極結構180d的C-C’剖線剖切的半導體元件結構305的透視圖。閘極端寬度是定義在 鰭狀結構102f的側壁160與層間介電層104所定義的垂直側壁164之間。因為形成在半導體元件結構305中的鰭狀結構102的數量減少，因此鰭狀結構102之間，例如鰭狀結構102e與102f之間，的間距或距離可縮小、增加或等於圖1至圖2B所描繪之區域172的間距或距離。
同樣地，功函數金屬層106是共形地形成在層間介電層104所定義的開口中，並覆蓋鰭狀結構102e與102f。透過控制閘極端寬度152以及功函數金屬層106的厚度，可調節或調整形成在功函數金屬層106的側表面117與抵靠在具有間隙寬度308之層間介電層104之功函數金屬層106的內壁119的間隙310。同樣地，可以類似圖2B之例子之可合併功函數金屬層106的方式來控制間隙寬度308，並在鰭狀結構102e與102f之間的區域307中留下所需的距離。雖然圖4描繪之例子顯示出間隙寬度308是相對小範圍，然應注意的是，間隙寬度308的範圍可依需求而從0nm(例如，合併的功函數金屬層106)至20nm。
圖5A及5B係繪示半導體元件結構501及505之其他例子的上視圖。每一個半導體結構501及505具有具不同之縮小閘極寬度安排之不同數量的閘極結構。在圖5A所描繪的半導體元件結構501中，閘極結構502b與502d具有縮小的閘極端寬度152，且閘極結構502a、502c及502e具有正規的閘極端寬度150。每一個閘極結構502b與502d以及閘極結構502a、502c及502e是介於彼此之間，反之亦然，且具有不同閘極端寬度之閘極結構的數量可依據需求改 變。
在圖5B所描繪的半導體元件結構505中，具有正規閘極端寬度150之第一組閘極結構504b及504c可外切於具有縮小的閘極端寬度152的第二組閘極結構504a及504d，或夾在具有縮小的閘極端寬度152的第二組閘極結構504a及504d之間。也就是說，具有正規的閘極端寬度150的第一組閘極結構504b及504c是形成於半導體元件結構505的內部區域，且具有縮小的閘極端寬度152的第二組閘極結構504a及504d是形成於與半導體元件結構505的內部區域相切的半導體元件結構505的外部區域。應注意的是，具有不同尺寸之閘極端寬度之閘極結構的數量或排列，可依據元件電性性能安排與調整的需求而改變。
圖6係繪示依照一種進行來形成半導體元件結構，例如圖4所示之元件結構305的製程600的示範流程圖。圖7A至圖7C係繪示依照一些實施方式之基材的部分對應製程600的不同階段的剖視圖。利用製程600之圖7A至圖7C所示之例子是配置以形成如先前參考圖3及圖4的所討論的半導體元件結構305。然而，應注意的是，可利用製程600以及圖7A至圖7C所示之示範結構來形成任何適合的結構，包含圖1至圖2B所示之半導體元件結構190、或是其他未在此呈現的半導體結構。
製程600始於操作602，以提供具有形成於基底700上之數個鰭狀結構102的基材10，如圖7A所示。鰭狀結構102可透過蝕刻掉部分之基材10的方式，在基底700上方 的基材10中形成溝渠。接著可填充隔離材料於溝渠中，隨後進行化學機械研磨。也可以使用其他製程技術來製造隔離結構及/或鰭狀結構102。隔離結構隔離基材10的一些區域。在一例子中，隔離結構可為淺溝渠隔離結構702及/或其他適合的隔離結構。淺溝渠隔離結構702可由氧化矽、氮化矽、氮氧化矽、氟矽石玻璃、低介電常數介電材料及/或其他適合的隔離材料所形成。淺溝渠隔離結構702可包含多層結構，例如具有一個或多個襯墊層。
在圖7A描繪的例子中，閘極介電層704保留在基材10上。應注意的是，定義在層間介電層104中的開口705可透過移除虛設閘極結構的方式來形成。虛設閘極結構可包含閘極介電層以及閘極電極層。當移除虛設閘極結構以形成開口705於層間介電層104中時，閘極介電層704可保留或不保留在基材10上。應注意的是，虛設閘極結構可具有符合具有不匹配之閘極端寬度之設計布局之需求的不同尺寸，藉此當虛設閘極結構移除時，可在層間介電層104中留下不同尺寸的開口，以讓具有不匹配之閘極端寬度的閘極結構形成在其中。因此，可以利用層間介電層中之開口的不同尺寸，來形成前述之具有不匹配之閘極端寬度的閘極結構，以符合不同的電性性能需求。
雖然圖7A至圖7C所描繪例子中的閘極介電層704是保留在基材10上，應注意的是在一些例子中，閘極介電層704可為犧牲層，其在將虛設閘極結構從基材10上移除時被移除。在這樣的例子中，閘極結構可依據需求直接形成 來接觸鰭狀結構102。
在一例子中，閘極介電層704可為高介電常數介電材料。高介電常數介電層包含二氧化鉿、二氧化鈦、氧化鋯鉿、氧化鉭、矽酸鉿、氧化鋯、矽酸鋯、前述之組合、或其他適合的材料。高介電常數介電層可透過在原子層沉積法及/或其他適合的方法來形成。
在操作604中，接著進行沉積製程，以形成功函數金屬層106在閘極介電層704上，或當閘極介電層704不存在時，直接將功函數金屬層106形成在鰭狀結構102上。如前所述，功函數金屬層106是形成來調配閘極結構之功函數。功函數金屬層106可為用於P型金氧半導體元件的P型功函數金屬材料、或為用於N型金氧半導體元件的N型功函數金屬材料。適合的P型功函數金屬材料包含氮化鈦、氮化鉭、釕(Ru)、鉬)、鋁、氮化鎢、矽化鋯、矽化鉬、矽化鉭矽化鎳(NiSi2)、氮化鎢、或其他適合的P型功函數金屬材料、或前述之組合。適合的N型功函數金屬材料包含鈦、銀、鋁化鉭、碳化鋁鉭、鋁化鉿、鈦鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮矽化鉭、錳)、鋯、或其他適合的N型功函數金屬材料、或前述之組合。功函數金屬層106可透過化學氣相沉積、物理氣相沉積以及原子層沉積及/或其他適合的製程來形成。在此所描述的例子中，功函數金屬層106是透過原子層沉積製程所形成，且功函數金屬層106的厚度可透過在原子層沉積製程期間改變製程參數來調整及控制，例如沉積時間、前驅物脈衝的次數、脈衝頻率、基材溫度、壓力或 類似參數。在一例子中，功函數金屬層106的厚度是可以透過改變用於沉積功函數金屬層106的原子層沉積製程的沉積時間來調整。
在一例子中，功函數金屬層106是沉積成在閘極結構的端部的功函數金屬層106合併結構，這樣的合併結構係由具有可忽略的間隙寬度308，例如小於3nm的縮減閘極端寬度152所定義，如圖7B所示。
在操作606中，在共形的功函數金屬層106形成後，接著進行金屬填充沉積製程，以形成填充於定義在層間介電層104之開口中的金屬填充層108，而完成閘極結構，如圖7C所示。金屬填充層108也可以稱為接觸金屬層，其可透過化學氣相沉積、物理氣相沉積、電鍍及/或其他適合的製程來製作。金屬填充層108可包含鋁、鎢或銅及/或其他適合的材料。
應注意的是，半導體元件結構305是選擇為具有特定範圍內的縮小閘極端寬度152(例如較正規的閘極端寬度150小20%至60%)，以提供如前述之相對短的有效閘極寬度，進而改善半導體元件結構305的電性性能。此外，縮小閘極端寬度152的選擇尺寸還可以在鰭狀結構102與層間介電層104之間提供一個相對有限的空間，以形成具有可忽略之間隙寬度308的功函數金屬層106的合併結構，例如形成在鰭狀結構102上的功函數金屬層106與抵靠在層間介電層104的內壁119之間的閘極端小於3nm。
應了解的是，在此揭露的不同實施方式提供了 不同的揭露，且在不脫離本揭露的精神和範圍內，在此可作任意的更動、替換及改變。舉例而言，在此揭露的特定實施方式可例示形成鰭式場效電晶體元件的閘極結構，然而，其他實施方式也可能包含在平面型元件上的尺寸縮減以及使用閘極取代方法來製作平面型電晶體的方法。舉例而言，閘極可形成在基材的平面區域，以提供元件通道區域。
因此，提供形成在閘極結構之具有縮小的閘極端寬度的元件結構及其製作方法。閘極結構的縮小閘極端寬度可具有較短的有效閘極寬度，因此增強了半導體元件結構的電性性能，例如較高的速度、較低的漏電流、以及可調整的元件結構參數。而且，在閘極結構中，形成於閘極端的合併功函數金屬層具有較大的厚度也在相似的臨界電壓下，提供了較高的電流、較高的速度、以及低漏電流。而且，透過調變閘極端寬度152的尺寸以及功函數金屬層106的厚度，可以調變或改變鰭式場效電晶體的元件性能以及其他參數。
在一實施例中，半導體元件結構包含數個閘極結構形成在數個鰭狀結構上。閘極結構實質上垂直鰭狀結構。其中這些閘極結構包含具有第一閘極端寬度的第一閘極結構以及具有第二閘極端寬度的第二閘極結構。其中，第二閘極端寬度小於第一閘極端寬度。
依據本揭露之一實施例，第二閘極端寬度比第一閘極端寬度小20%到60%。
依據本揭露之一實施例，第一閘極端寬度是定義在第一閘極結構之一端部與設置在鄰近第一閘極結構之 端部的鰭狀結構之間，第二閘極端寬度是定義在第二閘極結構之一端部與設置在鄰近第二閘極結構之端部的鰭狀結構之間。
依據本揭露之一實施例，第一閘極結構與第二閘極結構中之至少一者包含一功函數金屬層。
依據本揭露之一實施例，第二閘極端寬度是小於或等於功函數金屬層之厚度的二倍。
依據本揭露之一實施例，第一閘極端寬度是大於功函數金屬層之厚度的二倍。
依據本揭露之一實施例，一合併功函數金屬層是形成在第二閘極端寬度所定義的一區域中。
依據本揭露之一實施例，合併功函數金屬層包含形成在鰭狀結構上之功函數金屬的一側表面，側表面接觸功函數金屬層靠在層間介電層之垂直壁的內壁。
依據本揭露之一實施例，第二閘極端寬度是定義在層間介電層的垂直壁與鰭狀結構之最外側的側壁之間。
依據本揭露之一實施例，閘極結構包含金屬填充層設置在功函數金屬層上。
依據本揭露之一實施例，閘極結構包含複數個第二閘極結構，且第一閘極結構設置在第二閘極結構的一側上。
依據本揭露之一實施例，閘極結構包含複數個第二閘極結構，且第二閘極結構定義第一閘極結構。
依據本揭露之一實施例，閘極結構包含複數個 第二閘極結構，且第一閘極結構是設置在第二閘極結構之間。
依據本揭露之一實施例，第二閘極端寬度是介於20nm至50nm之間，且第一閘極端寬度是介於25nm至75nm之間。
在另一實施例中，半導體元件結構包含形成在基材上的數個鰭狀結構以及形成在鰭狀結構上方且實質垂直於鰭狀結構的數個閘極結構。其中，至少兩個閘極結構具有不匹配的閘極端寬度，其中這些閘極端寬度是定義在閘極結構之一者之一端部與設置在靠近這些閘極結構之此者的此端部的鰭狀結構之其中一者的一側壁之間。
依據本揭露之一實施例，不匹配的閘極端寬度具有20%到60%的寬度差異。
依據本揭露之一實施例，一合併功函數金屬層是形成在閘極端寬度中之至少一者所定義的區域中。
依據本揭露之一實施例，閘極端寬度是沿著些閘極結構的縱向寬度的一部分定義。
在又一實施例中，一種半導體元件結構的製造方法包含形成具有定義在基材中之開口的層間介電層，其中開口是由層間介電層中的垂直內壁所定義。形成功函數金屬層在開口中。調整功函數金屬層的厚度，以形成功函數金屬層的合併結構抵靠在層間介電層之開口的垂直內壁。
依據本揭露之一實施例，功函數金屬層的合併結構具有一寬度小於或等於功函數金屬層之厚度的二倍。
依據本揭露之一實施例，合併結構是形成在層間介電層之開口之垂直內壁與從基材延伸出之鰭狀結構之間。
以上已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地使用本揭露為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施例相同的目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與修改。

Claims (10)

  1. 一種半導體元件結構，包含：複數個閘極結構，形成在複數個鰭狀結構上，該些閘極結構實質上垂直該些鰭狀結構，其中該些閘極結構包含：一第一閘極結構，具有一第一閘極端寬度；以及一第二閘極結構，具有一第二閘極端寬度，其中該第二閘極端寬度小於該第一閘極端寬度。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中該第二閘極端寬度比該第一閘極端寬度小20%到60%。
  3. 如申請專利範圍第1項所述之半導體元件結構，其中該第一閘極端寬度是定義在該第一閘極結構之一端部與設置在鄰近該第一閘極結構之該端部的該鰭狀結構之間，該第二閘極端寬度是定義在該第二閘極結構之一端部與設置在鄰近該第二閘極結構之該端部的該鰭狀結構之間。
  4. 如申請專利範圍第1項所述之半導體元件結構，其中一合併功函數金屬層是形成在該第二閘極端寬度所定義的一區域中。
  5. 如申請專利範圍第4項所述之半導體元件 結構，其中該合併功函數金屬層包含形成在該些鰭狀結構上之一功函數金屬的一側表面，該側表面接觸該功函數金屬層靠在一層間介電層之一垂直壁的一內壁。
  6. 如申請專利範圍第1項所述之半導體元件結構，其中該第二閘極端寬度是定義在一層間介電層的一垂直壁與該些鰭狀結構之最外側的一側壁之間。
  7. 一種半導體元件結構，包含：複數個鰭狀結構，形成在一基材上；以及複數個閘極結構，形成在該些鰭狀結構上方，且實質上垂直該些鰭狀結構，其中該些閘極結構中之至少二者具有不匹配的閘極端寬度，其中該些閘極端寬度是定義在該些閘極結構之一者之一端部與設置在鄰近該些閘極結構之該者的該端部的該些鰭狀結構中之一者的一側壁之間。
  8. 一種製造半導體元件結構的方法，包含：形成一層間介電層，該層間介電層具有定義在一基材中的一開口，其中該開口是由該層間介電層中的一垂直內壁所定義；形成一功函數金屬層在該開口中；以及調整該功函數金屬層的一厚度，以形成該功函數金屬層的一合併結構抵靠在該層間介電層之該開口之該垂直內壁。
  9. 如申請專利範圍第8項所述之方法，其中該功函數金屬層的該合併結構具有一寬度小於或等於該功函數金屬層之該厚度的二倍。
  10. 如申請專利範圍第8項所述之方法，其中該合併結構是形成在該層間介電層之該開口之該垂直內壁與從該基材延伸出之一鰭狀結構之間。
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