TW202044593A - 鰭狀場效電晶體裝置 - Google Patents

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TW202044593A
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fin
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semiconductor
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黃旺駿
楊凱傑
蔡慶威
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

鰭狀場效電晶體裝置包括基板與自基板延伸的至少一半導體鰭狀物。半導體鰭狀物可包括含有第一半導體材料的多個寬部，以及一或多個窄部。一或多個窄部的第二寬度小於寬度的第一寬度。一或多個窄部的每一者使多個寬部的兩者彼此分開，使多個寬部與一或多個窄部交替配置於實質上垂質的方向中，且實質上垂質的方向實質上垂直於基板的表面。鰭狀物亦包括通道層覆蓋多個寬部的側壁以及一或多個窄部的側壁。

Description

鰭狀場效電晶體裝置
本發明實施例關於半導體裝置與其形成方法，更特別關於半導體鰭狀物與其形成方法。
電晶體為現代積體電路的主要構件之一。過去數十年的電晶體尺寸持續縮小，以符合更高裝置密度、改良的效能、與更低成本的需求。目前以奈米技術製程製作電晶體，且百萬計的電晶體封裝於單一的積體電路中。
為解決奈米節點中製作電晶體的挑戰，已開發三維設計如鰭狀場效電晶體。鰭狀場效電晶體設計可比平面電晶體設計提供更多優點。舉例來說，形成電晶體通道於相對於基板垂直延伸的垂直鰭狀物上，電晶體的閘極可包覆通道並由多側控制通道的導電性。雖然鰭狀場效電晶體的製作因三維結構而複雜，但鰭狀場效電晶體在某些情況下可提供優點因而常用於奈米節點。這些優點的例子可包含降低短通道效應、降低漏電流、及/或增加電流。此外，鰭狀場效電晶體裝置最大化晶片面積，以封裝更多電晶體於晶片中並降低整體製作成本。
本發明一實施例提供之鰭狀場效電晶體裝置包括基板，與至少一半導體鰭狀物，自基板延伸。至少一半導體鰭狀物可包括：多個寬部，包括第一半導體材料，且寬部的每一者具有第一寬度；一或多個窄部，包括第二半導體材料，且窄部的每一者具有第二寬度，第二寬度小於第一寬度，且窄部的每一者使寬部的兩者彼此分開，使寬部與窄部交替配置於實質上垂質的方向中，且實質上垂質的方向實質上垂直於基板的表面。半導體鰭狀物亦可包括通道層，覆蓋寬部的側壁之至少一部分以及窄部的側壁之至少一部分。
本發明另一實施例提供之半導體裝置包括：基板與至少一隆起的鰭狀物位於基板上。鰭狀物可包括：第一部分，延伸於基板表面上，且第一部分具有第一寬度並包含第一半導體材料；第二部分，位於第一部分上，第二部分具有第二寬度並包含第二半導體材料，第二半導體材料與第一半導體材料不同，且第二寬度小於第一寬度；第三部分，位於第二部分上，第三部分具有第三寬度並包含第一半導體材料，且第三寬度大於第二寬度。鰭狀物亦可包含通道層，覆蓋第二部分與第三部分的側壁之至少一部分。
本發明又一實施例提供之半導體裝置的製作方法，包括：形成裝置層於基板上，且裝置層包括在實質上垂直的方向中交替的第一半導體層與第二半導體層，且實質上垂直的方向實質上垂質於基板表面。圖案化裝置層以形成多個鰭狀物，且鰭狀物的每一者延伸於基板的表面上，且延伸方向實質上垂質於基板表面；蝕刻第二半導體層的一部分，使至少一些鰭狀物中的第二半導體層的寬度比相鄰的第一半導體層的寬度窄。此外，順應性地形成通道層於基板及鰭狀物上，並順應性地形成隔離層於通道層上。可採用隔離層作為硬遮罩，並圖案化鰭狀物上的通道層。
應理解的是，下述揭露內容提供許多不同實施例或實例以實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。可由不同比例任意繪示多種結構，以簡化與清楚說明。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
圖1至13係實施例中，半導體裝置於形成製程中的剖視圖。應理解的是，在圖1至13所示的製程之前、之中、與之後可提供額外步驟，且可取代或省略一些下述步驟。可調換步驟或製程的順序。
圖1顯示多個半導體層形成於基板102上之後的半導體裝置剖視圖。在所述實施例中，基板102可為含矽的半導體基板。在其他或額外實施例中，基板102可包含另一半導體元素如鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金或半導體複合物(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。基板102可為絕緣層上半導體。基板102可包含摻雜的磊晶層、組成漸變的半導體層、及/或半導體層位於不同型態的另一半導體層上(比如矽鍺層上矽層)。
基板102可為p型基板或n型基板，端視積體電路裝置100的設計需求而定。舉例來說，基板102可為p型機板，其具有n型摻質如硼、鎵、銦、其他合適的p型摻質、或上述之組合。在其他實施例中，基板102可包含n型基板，其具有n型摻質如磷、砷、其他合適的n型摻質、或上述之組合。在其他或額外實施例中，基板102可包含多種p型摻雜區及/或n型摻雜區。摻雜的製程可採用多種步驟與技術的離子佈質或擴散。
基板102的雜質濃度可為約1×1015 cm-3 至約1×1018 cm-3 。在其他實施例中，基板為雜質濃度介於約1×1015 cm-3 至約1×1018 cm-3 之間的n型矽基板。雜質可包含取代基板102中的結晶原子或位於基板102中的結晶原子之間的另一元素原子。當相關原子取代基板原子之一時，雜質可稱作摻質。當相關原子位於基板的結晶原子之間時，雜質可稱作間隙物。雜質價數可與組成基板基體的原子價數不同。舉例來說，矽與鍺的價數為4，其最外層具有四個電子。因此結晶中的每一矽原子具有四個最靠近的矽原子，且彼此共用一電子。砷為矽中的摻質，其價數為5。若砷原子取代矽原子，將有一多餘電子(如自由電子)在砷摻質的附近。
如上述內容所強調，圖1的半導體裝置包括多個裝置層形成於基板102上。裝置層包含第一半導體材料層104與第二半導體材料層106。雖然圖1顯示四個第一半導體材料層104 (如第一半導體層104a、104b、104c、與104d)及四個第二半導體材料層106 (如第二半導體層106a、106b、106c、與106d)，但可提供較多或較少的第一半導體材料層與第二半導體材料層。
舉例來說，第一半導體材料層104可為鍺或矽鍺(Si1-x Gex ，且x為約0.1至約0.9)。在本發明實施例中，Si1-x Gex 可簡稱為SiGe。在額外或其他實施例中，第一半導體材料層104可包含其他半導體複合物。舉例來說，第一半導體材料層104可包含半導體合金，其包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、及/或上述之組合。第一半導體材料層104的形成方法可採用磊晶成長、化學氣相沉積製程、及/或其他合適方法。
在圖1所示的一些實施例中，可形成第一半導體材料層104，其材料不同於基板102的材料。舉例來說，當基板102為矽基板時，第一半導體材料層104可為矽鍺層。此外，一些實施例中每一第一半導體材料層104可具有一致的厚度，比如介於約5nm至100nm之間。舉例來說，每一第一半導體層104a至104d的磊晶成長厚度可為約8nm。然而在其他實施例中，任何或所有的第一半導體材料層104可具有不同厚度。第一半導體層104a可比第一半導體層104b厚，第一半導體層104b可比第一半導體層104c厚，且第一半導體層104c可比第一半導體層104d厚。在其他實施例中，每一第一半導體材料層104的厚度與任何個別圖案中的其他第一半導體層無關。在這些實施例中，第一半導體層的厚度介於約5nm至約15nm之間。
舉例來說，第二半導體材料層106可為矽或矽鍺(Si1-y Gey ，且y>1)。在其他或額外實施例中，第二半導體材料層106可包含另一半導體元素如鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。第二半導體材料層106的形成方法可採用磊晶成長、化學氣相沉積製程、及/或其他合適方法。
在圖1所示的一些實施例中，第二半導體材料層106與基板102可為相同材料。舉例來說，基板102與第二半導體材料層106可為矽。然而在其他實施例中，第二半導體材料層106可與基板102的材料不同。
第二半導體材料層106的每一者可具有一致的厚度，比如介於約5nm至100nm之間。舉例來說，第二半導體層106a至106d的每一者之磊晶成長的厚度可為約15nm。然而在其他實施例中，每一第二半導體材料層106可具有不同厚度。舉例來說，第二半導體層106a可比第二半導體層106b厚，第二半導體層106b可比第二半導體層106c厚，而第二半導體層106c可比第二半導體層106d厚。在這些實施例中，第二半導體材料層106的厚度為約10nm至約15nm。在其他實施例中，第二半導體材料層106的厚度與第一半導體材料層104的厚度相關。舉例來說，第二半導體材料層106的厚度，約為第一半導體材料層104的一半厚度。在其他實施例中，第一半導體材料層104與第二半導體材料層106之間的比例可為1:2、2:3、3:5、或5:7。此外，其他實施例的第二半導體材料層106的厚度可與第一半導體材料層104的厚度實質上相同，其差異為+/-10%。
如圖1所示，第一半導體材料層104所用的材料與第二半導體材料層106所用的材料不同。可選擇不同材料，其暴露至蝕刻劑時具有不同的蝕刻速率。舉例來說，當第一半導體材料層104選用的材料在給定的蝕刻劑(如氟氣)中蝕刻較快時，第二半導體材料層106選用的材料在氟氣中不被蝕刻(或不被明顯蝕刻，或蝕刻量不如第一半導體材料層104的蝕刻量)。第一半導體材料層104與第二半導體材料層106的蝕刻速率之間亦可能具有其他差異。舉例來說，第一半導體材料層104的蝕刻速率與第二半導體材料層106的蝕刻速率之間的比例可介於約2:1至100:1之間。舉例來說，上述蝕刻速率的比例可介於3:1至10:1之間，或者介於2:1至10:1之間。對圖5而言必須說明的是，層狀物之間的蝕刻速率差異可形成表面積更大的裝置，最終可讓電晶體具有較大的有效寬度。因此第一半導體材料層104與第二半導體材料層106的選擇可視其蝕刻速率的差異而定。
在圖1所示的一些實施例中，第一半導體材料層104與第二半導體材料層106交替形成於基板102上。因此形成第一半導體材料層104之一後，可形成第二半導體材料層106之一，以在自基板102延伸的垂直方向中(比如垂直於基板102的表面之方向中)形成交替的堆疊。如上述強調的內容，雖然圖1顯示重複四次形成裝置層的製程結果，但可依需求重複所需次數的製程。舉例來說，可進行裝置層的形成製程，直到達到鰭狀物所需的高度(之後自沉積的裝置層形成鰭狀物)。裝置中的鰭狀物高度與第一半導體材料層104與第二半導體材料層106的數目相關。
在形成第一半導體材料層104與第二半導體材料層106時，可採用任何額外製程。舉例來說，可退火層狀物，比如在沉積第一半導體材料層104與第二半導體材料層106之間進行退火，或在沉積所有的第一半導體材料層104與第二半導體材料層106之後進行退火。舉例來說，這些退火可使沉積的膜狀物緻密、改變成長的膜狀物狀態、修復沉積所造成的損傷、自一膜狀物移動或驅動摻質至另一膜狀物、或類似效果。在一實施例中，在形成每一層之後可進行快速熱退火及/或快速熱製程。在其他或額外實施例中，可在形成一組層狀物之後進行退火。舉例來說，可在形成包含隔有第二半導體材料層106的一對第一半導體材料層104的一組層狀物之後進行退火。在其他實施例中，可在形成包含隔有第一半導體材料層104的一對第二半導體材料層106的一組層狀物之後進行退火，或在形成任何一組半導體材料層之後進行退火。
如圖2所示，在形成裝置層之後，可形成遮罩層210於裝置層上。遮罩層210可形成於最上層的裝置層上。舉例來說，遮罩層210可形成於第二半導體層106d上。
在所述實施例中，遮罩層210的形成方法可為形成與圖案化介電材料如氧化矽。在其他實施例中，遮罩層210的形成方法可為沉積與圖案化氮化矽、氧氮化矽，四乙氧基矽烷氧化物、磷矽酸鹽玻璃，硼磷矽酸鹽玻璃，氟化氧化矽玻璃，摻雜炭的氧化矽、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、雙苯并環丁烯、聚醯亞胺、其他合適材料、或上述之組合。在一些實施例中，遮罩層210可具有多層結構。此外，遮罩層210的形成技術可包含旋轉塗佈、化學氣相沉積、或其他合適製程。
圖案化遮罩層210的方法可包含施加光阻層、進行微影以形成開口於光阻中、以及經由開口蝕刻遮罩層210的區域。例示性的圖案化製程包含軟烘烤光阻層、對准光罩、曝光、曝光後烘烤、顯影光阻層、沖洗、與乾燥(如硬烘烤)。一旦圖案化光阻層，可採用選擇性的蝕刻劑蝕刻遮罩層210。舉例來說，當遮罩層210的組成為氧化矽時，圖案化遮罩層210所用的蝕刻劑可對氧化矽具有高選擇性，比如緩衝的氧化物蝕刻。如圖2所示的一些實施例，圖案化遮罩層210會造成多個遮罩區，比如遮罩區210a與遮罩區210b。
遮罩層210的厚度可為約5nm至約120nm。在其他實施例中，遮罩層210的厚度可與第一半導體材料層104及/或第二半導體材料層106的厚度類似或實質上相同。
如圖3所示，在形成遮罩層210之後，可蝕刻遮罩層210未保護的區域中的裝置層。可由非等向蝕刻製程(如反應性離子蝕刻及/或深反應性離子蝕刻)蝕刻第一半導體材料層104與第二半導體材料層106，以形成延伸方向垂直於基板102的鰭狀物310。在一些實施例中，蝕刻形成鰭狀物310的方法可包括具有不同蝕刻化學劑的多個蝕刻步驟，其各自針對沉積於基板102上的不同層。舉例來說，蝕刻可包含蝕刻第一半導體材料層的第一化學劑、以及蝕刻第二半導體材料層106的第二化學劑。最終鰭狀物310可具有交替的第一半導體材料部分304與第二半導體材料部分306。如圖3所示的一些實施例中，相對於遮罩區210a蝕刻形成第一鰭狀物310a，與相對於遮罩區210b蝕刻形成第二鰭狀物310b。在這些實施例中，蝕刻裝置層以形成至少一對鰭狀物310，鰭包括第一鰭狀物310a與第二鰭狀物310b。
如圖3所示的一些實施例，蝕刻裝置層的方法亦部分地蝕刻基板102以形成基部320。舉例來說，可使基板102凹陷一段選定的深度，其可介於約10nm至約500nm之間。在這些實施例中，鰭狀物310可包含基部320，其自基板102的表面(被蝕刻的凹陷表面)延伸。在基部上，鰭狀物310包含第一半導體材料部分304 (如窄部304a至304b)與第二半導體材料部分306 (如寬部306a至306d)交替的層狀物。
第一半導體材料層104與第二半導體材料層106的厚度不同，可在蝕刻形成鰭狀物310之後，造成第一半導體材料部分304與第二半導體材料部分306具有類似的厚度關係。舉例來說，因為第一半導體材料層104與第二半導體材料層106之間的厚度差異，第一半導體材料部分304的高度可小於任何或全部的第二半導體材料部分306的高度。在其他實施例中，第二半導體材料部分306的高度可小於任何或全部的第一半導體材料部分304的高度。
相對於第一半導體材料部分與第二半導體材料部分，基部320可具有多種相對高度。舉例來說，一實施例的基部320之高度可大於第一半導體材料部分304的高度與第二半導體材料部分306的高度。在一些實施例中，鰭狀物310中包含的基部320的高度HBase、第一半導體材料部分304的高度H1、與第二半導體材料部分306的高度H2具有下述關係：HBase>H1>H2。此外，亦可採用其他相對高度，端視應用與修整及沉積技術的種類而定。舉例來說，一些實施例的HBase=H1=H2。在其他實施例中，HBase>H1=H2。在又一實施例中，HBase>H1>H2。
如圖4A所示，在形成鰭狀物310之後，可形成介電層於基板102上。在一些實施例中，可形成順應性的介電材料層，其厚度足以覆蓋鰭狀物310。接著可處理介電層以產生淺溝槽隔離區410。淺溝槽隔離區410的組成可為氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數的介電材料、及/或其他合適的絕緣材料。舉例來說，淺溝槽隔離區410的組成可為氧化矽，其形成方法為化學氣相沉積於基板102與鰭狀物310上。在其他或額外實施例中，淺溝槽隔離區410的形成方法可為次大氣壓化學氣相沉積、高密度電漿化學氣相沉積、或旋轉塗佈(如旋轉塗佈玻璃)。雖然圖4顯示的淺溝槽隔離區410隔離鰭狀物310，亦可在鰭狀物310之間採用其他形式的隔離結構或技術。舉例來說，鰭狀物310之間可隔有局部氧化矽或任何其他合適的隔離結構。
如圖4A所示，在形成介電材料之後，可進行化學機械研磨以平坦化晶圓表面。在一些實施例中，遮罩層210可作為化學機械研磨停止層。在形成與平坦化介電材料後，可使介電材料部分蝕刻或凹陷以形成淺溝槽隔離區410，如圖4B所示。舉例來說，在淺溝槽隔離區410的組成為氧化物的實施例中，淺溝槽隔離區410的形成方法可為在化學機械研磨之後，進行對氧化物具有選擇性的蝕刻製程。亦可採用其他製作技術以形成淺溝槽隔離區410。此外，淺溝槽隔離區410可包含多層結構，比如具有一或多個襯墊層。
如圖4所示的一些實施例中，可蝕刻或使介電材料凹陷，讓淺溝槽隔離區410覆蓋基部320的至少一部分側壁。在圖4所示的實施例中，淺溝槽隔離區410的介電層不會覆蓋第一半導體材料部分304的側壁或第二半導體材料部分306的側壁。然而在其他實施例中，淺溝槽隔離區410的介電層的凹陷方式，使淺溝槽隔離區410至少部分地覆蓋基部320的側壁及/或第一半導體材料部分304與第二半導體材料部分306的任一者之側壁。
如圖5所示，一旦形成鰭狀物310，即選擇性地蝕刻鰭狀物310的部分。舉例來說，可選擇性地蝕刻第一半導體材料部分304，使第一半導體材料部分304比第二半導體材料部分306窄，造成鰭狀物310的剖面為I形結構。這些鰭狀物的剖面具有寬部(如寬部306a至306d)與窄部(如窄部304a至304d)。在圖5的實施例中，進行選擇性修整以窄化多個第一部分(或窄部304a至304d)，其與第二部分(或寬部306a至306d)交替配置於實質上垂直的方向(實質上垂直於基板表面)中。在其他實施例中，對應窄部304a至304d的部分可比對應寬部306a至306d的部分寬(若選擇性蝕刻寬部306a至306d的速率，大於蝕刻窄部304a至304d的速率)。在其他或額外實施例中，除了I形剖面之外，亦可採用只蝕刻第一半導體材料部分304或第二半導體材料部分306的一結晶方向之非等向蝕刻劑，以達其他可能的剖面形狀。
如圖5所示，在選擇性修整之後，鰭狀物310包含不同寬度及/或輪廓的第一半導體材料部分304與第二半導體材料部分306交替的堆疊。每一部分可具有不同寬度，其取決於對特定化學劑的蝕刻速率。在其他或額外實施例中，鰭狀物310的部分之每一者相對於一或多個其他鰭狀物部分，可具有不同斜率及/或側壁輪廓。第一半導體材料層104與第二半導體材料層106所用的材料選擇，可依據可行的選擇性蝕刻劑，其主要蝕刻層狀物的一者，但對另一者的蝕刻速率較慢或完全不蝕刻。舉例來說，第一半導體材料層104與第二半導體材料層106所用的半導體材料選擇取決於可行的蝕刻劑，其蝕刻第一半導體材料部分304的蝕刻速率比蝕刻第二半導體材料部分306的蝕刻速率快。
在一些實施例中，第一半導體材料部分304的組成為矽鍺，而第二半導體材料部分306的組成為矽。在這些實施例中，隆起的鰭狀物310可暴露至對矽鍺具有選擇性的蝕刻劑如氫氧化四甲基銨鹽，以部分地蝕刻第一半導體材料部分304，而不明顯蝕刻第二半導體材料層106。此選擇性蝕刻或選擇性修整鰭狀物310中的一些層狀物，會造成上述具有交替的窄部與寬部的I形結構。
選擇性修整或蝕刻的方法可採用乾蝕刻、濕蝕刻、或組合的製程。舉例來說，選擇性修整可控制鰭狀物310暴露至濕蝕刻劑如氯化氫的時間。在其他或額外實施例中，選擇性蝕刻可為對層狀物之一具有選擇性的等向乾蝕刻製程。在一些實施例中，選擇性蝕刻可為乾蝕刻與濕蝕刻的組合。舉例來說，選擇性蝕刻可包含乾蝕刻的第一階段與濕蝕刻的第二階段。此外，選擇性蝕刻可包含非等向蝕刻劑的組合，其包含氫氧化鉀、乙二胺、鄰苯二酚、及/或氫氧化四甲基銨鹽的一或多者。
可控制選擇性修整的時間，使第一半導體材料部分304的寬度與第二半導體材料部分306的寬度之間具有所需的比例。舉例來說，在第一半導體材料部分304為窄部而第二半導體材料部分306為寬部的實施例中，可控制選擇性修整的時間使窄部寬度小於0.5倍的寬部寬度，或使寬部比窄部寬至少1.5倍。在其他實施例中，可進行選擇性修整使窄部寬度小於75%的寬部寬度。舉例來說，一些實施例的鰭狀物310之初始寬度取決於遮罩層210，且可為約5nm至約50nm。在這些實施例中，選擇性修整之後的第二半導體材料部分306其寬度可介於5nm至50nm之間，而第一半導體材料部分304其寬度可介於約3nm至30nm之間。在一些例子中，可控制選擇性修整的時間，使窄部寬度與寬部寬度的比例介於1:1.2至1:5之間。
在圖5所示的實施例中，所有的第二半導體材料部分306具有實質上相同的寬度，且所有的第一半導體材料部分304具有實質上相同的寬度(比如小於第二半導體材料部分306的寬度)。然而在其他實施例中，每一部分的的寬度可不同。舉例來說，一些或全部的第一半導體材料部分304的寬度可彼此不同，一些或全部的第二半導體材料部分306的寬度可彼此不同，且任一或全部的第一半導體材料部分304的寬度可與任一或全部的第二半導體材料部分306的寬度不同。
在一些例子中，第一部分與第二部分的寬度輪廓會造成I形的剖面，如上所述。在一些實施例中，若由下至上計算圖5所示的鰭狀物310的九個部分，第一部分(基部320)可具有第一寬度，基部320a與320b上的窄部304a可具有小於第一寬度的第二寬度，窄部304a上的寬部306a可具有大於第二寬度的第三寬度，寬部306a上的窄部304b可具有小於第三寬度的第四寬度、窄部304b上的寬部306b可具有大於第四寬度的第五寬度，寬部306b上的窄部304c可具有小於第五寬度的第六寬度，窄部304c上的寬部306c可具有大於第六寬度的第七寬度，寬部306c上的窄部304d可具有小於第七寬度的第八寬度，以及窄部304d上的寬部306d可具有小於第八寬度的第九寬度。
雖然上述實施例包含的鰭狀物具有I形剖面，但鰭狀物亦可具有任何其他形狀(規則或不規則)的剖面。舉例來說，這些鰭狀物的形成方法可為上述的非等向蝕刻技術。藉由這些配置，可增加鰭狀物310的外圍，進而增進裝置操作。鰭狀物310的外圍較大，可製作有效寬度較大的電晶體通道，其可加強電流驅動能力並改善裝置效能。此外，一些實施例中的基部320與第二半導體材料部分306的材料相同，而基部320與第二半導體材料部分306的寬度可實質上相同。
圖5提供一例示性實施例中，隆起鰭狀物的剖視圖。然而亦可採用隆起鰭狀物的其他結構與設置。在圖5的例子中，隆起的第一鰭狀物310a與隆起的第二鰭狀物310b類似，包含至少四個寬部306a至306d。此例亦包含四個窄部304a至304d。如圖所示，一或多個窄部可分隔相鄰的寬部。若基部320a的寬度大於任何窄部304a至304d，則基部320a可具有寬部。在一些實施例中，寬部數目大於或等於窄部數目。在其他例子中，寬部數目可小於窄部數目。
如圖6所示，在選擇性蝕刻或修整之後，可形成介電層610以覆蓋鰭狀物310。可形成介電層610以減少或消除自鰭狀物310至半導體裝置的其他單元之漏電流。
介電層610的形成方法可為任何合適製程。在一實施例中，介電層610的形成方法可為在選擇性修整之後氧化鰭狀物310。在一些實施例中，可由熱氧化法氧化鰭狀物310以產生介電層610。在這些實施例中，介電層610可包含不同材料的多個區域。舉例來說，在第一半導體材料部分304包含矽鍺且第二半導體材料部分306包含矽的例子中，介電層610可包含氧化矽區與氧化矽鍺區。
然而在其他實施例中，介電層610可順應性地沉積於鰭狀物310上。舉例來說，介電層610的形成方法可為化學氧化、原子層沉積、化學氣相沉積、及/或其他合適的形成製程。在這些實施例中，介電層610可包含氧化矽為主的材料如氧化矽及/或氮氧化矽、氮化物為主的材料如氮化矽、或上述之組合。在其他或額外實施例中，介電層610可包含一或多層的高介電常數的氧化物。
在一些實施例中，介電層610的厚度可介於0.1nm至100nm之間。在其他實施例中，介電層610的厚度與鰭狀物310的寬度相關。舉例來說，介電層610可小於第一半導體材料部分304或第二半導體材料部分306的厚度之1/10。在其他實施例中，介電層610的厚度可依據鰭狀場效電晶體將驅動的預期電流。舉例來說，若鰭狀場效電晶體設計為用於高電流應用，介電層610的厚度可為至少50nm。然而若鰭狀場效電晶體設計為用於低電流應用，介電層610的厚度可小於1nm。在一些實施例中，可省略介電層610。在其他實施例中，第一半導體材料部分304與第二半導體材料部分306均可完全氧化以形成介電層610。
如圖7所示，可順應性地形成通道區710以覆蓋基板102上的鰭狀物310與淺溝槽隔離區410。在本發明實施例中，覆蓋指的是直接將一層置於表面上，或者將一層置於基板或其他層上，但與基板或其他層的表面之間隔有中間層。舉例來說，通道層710可覆蓋鰭狀物310並直接接觸鰭狀物310的表面。在其他例子中，通道層710覆蓋鰭狀物310但形成於中間層上，比如鰭狀物310與通道層710的表面之間的介電層610。
可沉積、轉換、及/或合成通道層710以順應性地覆蓋鰭狀物310。通道層710可具有足夠的載子遷移率以作為通道區，即使其剖面區域較小。在此考量下，通道層710的厚度可小到單分子等級。舉例來說，一些實施例的通道層710包含一或多個單層的二硫化鉬。即使在此設置中二硫化鉬的遷移率可高到足以產生導電通道。此外，在這些實施例中，二硫化鉬可含有雜質以操作通道層710的不同區域中的載子移動率。
在一些實施例中，通道層710可包含磊晶成長層。在這些實施例中，可採用晶種層促進通道層710磊晶成長於鰭狀物310上。在其他實施例中，通道層710的形成方法可在鰭狀物310上直接採用原子層沉積及/或化學氣相沉積。在其他實施例中，通道層710可由分開的底材轉換而成。在這些實施例中，通道層710可形成於底材上，接著可黏著至鰭狀物310，以在移除底材時保留通道層710。在一些實施例中，通道層710的形成方法可為使多個膜狀物反應，並進行退火產生通道層710 (如退火反應的副產物)。在又一例示性的實施例中，通道層710的沉積方法可採用含有通道層710的水性溶液。在一些實施例中，通道層710的標準厚度介於0.1nm至10nm之間。然而在其他實施例中，通道層710的厚度可取決於作為通道層710的單層厚度而定。在其他實施例中，通道層710的厚度取決於電晶體所需的應用。舉例來說，對高功率應用而言，通道層710需夠厚以最小化電阻。然而在優先考慮裝置密度的應用中，通道層710極薄且具有單層(如二維材料)的厚度或幾個單層的厚度。
為控制移動率並對閘極電壓產生半導體回應，可添加雜質以摻雜通道層710。在一些實施例中，可進行原子取代以導入摻質(如硼與氮)至通道層710的主體中。在額外或其他實施例中，可添加摻質如鈦、鉻、鐵、氨、鉀、或二氧化氮破壞通道層710的規則結構，以產生所需的能帶隙。可採用其他摻質如有機摻質作為通道層710的部分，以調整通道層710的導電性與電場響應。
如上所述，通道層710的組成可為一或多層的二硫化鉬。在一些實施例中，通道層710可包含石墨烯以取代或添加至二硫化鉬。在其他或額外實施例中，通道層710可包含一或多層的過渡金屬二硫屬化物。舉例來說，通道層710可包含過渡金屬的二硫屬化物，比如鋯、鉭、鈮、鎢、鉬、鎵、錫、與硫屬化物如硒、硫、或碲。在其他例示性的實施例中，通道層710可包含二硒化鋯、二硒化鉭、二硫化鉭、二硒化鈮、二硒化鎢、二碲化鉬、二硒化鉬、硒化鎵、硫化鎵、二硒化錫、二硫化錫、及/或其他過渡金屬二硫屬化物。在多種實施例中，通道層710的過渡金屬二硫屬化物材料之沉積方法可採用分子束磊晶、化學氣相沉積、及/或其他合適沉積製程。在其他實施例中，通道層710的組成可為合適的薄膜半導體材料。
如圖7所示，順應性地形成通道層710，在選擇性修整後可使通道層710覆蓋鰭狀物310的露出牆面。舉例來說，通道層710可覆蓋鰭狀物310的側壁。通道層710可覆蓋鰭狀物310的寬部下表面的部分。通道層710亦可覆蓋鰭狀物310的露出上表面，與鰭狀物310的所有上表面。在選擇性修整時不明顯蝕刻第二半導體材料部分306的實施例中，通道層710可覆蓋第一半導體材料部分304與第二半導體材料部分306的側壁、第二半導體材料部分306的上表面與下表面的部分、與鰭狀物310的最上側部分的上表面。此外，一些實施例中的通道層710可覆蓋基部320的上表面。此外，當一些實施例中的至少一第一半導體材料部分304的上表面的延伸方向遠離一或多個窄部的側壁時，通道層710可覆蓋至少一第一半導體材料部分304的上表面之至少一部分。在其他或額外實施例中，通道層710可完全覆蓋多個第一半導體材料部分304的至少一者之上表面。
通道層710可具有不同區域並包含至少三種不同區域，其配置方向平行且實質上平行於基板102的表面。舉例來說，通道層710可定義不同區域，其平行於基板102並垂直於鰭狀物310。通道層710在此方向中的區域，可包含具有摻質濃度的汲極區以形成鰭狀場效電晶體的汲極、具有摻質濃度的源極區以形成鰭狀場效電晶體的源極、以及接觸源極區與汲極區的通道區。在此設置中，在施加電壓至通道層710的源極與汲極區上時，電流的流向可實質上平行於基板102 (其採用通道層710作為通道材料)的表面。
接著在準備圖案化通道層710時，可形成絕緣層810以覆蓋通道層710。如圖8所示，可順應性地形成絕緣層810於鰭狀物310的牆上與淺溝槽隔離區410上。因此絕緣層810可為鰭狀物310與露出的淺溝槽隔離區410上順應性的層狀物。絕緣層810可包含一或多層的絕緣材料如氧化矽為主的材料如氧化矽及/或氮氧化矽、氮化物為主的材料如氮化矽、或上述之組合。在一些實施例中，絕緣層810可包含一或多層的介電材料如高介電常數的氧化物，其可包含鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鉿、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、鎦、及/或上述之混合物的高介電常數的介電氧化物。在一些實施例中，界面層(未圖示)的組成可為氧化矽薄層，且可在形成絕緣層810之前形成界面層於通道層710上。絕緣層810的形成方法可採用化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的成膜方法。
雖然圖8未圖示，在沉積絕緣層810之後，可形成額外層狀物於基板102上。舉例來說，在形成絕緣層810之後，可沉積虛置介電層於基板102上。虛置介電層與絕緣層810類似，可覆蓋鰭狀物310與淺溝槽隔離區410以產生絕緣與虛置層。在這些實施例中，可由化學機械研磨及/或光微影圖案化新增的虛置介電層。此外，其他實施利在沉積絕緣層810之後，可形成金屬閘極所用的導電層(含有功函數金屬與接點金屬)於絕緣層810的頂部上，以形成絕緣層與金屬閘極層。在這些實施例中，亦可由化學機械研磨、光微影、及/或蝕刻製程圖案化金屬閘極層。
如圖9所示的一些實施例，可形成並圖案化光阻層910以保護覆蓋鰭狀物310與淺溝槽隔離區410 (連接一對鰭狀物310)的一部分之絕緣層810。在所述實施例中，兩個鰭狀物形成單一電晶體。因此通道層710可提供電晶體通道，並連接兩個鰭狀物。在這些實施例中，可形成光阻層910於絕緣層810上，並圖案化光阻層910以保護鰭狀物310與連接鰭狀物310的淺溝槽隔離區410。在圖8的實施例中，圖案化光阻層910以保護兩個鰭狀物310上的絕緣層810、連接兩個鰭狀物310的淺溝槽隔離區410、以及與兩個鰭狀物310相鄰的淺溝槽隔離區410。圖案化光阻層910的光微影製程可包含採用穿過光罩的紫外線，曝光光阻層910的微影製程。在其他實施例中，圖案化光阻層910的方法可包含無光罩的光微影，比如電子束寫入或離子束寫入。
如圖10所示，蝕刻圖案化的光阻層910未保護的絕緣層810的區域，可形成硬遮罩以保護通道層710的一些區域。在圖案化光阻層910之後，可由對絕緣層810具有選擇性的蝕刻劑蝕刻絕緣層810的露出部分。舉例來說，在絕緣層810的組成為氧化矽的實施例中，可由對氧化物具有選擇性的蝕刻劑蝕刻絕緣層810的露出部分。在絕緣層810的組成為氮化物的其他實施例中，可由對氮化物具有選擇性的蝕刻劑蝕刻絕緣層810的露出部分。此外，可選擇蝕刻劑使其不蝕刻或汙染通道層710。蝕刻絕緣層810的方法可包含任何合適的蝕刻製程，包含乾蝕刻、濕蝕刻、及/或組合。舉例來說，一些實施例可採用氟為主的蝕刻劑之乾蝕刻製程，以蝕刻絕緣層810。在一些實施例中，蝕刻絕緣層810的方法可包含採用不同蝕刻化學劑、配方、或條件的多個蝕刻步驟。
一旦蝕刻絕緣層810的露出區域，即形成硬遮罩於鰭狀物310上。在一些實施例中，需要移除光阻層910的保留部分。舉例來說，若蝕刻通道層710需要高溫蝕刻或採用氣體，其可能破壞或溶解光阻層910，因此需要在蝕刻通道層710之前移除光阻層910的保留部分，以避免聚合物汙染的問題。因此如圖11所示，在蝕刻絕緣層810之後，可移除圖案化的光阻層910的保留部分。舉例來說，可對基板102進行光阻剝除以移除光阻層910，並保留絕緣層810作為鰭狀物310與淺溝槽隔離區410的部分上之硬遮罩。在其他或額外實施例中，光阻層的保留部分可暴露至有機溶劑，以自基板102上溶解並移除光阻層910的保留部分。亦可採用其他方法如乾蝕刻光阻以移除光阻層910的保留部分。然而，通道層710的蝕刻製程可不需移除光阻層910，即蝕刻製程時可保留光阻於基板102上。
在圖12所示的一些實施例中，移除光阻層910之後的絕緣層810可保護通道層710的這些區域但露出其他區域。具體而言，露出不與鰭狀物310相鄰的淺溝槽隔離區410上的通道層710的部分。因此可蝕刻絕緣層810所形成的硬遮罩未保護的通道層710之露出區域，以定義鰭狀場效電晶體的主動區。蝕刻通道層710的方法可包含任何合適的蝕刻技術以用於通道層710的選定材料。在多種實施例中，蝕刻方法包括濕蝕刻、乾蝕刻如反應性離子蝕刻、及/或蝕刻技術的組合。舉例來說，在通道層710包含二硫化鉬的實施例中，蝕刻通道層710的方法包括採用氟化物氣體(如碳氟化物、硫氟化物、氙氟化物、或合適之組合)的乾蝕刻。在其他或額外實施例中，當通道層710包含石墨烯時，蝕刻通道層710的方法包括氧電漿蝕刻。此外，可採用其他氣相反應物、濕蝕刻劑、或蝕刻配方或條件以蝕刻通道層710的露出部分。
如圖13所示，在圖案化通道層710之後，可自鰭狀物310與淺溝槽隔離區410的部分移除絕緣層810所形成的硬遮罩。舉例來說，在絕緣層810為氧化物或氮化物層的實施例中，可施加對氧化物及/或氮化物具有選擇性的蝕刻劑以清除絕緣層810的保留部分，並保留通道層710如鰭狀物310上的最外層。
圖13所示的鰭狀物310提供具有主體通道材料的電晶體主體，其具有較高的有效寬度與電流能力。I形來自於選擇性蝕刻鰭狀物的部分所產生的寬部與窄部，可提供較大的外圍用於形成鰭狀物310上的通道層710。鰭狀物310的較大外圍可增進電流能力，因通道層710的有效寬度不限於鰭狀物的寬度與高度。舉例來說，在未選擇性修整每一鰭狀物310的外圍時，外圍P=2*FH+FW，其中FH 1302為鰭狀物高度，且FW 1304為鰭狀物寬度。在選擇性修整以產生窄部與寬部時，鰭狀物310的外圍P=2*FH+FW+(2*ED)*NL，其中FH 1302為鰭狀物高度，FW 1304為鰭狀物寬度(由寬部定義)，ED 1306為寬部與窄部之間的蝕刻差異，且NL 1308為半導體部分的數目。新增的外圍(2*ED*NL)的計算依據第一半導體材料部分304與第二半導體材料部分306的蝕刻速率以及蝕刻劑。舉例來說，若第一半導體材料部分304暴露至蝕刻劑的蝕刻速率為3nm/分鐘，第二半導體材料部分306暴露至蝕刻劑的蝕刻速率為1nm/分鐘，且鰭狀物310暴露至蝕刻劑的時間為2分鐘，則ED 1306=(3nm/分鐘-1nm/分鐘)*2分鐘=4nm。對圖13所示的實施例進行此例，其中NL 1308=8，則增加的外圍為32nm。外圍增加可增加順應性地形成於鰭狀物310上的通道層710之有效寬度。較大寬度可改善鰭狀場效電晶體的電流能力，而不增加占據的晶片面積。
在其他實施例中，除了依據不同的蝕刻速率預測外圍之外，鰭狀物310的外圍可取決於選擇性修整之後的窄部寬度之間的差異。舉例來說，鰭狀物310的外圍P=2*FH+FW+(FW-NW)*NL，其中FH 1302為鰭狀物高度、FW 1304為鰭狀物寬度(由寬部定義)、NW 1310為窄部寬度、且NL 1308為形成鰭狀物310的部分的數目。因此接露的半導體鰭狀物為I形，且外圍係(FW-NW)*NL。這可增加外圍，可容納更多通道層710的材料，並造成更大的有效電晶體寬度。外圍增加最終可增加圖案化的通道層710的剖面面積，造成較寬的主動區。
如圖13所示的I形，以選擇性修整製程增加鰭狀物310的外圍如(2*ED*NL)或(FW-NW)*NL，ED 1306為蝕刻差異，FW 1304為鰭狀物寬度、NW 1310為窄部寬度，且NL 1308為形成鰭狀物310的部分的數目。因此為了最大化外圍增加的程度，可增加ED 1306、最小化NW 1310、及/或增加NL 1308。然而窄化NW 1310的選擇性修整方式與NL 1308的數目可能受限於結構可信度。增加NL 1308或ED 1306過多，且減少NW 1310過多，可能造成鰭狀物易於破損而降低良率。因此可選擇圖1至5中的製程形成鰭狀物，不只增進鰭狀場效電晶體所用的有效寬度，亦可增進其可信度與結構強度。
圖14至18係本發明另一實施例中，形成半導體裝置的例示性製程之剖視圖。應理解的是，可在圖14至18所示的製程之前、之中、與之後提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。可調換步驟/製程的順序。此外，此實施例的部分或全部亦可採用與前述實施例相同或類似的設置、結構、材料、步驟、或製程。
在圖14所示的實施例中，形成絕緣層810之後的結構與圖8所示的結構類似，再圖案化光阻層1410以覆蓋第一鰭狀物310a與第二鰭狀物310b的每一者。與光阻層910不同，可形成與圖案化光阻層1410為兩個部分1410a與1410b中，以覆蓋鰭狀物310而不覆蓋第一鰭狀物310a與第二鰭狀物310b之間的淺溝槽隔離區410。若需形成獨立的電晶體，則傾向採用此實施例。舉例來說，此製程造成每一半導體鰭狀物具有一電晶體，而非圖13所示的電晶體主體所造成的耦接電晶體。光微影光阻層1410所需的製程容許範圍，比光微影光阻層910所需的製程容許範圍更嚴格。盡管如此，可在需要增加裝置密度的情況下選擇此實施例。
如圖14所式，可形成並圖案化光阻層1410以保護鰭狀物310a與310b。舉例來說，可形成光阻層1410於絕緣層810上，並圖案化光阻層1410以覆蓋鰭狀物310a與310b。與光阻層910類似，光阻層1410的圖案化方法可採用多種光微影製程，包含光罩與無光罩的製程。
之後如圖15所示，蝕刻圖案化的光阻層1410未保護的絕緣層810的區域，以形成第三遮罩。第三遮罩保護鰭狀物310上的通道層710a與710b。一旦蝕刻絕緣層810的露出區域，可移除光阻層1410的保留部分以準備蝕刻通道層710，如圖16所示。然而在光阻層不影響蝕刻通道層710的實施例中，在蝕刻通道層710時可保留光阻層1410於鰭狀物上。此外，這些實施例中可省略形成硬遮罩的製程，並可採用光阻作為遮罩以圖案化通道層710。
如圖17所示，可蝕刻硬遮罩未保護的通道層710之露出區域，以定義主動區。接著如圖18所示，可採用蝕刻製程自鰭狀物310移除絕緣層810a與810b的保留部分，且蝕刻製程對絕緣層810a與810b具有選擇性，並保留通道層710a與710b作為最外側的層狀物於第一鰭狀物310a與第二鰭狀物310b上。與圖13的裝置不同，圖18的通道層710a與710b可形成覆蓋第一鰭狀物310a與第二鰭狀物310b的主體通道，即裝置具有兩個獨立的主體通道以用於兩個獨立的電晶體。因此此實施例較傾向裝置密度而非裝置寬度。圖18的鰭狀物310可達圖13所述的類似外圍與有效寬度。
圖19A與19B顯示本發明實施例的半導體裝置之剖視圖，更特別關於以圖1至18所述的製程形成的半導體鰭狀物。然而除了採用基體基版102之外，圖19A與19B所示的鰭狀物形成於絕緣層上矽基板上，且採用絕緣層上矽裝置層的所有厚度作為鰭狀物的部分，並採用絕緣層上矽的埋置氧化物作為淺溝槽隔離區。
圖19A顯示本發明實施例的半導體鰭狀物之剖視圖。半導體鰭狀物1910 (如鰭狀物1910a與1910b)與鰭狀物310類似，且其形成製程可與圖1至13所述的製程類似。因此鰭狀物1910可包含交替且寬度不同的第一半導體材料部分304與第二半導體材料部分306。此外，鰭狀物1910與鰭狀物310類似，均被順應性的介電層610與順應性的通道層710覆蓋。然而鰭狀物1910與鰭狀物310不同，不含基部320而改為來自絕緣層上矽的基板102之埋置氧化物層1902。
鰭狀物1910可形成於絕緣層上矽的基板102上，其包含處理層1901與埋置氧化物層1902。在此實施例中，絕緣層上矽基板的裝置層可作為基部320或第一半導體材料部分304的第一者。此外，此實施例不必形成與蝕刻圖4所示的淺溝槽隔離區410，因為埋置氧化物層1902可作為淺溝槽隔離區。
圖19B係本發明其他實施例中，半導體鰭狀物的剖視圖。半導體鰭狀物1950 (如鰭狀物1950a與1950b)與鰭狀物310類似，且其形成製程與圖1至8與圖14至18所述的製程類似。鰭狀物1950包含交替且寬度不同的第一半導體材料部分304與第二半導體材料部分306以形成I形。此外，鰭狀物1950與鰭狀物310類似，被順應性的介電層610與順應性的通道層710覆蓋。然而與鰭狀物310不同，鰭狀物1950不含基部320並位於埋置氧化物層1902上。此外，與鰭狀物1910不同，通道層710只覆蓋鰭狀物1950而不覆蓋鰭狀物1950之間的埋置氧化物層1902。
圖20A至20C顯示本發明其他實施例的半導體裝置的剖視圖。舉例來說，所示裝置可顯示半導體鰭狀物所用的其他例示性剖視圖。舉例來說，圖20A至20C顯示的例示性半導體鰭狀物，其輪廓不同於上述的I形。這些鰭狀物的形成方法，可採用不同於上述內容的技術，或在上述內容之外額外進行不同於上述內容的技術，以形成與蝕刻層狀物。
圖20A顯示例示性的半導體鰭狀物，其中選擇性地蝕刻第一半導體材料部分304以產生窄部，並蝕刻第二半導體材料部分306以產生圓潤輪廓。舉例來說，在選擇性修整之後(如圖5所述)，鰭狀物310可暴露至只對第二半導體材料部分306具有選擇性的蝕刻劑，以產生凸起或圓潤化的輪廓。舉例來說，鰭狀物310可暴露至一或多個乾蝕刻製程(包含偏壓電漿、採用氯為主化學劑如氯氣、氯仿、四氯化碳、及/或三氯化硼的蝕刻製程、及/或採用氯氣與三氟化氮的等向蝕刻)。亦可採用其他合適製程，使保留的第二半導體材料部分具有圓潤的凸起形狀的側壁。在其他實施例中，可進行蝕刻製程的組合以產生鰭狀物310的部分中的圓潤側壁。這些輪廓可增加外圍(與平坦側壁相較)。此外，此輪廓可提供額外優點如最小化難以覆蓋的尖銳邊緣，以利覆蓋通道層710。
圖20B顯示例示性的半導體鰭狀物，其中窄部側壁未一致地蝕刻，而是蝕刻成產生凹陷結構。舉例來說，一些實施例中的用於選擇性修整第一半導體材料部分304以形成窄部的蝕刻劑，可不一致地蝕刻窄部並造成凹陷結構。舉例來說，窄部所用的蝕刻劑可快速蝕刻窄部的中間，但對靠近寬部的部分之蝕刻速率較低。因此中間的蝕刻速率比每一部分的頂與底的蝕刻速率快。在其他或額外實施例中，修整窄部的選擇性蝕刻採用非等向濕蝕刻劑與界面活性劑的組合，可加速蝕刻窄部的中間部分以產生凹陷結構。此外，一些實施例在形成第一半導體材料層104與第二半導體材料層106時可改變其摻雜輪廓，以達圖20B所示的鰭狀物310之凹陷結構。因此選擇性修整造成圖20B所示的凹陷結構。舉例來說，可選擇第一半導體材料層104的摻雜輪廓，使其高度集中在靠近邊界處，但朝向層狀物的中間處的濃度較低。在這些實施例中，用於選擇性修整的蝕刻劑的蝕刻速率取決於摻雜濃度。因此控制摻雜濃度即可控制選擇性蝕刻的輪廓，並有利於蝕刻凹陷結構中的窄部。在選擇性修整鰭狀物310時，可採用其他方法使蝕刻的部分凹陷，以產生圖20B所示的結構。
圖20C顯示含有三種半導體材料的例示性半導體鰭狀物。除了第一半導體材料部分304與第二半導體材料部分306之外，圖20C的鰭狀物還包含第三半導體部分308，舉例來說，除了在形成裝置層時使第一半導體材料層104與第二半導體材料層106交替以形成圖20C的半導體鰭狀物，可形成三種半導體層於基板102上。採用三種材料形成鰭狀物310，可在選擇性修整時採用不同的蝕刻劑，以產生不同的外圍輪廓。舉例來說，蝕刻第一半導體材料部分304以形成窄部之後，可針對第三半導體部分308進行第二選擇性蝕刻。非等向蝕刻劑可蝕刻第三半導體部分308，而不影響第一半導體材料部分304與第二半導體材料部分306，且在特定方向中蝕刻第三半導體層。舉例來說，第三半導體部分308可包含摻雜的矽，且其蝕刻方法可採用氫氧化鉀、氫氧化四甲基銨鹽、及/或其他合適的非等向蝕刻劑，其在一方向中的蝕刻可大於在其他方向中的蝕刻。
如圖20C所示，鰭狀物的一些部分可包含斜向側壁以產生不規則的輪廓，其可用於增加鰭狀物的外圍。增加外圍可提供更多表面讓通道層710圍繞鰭狀物，最終可最大化電晶體的有效寬度。
雖然上述實施例中的第一部分、第二部分、與第三部分為具有不同蝕刻速率的半導體層，其他實施例中的這些部分可包含非半導體材料。舉例來說，第三半導體部分308可取代為非半導體材料如氧化鎢、氮化物、或金屬。此外，一些實施例中形成鰭狀物310的第一部分、第二部分、與第三部分的任一者，可取代為非半導體材料。
圖21係一實施例中，形成半導體鰭狀物的製程之例示性流程圖。製程2100搭配圖1至18說明形成半導體鰭狀物的製程步驟之流程圖。
製程2100可由步驟2102開始，其形成裝置層於基板上。在一些實施例中，裝置層可為不同材料的交替層，其暴露至蝕刻劑時具有不同的蝕刻速率。舉例來說，步驟2102中可依序形成第一半導體材料層104與第二半導體材料層106於基板102上。第一半導體材料層104與第二半導體材料層106在暴露至蝕刻劑時，可具有不同蝕刻速率。
在一些實施例中，步驟2102中可形成超過兩層以作為裝置層。舉例來說，裝置層可包含三個不同層，其依序形成於基板102上。三層可包含三個半導體層，但亦可包含半導體與其他材料的組合。在這些實施例中，裝置層的每一者或裝置層的任一組在暴露至蝕刻劑時可具有不同的蝕刻速率，以利後續選擇性地修整結構。
在步驟2104中，圖案化硬遮罩於裝置層上，以準備進行非等向蝕刻以形成鰭狀物於基板上。舉例來說，可形成並圖案化遮罩層210於裝置層上以形成硬遮罩，其保護裝置層之後轉變為半導體鰭狀物的區域。
在步驟2106中，蝕刻硬遮罩未保護的裝置層的區域，以形成半導體鰭狀物。舉例來說，可由非等向蝕刻製程如深反應性離子蝕刻，蝕刻遮罩層210未保護的裝置層的區域以形成鰭狀物310。在一些實施例中，蝕刻裝置層以形成鰭狀物的步驟可包含蝕刻或部分蝕刻基板。舉例來說，當基板102為絕緣層上矽基板時，蝕刻裝置層的步驟可包含蝕刻絕緣層上矽晶圓的裝置層。在其他實施例中，當基板102為基體半導體基板時，步驟2106中蝕刻裝置層的步驟可包含部分蝕刻基板。步驟2106的蝕刻步驟所形成的鰭狀物可包含對應第一半導體材料層104的第一半導體材料部分304，以及對應第二半導體材料層106的第二半導體材料部分306。
在步驟2108中，可形成介電層於鰭狀物周圍與鰭狀物上，以產生淺溝槽隔離區。舉例來說，可形成介電層於基板102與鰭狀物310上。可由化學機械研磨製程平坦化介電層，並使介電層凹陷以露出鰭狀物310並形成淺溝槽隔離區410。
一旦形成鰭狀物與周圍的淺溝槽隔離區，可對鰭狀物進行選擇性修整製程以最大化鰭狀物的外圍。在步驟2110中，可選擇性修整鰭狀物以增進鰭狀物外圍，最終改善鰭狀場效電晶體的電晶體有效寬度。舉例來說，可選擇性蝕刻第一半導體材料部分304 (或其他實施例中的第二半導體材料部分306)以減少其寬度。因此第一半導體材料部分304可形成I形結構的窄部，而第二半導體材料部分306可形成I形結構的寬部，而I形結構來自於選擇性蝕刻。在其他實施例中，可進行其他選擇性蝕刻以加大鰭狀物外圍。以圖20A與20B為例，可進行多個蝕刻步驟以產生凹陷或凸起的結構。在其他或額外實施例中，步驟2110中可由等向與非等向蝕刻劑蝕刻鰭狀物的不同層，以形成不同的鰭輪廓。
在步驟2112中，可形成絕緣膜於修整的鰭狀物上。舉例來說，可形成介電層610以覆蓋修整的鰭狀物310。在一些實施例中，形成介電層610的方法可包含熱氧化。
在步驟2114中，可形成通道層於含有鰭狀物與淺溝槽隔離區的所有基板上。舉例來說，通道層710可順應性地形成於基板102上以覆蓋鰭狀物310與淺溝槽隔離區410。為圖案化通道層710，需產生硬遮罩。因此在步驟2116中，可沉積順應性的絕緣層於基板與鰭狀物上。舉例來說，可形成絕緣層810以覆蓋通道層710，包括鰭狀物310與淺溝槽隔離區410。在步驟2118中，接著圖案化絕緣層以形成硬遮罩。可形成並圖案化光阻層，並可蝕刻移除下方絕緣層的露出區域。舉例來說，可形成並圖案化光阻層910於基板上，以保護作為硬遮罩的絕緣層810的區域，且硬遮罩可覆蓋鰭狀物310與淺溝槽隔離區410的部分。在其他實施例中，可形成並圖案化光阻層1410於基板上，以只保護鰭狀物310。
在步驟2120中，形成硬遮罩之後需要移除光阻層的保留部分，使基板準備進行薄層蝕刻。舉例來說，步驟2120中可剝除光阻層910的保留部分及/或光阻層1410的保留部分。
在步驟2122中，可蝕刻硬遮罩層未保護的薄層的露出區域，以定義主動區。舉例來說，蝕刻絕緣層810未覆蓋的通道層710的區域，以形成鰭狀場效電晶體的主動區。接著可移除硬遮罩層，以保留薄層於鰭狀結構的頂部上。舉例來說，在圖案化通道層710以定義主動區之後，可移除或蝕刻作為遮罩的絕緣層810的保留部分。
在步驟2122之後，可進行其他製程以完成鰭狀場效電晶體。舉例來說，由於通道層710可作為鰭狀場效電晶體裝置的通道，可形成閘極以包覆鰭狀物310與通道層710的通道區。可進行形成閘極於半導體鰭狀物上的方法，比如順應性沉積高介電常數的介電層與沉積閘極堆疊，以形成電晶體的閘極。此外，可形成接點至源極/汲極區與閘極堆疊，以電性耦接鰭狀物310與通道層710至其他主動與被動裝置。舉例來說，汲極、閘極、與源極區可耦接至鰭狀物310上的內連線結構，其與鰭狀物310與通道層710產生接點與電路。接點可由任何合適的導電物形成，一般例子的導電物包括銅或鎢。此配置造成電晶體中的電流可由裝置上的閘極控制，自通道層710的汲極區流向源極區。此配置形成的電晶體具有超薄的主體通道形成於圖案化的半導體鰭狀物上。
在一些場效電晶體中，需要增加裝置的電流能力以改善裝置效能並降低能耗。舉例來說，可加大電晶體的有效寬度以增加電流能力。然而電晶體寬度的增加受限於佈局空間與裝置密度的需求。即使電晶體採用薄的主體通道材料如原子層的超薄二維材料如二硫化鉬或石墨烯，電晶體寬度能加大的等級仍受限於基板的可用區域。三維電晶體設計如鰭狀場效電晶體可比平面裝置提供更大的有效寬度，因鰭狀場效電晶體具有有效三維寬度並提供更大的通道控制。當鰭狀場效電晶體用於提供極薄的主體通道時，其可提供多維有效寬度，因寬度正比於鰭狀物外圍。然而在只有鰭狀物的最外側外圍用於形成通道層時，將限制有效寬度增益。
本發明包括薄層覆蓋半導體鰭狀物的多個例示性實施例，且薄層提供有效寬度較大的通道以用於鰭狀場效電晶體。舉例來說，選擇性修整鰭狀物可增大鰭狀物的剖面表面積與外圍，使電晶體通道具有較大有效寬度。因此選擇性修整鰭狀物可增加電晶體寬度、改善裝置效能、並增進載流量。此外，較大外圍會造成較大的有效寬度與較高電流能力，而不會占據基板的額外面積。舉例來說，選擇性修整鰭狀物310會造成I形剖面，其可提供有效寬度大的電晶體通道，而不需額外的基板面積(或額外的大量基板面積)。如圖20所示，亦可採用其他選擇性修整以進一步增加鰭狀物外圍。
此外，揭露的實施例與本技術領域中互補式金氧半製程的相容性良好。形成鰭狀物的材料可為標準半導體材料，且揭露的製程與結構可與額外的形成步驟相容以形成電晶體。舉例來說，形成鰭狀物310的結構與製程，可與形成閘極堆疊、形成層間介電層、及/或形成通孔與導電線路的方法相容。此外，鰭狀物310的組成可為標準半導體層如矽與矽鍺，其形成方法可採用標準的互補式金氧半設備。類似地，通道層710的形成方法可為原子層沉積及/或化學氣相沉積製程，其採用標準的互補式金氧半設備。
至少基於上述理由，本發明實施例的優點可造成鰭狀場效電晶體裝置具有改善效能與更大的裝置密度。
應理解的是，此處不需說明所有優點，所有實施例或例子不需具有特定優點，且其他實施例或例子可提供不同優點。
在本發明一實施例中，鰭狀場效電晶體裝置包括基板，與至少一半導體鰭狀物，自基板延伸。至少一半導體鰭狀物可包括：多個寬部，包括第一半導體材料，且寬部的每一者具有第一寬度；一或多個窄部，包括第二半導體材料，且窄部的每一者具有第二寬度，第二寬度小於第一寬度，且窄部的每一者使寬部的兩者彼此分開，使寬部與窄部交替配置於實質上垂質的方向中，且實質上垂質的方向實質上垂直於基板的表面。半導體鰭狀物亦可包括通道層，覆蓋寬部的側壁之至少一部分以及窄部的側壁之至少一部分。
在一些實施例中，通道層覆蓋寬部的至少一者之下表面的至少一部分，且寬部的至少一者之下表面的延伸方向遠離窄部的側壁。
在一些實施例中，寬部與窄部之間的厚度比例為1:2、1:5、2:3、3:5、或5:7。
在一些實施例中，窄部與寬部之間的蝕刻速率比例介於3:1至10:1之間。
在一些實施例中，半導體鰭狀物的外圍=(2*半導體鰭狀物的高度+寬部的寬度+2*蝕刻差異*半導體鰭狀物中的部分的數目)。
在一些實施例中，寬部包括凸起或圓潤的輪廓。
在一些實施例中，窄部包括凹陷的輪廓。
在一些實施例中，半導體鰭狀物更包括：一或多個第三部分，包括不同於第一半導體材料與第二半導體材料的材料，且第三部分包括斜向側壁。
在一些實施例中，寬部包括至少三個寬部，且窄部包括至少兩個窄部。
在一些實施例中，基板包括絕緣層上矽基板；第一半導體材料包括半導體元素；第二半導體材料包括半導體複合物；以及通道層包括二硫化鉬。
本發明另一實施例中，半導體裝置包括：基板與至少一隆起的鰭狀物位於基板上。鰭狀物可包括：第一部分，延伸於基板表面上，且第一部分具有第一寬度並包含第一半導體材料；第二部分，位於第一部分上，第二部分具有第二寬度並包含第二半導體材料，第二半導體材料與第一半導體材料不同，且第二寬度小於第一寬度；第三部分，位於第二部分上，第三部分具有第三寬度並包含第一半導體材料，且第三寬度大於第二寬度。鰭狀物亦可包含通道層，覆蓋第二部分與第三部分的側壁之至少一部分。
在一些實施例中，鰭狀物更包括：介電層，位於第一部分、第二部分、與第三部份以及通道層之間。
在一些實施例中，介電層包括熱成長的氧化物。
在一些實施例中，介電層厚度小於第一寬度的十分之一。
在一些實施例中，通道層包括一或多個二硫化鉬的單層、一或多個石墨烯層、與磊晶成長層的至少一者。
在一些實施例中，通道層包括摻質，且摻質為硼、氮、鈦、鉻、鐵、或有機摻質。
在一些實施例中，鰭狀物更包括：第四部分，位於第三部分上，第四部分具有第四寬度並包含第二半導體材料，且第四寬度小於第三寬度；第五部分，位於第四部分上，第五部分具有第五寬度並包含第一半導體材料，且第五寬度大於第四寬度；第六部分，位於第五部分上，第六部分具有第六寬度並包含第二半導體材料，且第六寬度小於第五寬度；以及第七部分，位於第六部分上，第七部分具有第七寬度並包含第一半導體材料，且第七寬度大於第六寬度，以及其中通道層更覆蓋第四部分、第五部分、第六部分、與第七部分的側壁之至少一部分；以及第五部分與第七部分的下表面之至少一部分。
在一些實施例中，第一寬度、第三寬度、第五寬度、與第七寬度實質上相同；第二寬度、第四寬度、與第六寬度實質上相同；第一部分具有第一高度；第二部分、第四部分、與第六部分具有第二高度；第三部分、第五部分、與第七部分具有第三高度；以及第一高度大於第二高度與第三高度的總合。
本發明又一實施例中，半導體裝置的製作方法，包括：形成裝置層於基板上，且裝置層包括在實質上垂直的方向中交替的第一半導體層與第二半導體層，且實質上垂直的方向實質上垂質於基板表面。圖案化裝置層以形成多個鰭狀物，且鰭狀物的每一者延伸於基板的表面上，且延伸方向實質上垂質於基板表面；蝕刻第二半導體層的一部分，使至少一些鰭狀物中的第二半導體層的寬度比相鄰的第一半導體層的寬度窄。此外，順應性地形成通道層於基板及鰭狀物上，並順應性地形成隔離層於通道層上。可採用隔離層作為硬遮罩，並圖案化鰭狀物上的通道層。
在一些實施例中，上述方法更包括：在蝕刻第二半導體層的部分之前形成淺溝槽隔離層於基板上，且淺溝槽隔離層形成於鰭狀物之間；在順應性地形成薄層之前形成介電層於鰭狀物上；以及其中圖案化通道層的步驟包括：在順應性地形成隔離層之後與圖案化隔離層之前，圖案化光阻層於基板上；採用蝕刻劑蝕刻隔離層的露出區域，以形成硬遮罩；移除圖案化的光阻層；採用對薄層具有選擇性的蝕刻劑，蝕刻通道層的露出區域；以及採用蝕刻劑蝕刻隔離層。
上述實施例或例子之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明精神與範疇的前提下進行改變、替換、或更動。
此外，儘管此處描述例示性實施例，但其範圍包括本技術領域中具有通常知識者基於本發明實施例內容所理解的等同要素、調整、省略、組合(例如多種實施例的各方面)、改變、及/或變更的任何和所有實施例。舉例來說，可調整例示性系統中所示的構件數量與方向。此外，關於圖式中的例示性方法，可調整步驟順序並添加或刪除步驟。
因此上述說明僅用於說明目的。上述說明非全面性，且不限於所公開的精確形式或實施例。藉由說明書的實施例，本技術領域中具有通常知識者明顯可進行修改與調整。
申請專利範圍基於使用的語言而廣義地解釋，且不限於說明書中所描述的例子。這些例子應解釋為非排他性的。此外，可由任何方式調整方法的步驟，包括重新排序、插入、及/或刪除步驟。
ED,1306:蝕刻差異 FH,1302:鰭狀物高度 FW,1304:鰭狀物寬度 NL,1308:半導體部分的數目 NW,1310:窄部寬度 100:積體電路裝置 102:基板 104:第一半導體材料層 104a,104b,104c,104d:第一半導體層 106:第二半導體材料層 106a,106b,106c,106d:第二半導體層 210:遮罩層 210a,210b:遮罩區 304:第一半導體材料部分 304a,304b,304c,304d:窄部 306:第二半導體材料部分 306a,306b,306c,306d:寬部 308:第三半導體部分 310,1910,1910a,1910b,1950,1950a,1950b:鰭狀物 310a:第一鰭狀物 310b:第二鰭狀物 320,320a,320b:基部 410:淺溝槽隔離區 610,610a,610b:介電層 710,710a,710b:通道層 810,810a,810b:絕緣層 910,1410:光阻層 1410a,1410b:部分 1901:處理層 1902:埋置氧化物層 2100:製程 2102,2104,2106,2108,2110,2112,2114,2116,2118,2120,2122:步驟
圖1、2、3、4A、4B、5、6、7、8、9、10、11、12、與13係本發明實施例中，半導體裝置於形成製程中的剖視圖。 圖14至18係本發明實施例中，半導體裝置於形成製程中的剖視圖。 圖19A與19B係本發明實施例中，半導體裝置的剖視圖。 圖20A至20C係本發明其他實施例中，半導體裝置的剖視圖。 圖21係實施例中，半導體裝置的形成製程之例示性流程圖。
102:基板
304a,304b,304c,304d:窄部
306a,306b,306c,306d:寬部
310:鰭狀物
310a:第一鰭狀物
310b:第二鰭狀物
320a,320b:基部
410:淺溝槽隔離區
610a,610b:介電層
710,710a,710b:通道層

Claims (1)

  1. 一種鰭狀場效電晶體裝置，包括： 一基板； 至少一半導體鰭狀物，自該基板延伸，且該至少一半導體鰭狀物包括： 多個寬部，包括一第一半導體材料，且該些寬部的每一者具有一第一寬度； 一或多個窄部，包括一第二半導體材料，且該或該些窄部的每一者具有一第二寬度，該第二寬度小於該第一寬度，且其中該或該些窄部的每一者使該些寬部的兩者彼此分開，使該些寬部與該或該些窄部交替配置於一實質上垂質的方向中，且該實質上垂質的方向實質上垂直於該基板的表面；以及 一通道層，覆蓋該些寬部的側壁之至少一部分以及該或該些窄部的側壁之至少一部分。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930490B1 (en) * 2019-12-26 2021-02-23 Wisconsin Alumni Research Foundation Arrays of high-aspect-ratio germanium nanostructures with nanoscale pitch and methods for the fabrication thereof
US11749718B2 (en) * 2021-03-05 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US12100755B2 (en) * 2021-04-09 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Channel structures including doped 2D materials for semiconductor devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9299835B1 (en) * 2014-12-04 2016-03-29 International Business Machines Corporation Vertical field effect transistors
US9899398B1 (en) * 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10504900B2 (en) * 2018-04-23 2019-12-10 International Business Machines Corporation Enhanced field Resistive RAM integrated with nanosheet technology
US10756216B2 (en) * 2018-08-09 2020-08-25 International Business Machines Corporation Nanosheet mosfet with isolated source/drain epitaxy and close junction proximity
US10680107B2 (en) * 2018-09-24 2020-06-09 International Business Machines Corporation Nanosheet transistor with stable structure
US11227956B2 (en) * 2019-12-30 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
US11637109B2 (en) * 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure

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