JP2015225934A

JP2015225934A - 半導体装置

Info

Publication number: JP2015225934A
Application number: JP2014109367A
Authority: JP
Inventors: 吉江　徹; Toru Yoshie; 徹吉江
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2014-05-27
Filing date: 2014-05-27
Publication date: 2015-12-14

Abstract

【課題】従来よりも優れた逆方向耐圧を有し、製造費用及び工程時間を削減した半導体装置を提供する。【解決手段】素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された半導体基体と、前記外周領域の前記素子領域側に前記半導体基体の主面に沿って構成される前記半導体基体と反対導電型の主接合部と、前記主接合部の外側に構成される前記半導体基体と反対導電型のガードリングとを備え、前記ガードリングは、前記半導体基体の主面から深さ方向にかけて複数構成されており、前記半導体基体の主面側に構成される第１のガードリングと、前記第１のガードリングから前記半導体基体の深さ方向に離間した第２のガードリングとを備えることを特徴とする。【選択図】図１

Description

本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置に関する。

従来より、ＳｉＣを用いた半導体装置としてショットキーバリアダイオード（ＳＢＤ）を備えたものが提案されている（例えば特許文献１）。特許文献１に見られるＳＢＤは、等電位線が偏りなく広範囲で伸ばすことができるよう、外周部領域にｐ型リサーフ層やｐ型ガードリング層を備えている。このような外周部領域の構造は、一般的に見られる構造である。

このように、ｎ型ＳｉＣ基板上の外周部領域にｐ型リサーフ層やｐ型ガードリング層を形成する際、従来ではＡｌイオンを多段注入（例えば、７００ｋｅＶ、４００ｋｅＶ，２００ｋｅＶ，１００ｋｅＶ，５０ｋｅＶと５回の注入）することにより、ＳｉＣ基板の深さ方向に連続した濃度のｐ層を形成していた。

特開２０１３−２１４６５９号公報

このようなパワーデバイスにおいては、逆方向耐圧は重要な特性であり、さらなる高耐圧化が望まれている。そこで、本発明においては、従来よりも優れた逆方向耐圧を有し、製造費用及び工程時間を削減した半導体装置を提供する。

本発明の一態様によれば、素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された半導体基体と、前記外周領域の前記素子領域側に前記半導体基体の主面に沿って構成される前記半導体基体と反対導電型の主接合部と、前記主接合部の外側に構成される前記半導体基体と反対導電型のガードリングとを備え、前記ガードリングは、前記半導体基体の主面から深さ方向にかけて複数構成されており、前記半導体基体の主面側に構成される第１のガードリングと、前記第１のガードリングから前記半導体基体の深さ方向に離間した第２のガードリングとを備えることを特徴とする。

本発明によれば、従来よりも優れた逆方向耐圧を有し、製造費用及び工程時間を削減した半導体装置を提供できる。

本発明の実施形態に係る半導体装置の断面図である。本発明の実施形態に係る半導体装置のイオン注入段数の一例を示したものである。本発明の実施形態の変形例に係る半導体装置の断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各領域の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

（実施形態１）
本発明の実施形態に係る半導体装置は、図１に示すように、シリコンカーバイト基板（ＳｉＣ基板）１１を有し、素子領域１０１及び素子領域１０１の周囲を囲む外周領域１０２が主面に定義された第１導電型の半導体基体１０と、素子領域１０１と外周領域１０２との境界領域において半導体基体１０の上部の一部に素子領域１０１を囲んで埋め込まれる第２導電型の主接合部１７と外周領域１０２に多重に配置されたガードリング１８を備える。

なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

図１に示した半導体装置の半導体基体１０は、ＳｉＣ基板１１上にＳｉＣからなる半導体層を積層した構造である。以下では、半導体基体１０が、高濃度ｎ型のＳｉＣ基板１１上に低濃度ｎ型のエピタキシャル成長膜（ｎ型ＳｉＣ層）１２が形成された構造である場合を例示的に説明する。

ショットキー電極１５は、ｎ型ＳｉＣ層１２との間でショットキー接合を形成するバリアメタル１５ａと表面電極１５ｂとで構成される。バリアメタル１５ａは、ｎ型ＳｉＣ層１２との間でショットキー接合を形成する材料として、チタン（Ｔｉ）、モリブデン（Ｍo）などで形成され、蒸着やスパッタリング等の周知の成膜方法によって形成することができる。その厚さは、これを用いてショットキー接合が安定して形成できる程度であり、例えば１００ｎｍ程度である。表面電極１５ｂは、例えばアルミニウム（Ａｌ）等、電気抵抗率が低い材料で形成される。

裏面電極１９は、ｎ＋ＳｉＣ基板１１の裏面全面に、オーミック接触する材料として、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等で構成される。

逆バイアス印加時に、バリアメタル１５ａの外側の電極端に電界集中が生じる。この電界緩和を目的として、バリアメタル１５ａの電極端近傍の半導体基体１０内に主接合部１７が配置されている。さらに主接合部１７の外周を囲むようにガードリング１８を形成することで、主接合部１７の電界緩和がなされる。また、主接合部１７及びガードリング１８を形成するために、例えばイオン注入法によって半導体基体１０内にｐ型半導体領域が形成される。

主接合部１７及びガードリング１８は、半導体基体１０の深さ方向に複数形成されている。例えば図１において、主接合部１７は、半導体基体１０の主面に沿って形成される第１の主接合部１７ａと、第１の主接合部１７ａから半導体基体１０の深さ方向に離間した第２の主接合部１７ｂとを備えている。同様にガードリング１８は、半導体基体１０の主面に沿って形成される第１のガードリング１８ａと、第１のガードリング１８ａから半導体基体１０の深さ方向に離間した第２のガードリング１８ｂとを備えている。

このように、半導体基体１０の深さ方向に分離した２層の主接合部１７及びガードリング１８を形成することで、分離された深い側のｐ型層（第２の主接合部１７ｂ、第２のガードリング１８ｂ）は縦方向の電圧分割を補う形となるため、電界緩和効果が高い。すなわち、従来例に係る半導体装置に比べ、同一電圧での空乏層幅２０を比べると、本発明に係る半導体装置は、ｐ型層（主接合部１７，ガードリング１８）内で電圧分割されているため、ｎ型ＳｉＣ層１２の深さ方向に広がる空乏層幅２０は狭くなる。そのため、従来例に係る半導体装置と本発明に係る半導体装置とで、ｎ型ＳｉＣ層１２の膜厚を同一とした場合、本発明に係る半導体装置のほうが高耐圧を得ることが出来る。

図２は、主接合部１７及びガードリング１８を形成する際の注入プロファイルの一例を示す。不純物濃度を１×１０¹⁸ｃｍ^-3を頂点とする山なりのグラフ３つが示されており、異なる注入エネルギーにより深さ方向に合計３段の注入を行うことで、ｐ型層（主接合部１７、ガードリング１８）を形成していることがわかる。図２では、Ａｌイオンを７００ｋｅＶ、１００ｋｅＶ，５０ｋｅＶと３段の注入を行っている。１００ｋｅＶと５０ｋｅＶのＡｌイオンの注入により半導体基体１０の主面側に第１の主接合部１７ａ及び第１のガードリング１８ａを形成し、７００ｋｅＶのＡｌイオンの注入により、第２の主接合部１７ｂ及び第２のガードリング１８ｂが形成される。

ｎ型ＳｉＣ層１２の主面のうち、ショットキー電極が形成されない領域には、酸化膜（ＳｉＯ_２）１３及び、その上に層間絶縁層１４が形成される。

このように、半導体基体１０の深さ方向に分離したｐ型層を形成することで、従来は５回のイオン注入により形成したｐ型層を、上述したように３回のイオン注入により形成することができる。そのため、注入回数が削減されることになり、製造費用及び工程時間が削減できる。

（変形例）
図３は、第１の実施形態に係る半導体装置の変形例である。第１の実施形態に係る半導体装置は、主接合部１７を第１の主接合部１７ａと第２の主接合部１７ｂとに分離したが、変形例に係る半導体装置は主接合部は分離されていない。その他の構造は実施形態１に係る半導体装置と同じである。このような構成により、主接合１７付近の空乏層２０は、その外周部よりも半導体基体１０の深さ方向に深く伸びる。それにより、外周部よりも先にパンチスルーするため、耐圧ばらつきの少ない安定した耐圧を得ることができる。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１０・・半導体基体
１１・・ＳｉＣ基板
１２・・低濃度ｎ型のエピタキシャル成長膜（ｎ型ＳｉＣ層）
１３・・酸化膜
１４・・層間絶縁層
１５・・ショットキー電極
１５ａ・・バリアメタル
１５ｂ・・表面電極
１７・・主接合部
１７ａ・・第１の主接合部
１７ｂ・・第２の主接合部
１８・・ガードリング
１８ａ・・第１のガードリング
１８ｂ・・第２のガードリング
１９・・裏面電極
１０１・・素子領域
１０２・・外周領域

Claims

素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された半導体基体と、
前記外周領域の前記素子領域側に前記半導体基体の主面に沿って構成される前記半導体基体と反対導電型の主接合部と、
前記主接合部の外側に構成される前記半導体基体と反対導電型のガードリングと、
を備え、
前記ガードリングは、前記半導体基体の主面から深さ方向にかけて複数構成されており、
前記半導体基体の主面側に構成される第１のガードリングと、
前記第１のガードリングから前記半導体基体の深さ方向に離間した第２のガードリングと、
を備えることを特徴とする半導体装置。
さらに、前記主接合部は、前記半導体基体の主面から深さ方向にかけて複数構成されており、
前記半導体基体の主面側に構成される第１の主接合部と、
前記第１の主接合部から前記半導体基体の深さ方向に離間した第２の主接合部と、
を備えることを特徴とする請求項１に記載の半導体装置。