CN111799324A - 碳化硅外延基板、碳化硅半导体装置及其制造方法 - Google Patents

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和田圭司
西口太郎
日吉透
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Sumitomo Electric Industries Ltd
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Abstract

本发明涉及碳化硅外延基板、碳化硅半导体装置及其制造方法。所述碳化硅外延基板包含：碳化硅外延基板，其包含：碳化硅单晶基板；和在所述碳化硅单晶基板上形成的外延层；所述碳化硅单晶基板具有4H‑SiC的多型，所述外延层的表面中的算术平均粗糙度为0.1nm以下，在所述表面中，胡萝卜状缺陷的缺陷密度为0.1个/cm2以下，作为梯形凹陷的梯形缺陷的缺陷密度为0.1个/cm2以下，当在俯视图中观察时，所述梯形缺陷各自包含与<11‑20>方向相交的上底部和下底部。所述外延层具有优异的表面性质，因此可以预期在所述外延层上形成的氧化硅膜的寿命和可靠性得到改善。

Description

碳化硅外延基板、碳化硅半导体装置及其制造方法
本发明专利申请是基于申请日为2016年4月6日，发明名称为“碳化硅外延基板的制造方法、碳化硅外延基板、碳化硅半导体装置的制造方法和碳化硅半导体装置”，申请号为201680021301.X的中国专利申请的分案申请。
技术领域
本公开涉及碳化硅外延基板的制造方法、碳化硅外延基板、碳化硅半导体装置的制造方法和碳化硅半导体装置。
背景技术
日本特开2013-34007号公报(专利文献1)公开了以没有短台阶聚并为特征的碳化硅外延基板。
现有技术文献
专利文献
专利文献1：日本特开2013-34007号公报
发明内容
技术问题
本公开的目的是通过化学机械研磨(CMP)缩短研磨碳化硅外延基板的表面的步骤中的生产节拍时间。
技术方案
本公开的一个方面的碳化硅外延基板的制造方法包括在碳化硅单晶基板上外延生长第一层的步骤，和在所述第一层的最外表面形成第二层的步骤，所述第二层具有不同于所述第一层的化学组成或密度。所述第二层的厚度对所述第一层的厚度的比率大于0％且小于等于10％。
本公开的一个方面的碳化硅外延基板包含碳化硅单晶基板、在所述碳化硅单晶基板上形成的作为外延层的第一层、和在所述第一层的最外表面形成的第二层。所述第二层具有不同于所述第一层的化学组成或密度。所述第二层的厚度对所述第一层的厚度的比率大于0％且小于等于10％。
本公开的一个方面的碳化硅外延基板包含碳化硅单晶基板、和在所述碳化硅单晶基板上形成的外延层。所述外延层的表面中的算术平均粗糙度为0.1nm以下。在所述外延层的表面中，胡萝卜状缺陷(キャロット欠陥)的缺陷密度为0.1个/cm2以下，并且作为梯形凹陷的梯形缺陷的缺陷密度为0.1个/cm2以下。当在俯视图中观察时，所述梯形缺陷各自包含与<11-20>方向相交的上底部和下底部。所述上底部的宽度为0.1μm以上且100μm以下。所述下底部的宽度为50μm以上且5000μm以下。所述上底部包含突起部。所述下底部包含多个台阶聚并。
本公开一个方面的碳化硅半导体装置包含：碳化硅外延基板，所述碳化硅外延基板包含碳化硅单晶基板和外延层，所述碳化硅单晶基板具有第一主面和位于所述第一主面相反侧的第二主面，所述外延层在所述第一主面上形成并且在所述碳化硅单晶基板所在侧的相反侧具有第三主面。所述碳化硅半导体装置还包含在所述第三主面上形成的氧化硅膜、与第三主面侧连接的第一电极、和与第二主面侧连接的第二电极。所述氧化硅膜的厚度为10nm以上且100nm以下。在25℃的环境下和20mA/cm2的恒定电流密度下进行的经时绝缘击穿测定中的击穿电荷量为60C/cm2以上。
有益效果
根据上述说明，通过CMP可以缩短在研磨所述碳化硅外延基板的表面的步骤中的生产节拍时间。
附图说明
图1是示意性显示本公开一个方面的碳化硅外延基板的制造方法的流程图。
图2是说明第一层形成步骤和第二层形成步骤的示意剖视图。
图3是显示成膜装置的例子的示意侧视图。
图4是沿着图3中的IV-IV线取的示意剖视图。
图5是显示本公开一个方面的碳化硅外延基板的构造的例子的示意剖视图。
图6是说明梯形缺陷的示意俯视图。
图7是沿着图6中的VII-VII线取的示意剖视图。
图8是沿着图6中的VIII-VIII线取的示意剖视图。
图9是图6中IX区域的放大图。
图10是示意性显示本公开一个方面的碳化硅半导体装置的制造方法的流程图。
图11是说明杂质区域形成步骤的示意剖视图。
图12是说明氧化硅膜形成步骤的示意剖视图。
图13是显示本公开一个方面的碳化硅半导体装置的构造的例子的示意剖视图。
图14是显示恒定电流TDDB的测定结果的Weibull图。
附图标记
1：成膜装置；2：腔室；3：感应加热线圈；4：石英管；5：绝热材料；6：加热元件；7：曲面部；8：平坦部；10：碳化硅单晶基板；11：第一层；12：第二层；13：外延层；20：梯形缺陷；21：上底部；22：下底部；23：起点；24：突起部；25：台阶聚并；30：漂移区；31：体区；311：第一体区；312：第二体区；32：源区；33：接触区；34：JFET区；35：氧化硅膜；36：层间绝缘膜；37：互连层；41：第一电极；42：第二电极；43：第三电极；91：第一主面；92：第二主面；93：第三主面；100：第一碳化硅外延基板；101：第二碳化硅外延基板；1000：碳化硅半导体装置。
具体实施方式
[本公开实施方式的说明]
首先，将以列举的形式说明本公开的实施方式。在以下说明中，相同或对应的要素将以相同的参考符号标明，并且将不重复对其的相同说明。此外，关于本说明书中的结晶学表示，个别取向由[]表示，集合取向由<>表示，个别面由()表示，且集合面由{}表示。通常，负指数应该通过将“-”(棒)放在数字上方来进行结晶学表示，但在本说明书中通过将负号放在数字之前来表示。另外，“俯视图”是指当从外延层的表面的法线方向对其进行观察时的视野。
[1]本公开的一个方面的碳化硅外延基板的制造方法包括在碳化硅单晶基板上外延生长第一层的步骤，和在所述第一层的最外表面形成第二层的步骤，所述第二层具有不同于所述第一层的化学组成或密度。所述第二层的厚度对所述第一层的厚度的比率大于0％且小于等于10％。
据认为，在碳化硅半导体装置中，氧化硅膜的寿命和可靠性受氧化硅膜下面的碳化硅外延基板的表面性质的影响。例如，当在包含大台阶聚并的表面上形成氧化硅膜时，所述氧化硅膜的厚度有可能产生变动。此外，当在表面缺陷例如胡萝卜状缺陷上形成氧化硅膜时，所述氧化硅膜的膜品质可能改变。当所述氧化硅膜的厚度和膜品质有变动时，易于出现局部电场集中，并可以降低所述氧化硅膜的寿命和可靠性。
因此，已经尝试在形成氧化硅膜前，通过CMP改善表面性质。然而，因为碳化硅(SiC)硬度高并且难以进行研磨，所以通过CMP研磨碳化硅外延基板要花很长时间。此外，即使进行CMP之后，在碳化硅外延基板表面中仍可能残留微小的凹凸、表面缺陷等。
因此，在上述[1]的制造方法中，在第一层的最外表面形成能通过CMP容易进行研磨的第二层。所述第二层具有不同于所述第一层的化学组成或密度。
所述第一层是在碳化硅单晶基板上生长的同质外延层。在第一层中碳和硅的组成比可以认为基本上为1:1。例如，将第二层设定为具有偏离该化学计量比的组成。因而，认为第二层的硬度低于第一层即碳化硅，并且容易通过CMP进行研磨。或者，第二层可以是密度不同于第一层的层。即，通过形成在与第一层比较时晶体结构松散或致密的第二层，认为第二层容易通过CMP进行研磨。
第二层的厚度对第一层的厚度的比率设定为大于0％且小于等于10％。当该比率大于10％时，可能降低缩短生产节拍时间的效果。
在上述[1]中，第二层可以在第一层上生长，或可以通过改变第一层的一部分而形成。
[2]在上述[1]中，第二层中硅的组成比可以高于第一层中硅的组成比。
[3]在上述[1]中，第二层中碳的组成比可以高于第一层中碳的组成比。
[4]在上述[1]中，第二层的密度可以低于第一层的密度。
[5]在上述[1]中，第二层可以含有作为CMP中的化学反应的催化剂的元素。
[6]上述制造方法还可以包括通过CMP对第二层进行研磨的步骤。
[7]本公开一个方面的碳化硅外延基板包含碳化硅单晶基板、在碳化硅单晶基板上形成的作为外延层的第一层、和在第一层的最外表面形成的第二层。第二层具有不同于第一层的化学组成或密度。第二层的厚度对第一层的厚度的比率大于0％且小于等于10％。
在包含第二层的碳化硅外延基板中，预期将缩短CMP中的生产节拍时间或将拓宽工艺窗口。也预期对该碳化硅外延基板进行CMP可以减少以往残留的微小凹凸、表面缺陷等。
[8]本公开一个方面的碳化硅外延基板包含碳化硅单晶基板、和在碳化硅单晶基板上形成的外延层。外延层的表面中的算术平均粗糙度为0.1nm以下。在外延层的表面中，胡萝卜状缺陷的缺陷密度为0.1个/cm2以下，并且作为梯形凹陷的梯形缺陷的缺陷密度为0.1个/cm2以下。当在俯视图中观察时，梯形缺陷各自包含与<11-20>方向相交的上底部和下底部。上底部的宽度为0.1μm以上且100μm以下，并且下底部的宽度为50μm以上且5000μm以下。上底部包含突起部。下底部包含多个台阶聚并。
在使用具有上述表面性质的碳化硅外延基板制造的碳化硅半导体装置中，预期氧化硅膜的寿命和可靠性得到改善。
在此，算术平均粗糙度表示依照“JIS B 0601”测定的算术平均粗糙度(Ra)。使用AFM(原子力显微镜)测定算术平均粗糙度。作为AFM，例如可以使用由Veeco制造的“Dimension 3000”等。作为悬臂(探针)，例如由布鲁克制造的“NCHV-10V”是合适的。AFM条件如下。AFM的测定模式设定为轻敲模式。轻敲模式中的测定区域被设定为边长为10μm的正方形。测定间距设定为40nm。测定深度设定为1.0μm。测定区域内的扫描速度设定为一个周期5秒。每条扫描线的数据数量设定为512个点。扫描线的数量设定为512条。悬臂的位移控制设定为15.50nm。
胡萝卜状缺陷和梯形缺陷的缺陷密度可以通过使用Nomarski型光学显微镜(例如，Olympus Corporation制造的“MX-51”)在50倍至400倍的放大倍数下分析外延层的整个表面，并将检测到的各缺陷的数目除以外延层的表面面积来进行计算。需要说明的是，通常，在此使用的整个表面不包括未用于半导体装置的区域。在此，未用于半导体装置的区域是指例如距基板边缘3mm的区域。
[9]本公开一个方面的碳化硅半导体装置的制造方法包括准备上述[8]中的碳化硅外延基板的步骤，和在外延层上形成氧化硅膜的步骤。
[10]本公开一个方面的碳化硅半导体装置包含：碳化硅外延基板，所述碳化硅外延基板包含碳化硅单晶基板和外延层，碳化硅单晶基板具有第一主面和位于第一主面相反侧的第二主面，外延层在第一主面上形成并且在碳化硅单晶基板所在侧的相反侧具有第三主面。碳化硅半导体装置还包含在第三主面上形成的氧化硅膜、与第三主面侧连接的第一电极、和与第二主面侧连接的第二电极。氧化硅膜的厚度为10nm以上且100nm以下。在25℃的环境下和20mA/cm2的恒定电流密度下进行的经时绝缘击穿测定中的击穿电荷量为60C/cm2以上。
以下，如上所述在恒定电流密度下进行的经时绝缘击穿测定也称为“恒定电流TDDB(经时绝缘击穿)”。通过恒定电流TDDB测定的击穿电荷量(以下称为“QBD”)是氧化硅膜的寿命和可靠性的指标。在本公开的包含碳化硅外延基板的碳化硅半导体装置中，QBD可以为60C/cm2以上。需要说明的是，上述[10]中的25℃环境是指在受到预定校准的恒温设备中，测定环境设定在25℃。因此，例如取决于恒温设备的能力，在测定期间，测定环境可以从25℃变动约±2℃。
[本公开实施方式的详情]
以下，将说明本公开的一种实施方式(以下称为“本实施方式”)，但本公开的实施方式不限于此。
[第一实施方式：碳化硅外延基板的制造方法]
图1是示意性显示本实施方式的碳化硅外延基板(第一碳化硅外延基板100和第二碳化硅外延基板101)的制造方法的流程图。如图1所示，所述制造方法包括第一层形成步骤(S1)和第二层形成步骤(S2)。所述制造方法还可以包括在第二层形成步骤(S2)之后的研磨步骤(S3)。下面将对各步骤进行说明。
[第一层形成步骤(S1)]
图2是说明第一层形成步骤(S1)和第二层形成步骤(S2)的示意剖视图。在第一层形成步骤(S1)中，在碳化硅单晶基板10上同质外延生长第一层11。通过例如切割碳化硅的体单晶而准备碳化硅单晶基板10。例如可以使用线锯进行切割。期望碳化硅具有4H-SiC的多型。4H-SiC在电子迁移率、绝缘强度等方面比其他多型更优异。碳化硅单晶基板10可以具有例如n型导电型。碳化硅单晶基板10的直径可以为100mm以上，或150mm以上，且300mm以下。
碳化硅单晶基板10具有第一主面91和位于第一主面91相反侧的第二主面92。期望将会作为外延生长面的第一主面91是从(0001)面或(000-1)面倾斜1°以上且8°以下的面。期望倾斜方向是<11-20>方向。倾斜角(偏角)可以为2°以上且7°以下，3°以上且6°以下，或3°以上且5°以下。
在第一层形成步骤(S1)中，通过CVD(化学气相沉积)法同质外延生长第一层11。图3是显示成膜装置1的例子的示意侧视图。图4是沿着图3中的IV-IV线取的示意剖视图。成膜装置1是横型热壁CVD装置。如图3和4所示，成膜装置1包含加热元件6、绝热材料5、石英管4和感应加热线圈3。加热元件6由例如石墨制成。如图4所示，成膜装置1设有两个加热元件6，并且各加热元件6具有包含曲面部7和平坦部8的半圆柱形中空结构。两个平坦部8被配置成彼此相对，并且由两个平坦部8包围的空间作为在其中放置碳化硅单晶基板10的腔室2。
第一层11在例如以下条件下生长。腔室2内的温度可以例如为约1500℃至约1700℃。载气可以例如为氢气(H2)。氢气的流量可以例如为约50slm至约200slm。流量的单位“slm(标准升/分钟)”表示标准状态(0℃，101.3kPa)下的“L/分钟”。腔室2中的压力可以例如为约5至约15kPa。
原料气体包括例如Si原料气体如硅烷(SiH4)气体，和C原料气体如丙烷(C3H8)气体或乙炔(C2H2)气体。原料气体中的C/Si比可以例如为约0.9至约1.3。在此，“C/Si比”表示原料气体中的C原子数与Si原子数之比。
掺杂气体包括例如氨气(NH3)、氮气(N2)等。可以以使得第一层11的杂质浓度例如为1×1014cm-3以上且2×1016cm-3以下的方式调节掺杂气体的流量。
第一层11的厚度可以适当改变。第一层11的厚度的下限可以例如为5μm、10μm或20μm。第一层11的厚度的上限可以为100μm、75μm或50μm。
[第二层形成步骤(S2)]
在第二层形成步骤(S2)中，在第一层11的最外表面形成化学组成或密度不同于第一层11的第二层12。第二层12可以在第一层11的表面上外延生长，或者可以通过改变第一层11的一部分而形成。
当与第一层11相比时，第二层12是可以容易地通过CMP进行研磨的层。第二层12的厚度对第一层11的厚度的比率设定为大于0％且小于等于10％。所述比率表示通过用第二层12的厚度除以第一层11的厚度得到的值的百分比。所述比率的下限可以是0.1％或1％。所述比率的上限可以是8％、5％或3％。在这些范围内，预期将缩短CMP中的生产节拍时间或将扩大工艺窗口。第二层12的厚度可以例如为0.1μm以上且1.0μm以下，或为0.1μm以上且0.5μm以下。
第二层12在例如以下条件下形成。在生长预定厚度的第一层11之后，停止供给原料气体之中的Si原料气体。继续供给C原料气体和作为载气的H2气体，并调节各气体的流量，使得C原料气体的流量对载气的流量的比率设定为例如0.05％以上且0.10％以下。腔室2内的压力被调节到8kPa以下。期望在10秒内调节压力。此外，基板温度上升约20℃至约40℃。
通过进行这些操作，形成碳的组成比高于第一层11的第二层12。如上所述组成偏离化学计量比的第二层12比碳化硅柔软，并预期容易通过CMP进行研磨。此外，因为碳比碳化硅更具反应性，所以预期通过增加第二层12中碳的组成比，将促进CMP中的化学作用。还预期，凹坑、胡萝卜状缺陷、梯形缺陷等的构造将随组成改变而改变。在此，凹坑是源于贯通螺旋位错(TSD)的表面缺陷，当在俯视图中观察时，其展现近似圆形的表面形状，并且距表面的深度为8nm以上。凹坑的深度可以用AFM测定。可以将前述的AFM条件用作测定条件。
或者，在上述中，在生长预定厚度的第一层11之后，可以停止供给原料气体之中的C原料气体。在这种情况下，调节各气体的流量，使得Si原料气体的流量对载气的流量的比率设定为例如0.05％以上且0.10％以下。腔室2内的压力被调节到8kPa以下。期望在10秒内调节压力。此外，基板温度上升约20℃至约40℃。
通过进行这些操作，形成硅的组成比高于第一层11的第二层12。如上所述组成偏离化学计量比的第二层12比碳化硅柔软，并预期容易通过CMP进行研磨。还预期，凹坑、胡萝卜状缺陷、梯形缺陷等的构造将随组成改变而改变。
此外，通过采取如上所述偏离化学计量比的组成，可以形成晶体结构松散并且密度低于第一层11的第二层12。这也可以使通过CMP进行的研磨变得容易。
第二层12可以含有充当CMP中的化学反应的催化剂的元素(催化剂元素)。预期因为催化剂元素促进CMP中的化学作用，所以将缩短生产节拍时间。催化剂元素的实例包括铝(Al)、铂(Pt)、钯(Pd)等。也就是说，第二层12可以含有选自由Al、Pt和Pd构成的组中的至少一种。例如，可以设想通过在第一层11的最外表面中注入铝离子来形成第二层12。或者，可以设想当外延生长第二层12时引入三甲基铝[Al(CH3)3]等。
[研磨步骤(S3)]
在研磨步骤(S3)中，通过CMP研磨第二层12。在研磨步骤(S3)中，可以完全除去第二层12，或者可以留下第二层12的一部分。研磨步骤(S3)中的研磨量优选基本上等于第二层12的厚度。CMP的磨粒可以例如为胶态二氧化硅、煅制氧化硅、氧化铝等。CMP的研磨液可以例如为包含氧化剂如过氧化氢水溶液的研磨液。通过对具有如上所述适合于CMP的组成等的第二层12进行CMP，有可能将算术平均粗糙度降至0.1nm以下，并且也降低缺陷密度。在CMP之后，可以用纯水、酸、碱等清洗第二碳化硅外延基板101。
[第二实施方式：碳化硅外延基板]
接下来，将说明通过上述制造方法制造的第一碳化硅外延基板100和第二碳化硅外延基板101。
[第一碳化硅外延基板]
图2中显示的第一碳化硅外延基板100是通过上述的第一层形成步骤(S1)和第二层形成步骤(S2)制造的基板。第一碳化硅外延基板100包含碳化硅单晶基板10、在碳化硅单晶基板10上形成的作为外延层的第一层11、和在第一层11的最外表面形成的第二层12。第二层12的化学组成或密度不同于第一层11。第二层12的厚度对第一层11的厚度的比率大于0％且小于等于10％。
在此，第一层11和第二层12的化学组成和厚度可通过例如XPS(X射线光电子能谱)、AES(俄歇电子能谱)等进行测定。第一层11与第二层12之间的密度差可以通过例如光致发光法、拉曼光谱测定法、X射线衍射法等进行测定。如上所述，第二层12是可容易通过CMP进行研磨的层。通过用CMP对第一碳化硅外延基板100的表面进行研磨，有可能制造表面性质优异的第二碳化硅外延基板101。
[第二碳化硅外延基板]
图5是显示本实施方式的第二碳化硅外延基板101的构造的例子的示意剖视图。图5中显示的第二碳化硅外延基板101是通过上述第一层形成步骤(S1)到研磨步骤(S3)制造的基板。第二碳化硅外延基板101包含碳化硅单晶基板10、和在碳化硅单晶基板10上形成的外延层13。在此，外延层13相当于上述的第一层11。在第二碳化硅外延基板101中，上述的第二层12通过CMP被实质上除去。第二碳化硅外延基板101具有优异的表面性质。
外延层13的表面中的算术平均粗糙度为0.1nm以下。由此，预期氧化硅膜的寿命和可靠性得到改善。算术平均粗糙度越小越理想。算术平均粗糙度可以为0.08nm以下、0.06nm以下、或0.04nm以下。考虑到生产性，算术平均粗糙度的下限可以例如为0.01nm。
在外延层13的表面中，胡萝卜状缺陷的缺陷密度为0.1个/cm2以下。由此，预期氧化硅膜的寿命和可靠性得到改善。胡萝卜状缺陷是大多源于TSD的表面缺陷之一，并且在外延层13的表面中呈现胡萝卜状的平面形状。胡萝卜状缺陷的缺陷密度越低越理想，并且理想的胡萝卜状缺陷的缺陷密度为0(零)。胡萝卜状缺陷的缺陷密度可以为0.05个/cm2以下，或0.01个/cm2以下。
在外延层13的表面中，梯形缺陷20的缺陷密度为0.1个/cm2以下。由此，预期氧化硅膜的寿命和可靠性得到改善。梯形缺陷的缺陷密度越低越理想，并且理想的梯形缺陷的缺陷密度是0(零)。梯形缺陷的缺陷密度可以为0.05个/cm2以下，或0.01个/cm2以下。
图6是说明梯形缺陷20的示意俯视图。如图6所示，梯形缺陷20是具有梯形平面形状的凹陷。梯形缺陷包含与<11-20>方向相交的上底部21和下底部22。上底部21的宽度(W1)为0.1μm以上且100μm以下，下底部22的宽度(W2)为50μm以上且5000μm以下。上底部21与下底部22之间的距离(梯形的高度)例如为50μm以上且500μm以下。
图8是沿着图6中的VIII-VIII线取的示意剖视图。如图8所示，上底部21包含突起部24。突起部24可以基本上位于上底部21的中央。在上底部21中，突起部24相对于突起部24以外的部分突起约5nm至约20nm。突起部24的高度(h)可用白光干涉显微镜(例如，NikonCorporation制造的“BW-D507”)进行测定。汞灯被用作光源。测定视野设定为250μm×250μm。
图7是沿着图6中的VII-VII线取的示意剖视图。图7中的角度(θ)表示偏角。如图7所示，在梯形缺陷20内部，亦即在上底部21与下底部22之间的区域中，外延层13的表面朝向碳化硅单晶基板10略微缩进。梯形缺陷20在碳化硅单晶基板10与外延层13之间的界面处具有起点23。起点23可以与突起部24连接。然而，突起部24没有与TSD和贯通刃型位错(TED)连接。
图9是图6中IX区域的放大图。如图9所示，下底部22包含多个台阶聚并25。“台阶聚并”是指多个原子台阶形成束并产生1nm以上的高差的线性缺陷。台阶聚并中的高差的大小可以例如为约1nm至约5nm。台阶聚并中的高差的大小可用例如AFM测定。同样，在这种情况下，可以使用前述的AFM条件。下底部22中包含的台阶聚并的数量可以例如为约2至约100个，或约2至约50个。下底部22中包含的台阶聚并的数量也可以通过用AFM观察下底部22来计数。
[第三实施方式：碳化硅半导体装置的制造方法]
现在将说明使用上述的第二碳化硅外延基板101的碳化硅半导体装置1000。在此，将以MOSFET(金属氧化物半导体场效应晶体管)为例来进行说明。然而，本实施方式不限于MOSFET。本实施方式可以适用于例如IGBT(绝缘栅双极晶体管)等。
图10是示意性显示本实施方式的碳化硅半导体装置1000的制造方法的流程图。
如图10所示，所述制造方法包括基板准备步骤(S10)、杂质区域形成步骤(S20)、氧化硅膜形成步骤(S30)和电极形成步骤(S40)。下面将对各个步骤进行说明。
[基板准备步骤(S10)]
在基板准备步骤(S10)中，通过上述的第一层形成步骤(S1)、第二层形成步骤(S2)和研磨步骤(S3)制造和准备第二碳化硅外延基板101(参见，例如图1等)。
[杂质区域形成步骤(S20)]
图11是说明杂质区域形成步骤(S20)的示意剖视图。如图11所示，第二碳化硅外延基板101包含碳化硅单晶基板10和外延层13，碳化硅单晶基板10具有第一主面91和位于第一主面91相反侧的第二主面92，外延层13在第一主面91上形成并且在碳化硅单晶基板10所在侧的相反侧具有第三主面93。
在本步骤中，对第三主面93进行离子注入。该离子注入在第二碳化硅外延基板101被加热到约300℃至约600℃的情况下进行。首先，向外延层13的预定位置中注入p型杂质例如铝。由此形成体区31。接下来，向体区31的预定位置中注入n型杂质例如磷(P)。由此形成源区32。接下来，向源区32的预定位置中注入p型杂质例如铝。由此形成接触区33。夹在两个体区31之间的区域作为JFET区34。
在离子注入之后进行热处理。热处理气氛可以例如为氩(Ar)气氛等。热处理温度可以例如为约1800℃。热处理时间可以例如为约30分钟。由此激活离子注入的杂质。
[氧化硅膜形成步骤(S30)]
图12是说明氧化硅膜形成步骤(S30)的示意剖视图。在本步骤中，如图12所示，在第三主面93上形成氧化硅膜35。氧化硅膜35由例如二氧化硅等制成。氧化硅膜35起到栅绝缘膜的作用。氧化硅膜35可以通过例如热氧化形成。热氧化中的气氛可以是氧环境等。热氧化中的热处理温度可以例如为约1300℃。热氧化中的热处理时间可以例如为约30分钟。
在形成氧化硅膜35之后，可以在氮气氛中进一步进行热处理。例如，可以在一氧化氮(NO)、一氧化二氮(N2O)等的气氛中在约1100℃下进行约一小时的热处理。此后，可以在氩气氛中进一步进行热处理。例如，可以在氩气氛中在约1100℃至约1500℃下进行约一小时的热处理。
[电极形成步骤(S40)]
图13是显示碳化硅半导体装置1000的构造的例子的示意剖视图。第三电极43通过例如CVD法形成在氧化硅膜35上。第三电极43起到栅电极的作用。第三电极43可以由例如其中添加有杂质并且具有导电性的多晶硅等制成。
层间绝缘膜36通过例如CVD法形成。层间绝缘膜36可以由例如二氧化硅等形成。层间绝缘膜36以覆盖第三电极43并与氧化硅膜35接触的方式形成。
接下来，通过蚀刻除去预定位置的氧化硅膜35和层间绝缘膜36。由此，源区32和接触区33从氧化硅膜35露出。在露出部分，通过例如溅射法形成第一电极41。第一电极41起到源电极的作用。第一电极41可以含有例如钛(Ti)、铝、硅、镍(Ni)等。在形成第一电极41之后，在例如约900℃至约1100℃的温度下对第一电极41和第二碳化硅外延基板101进行热处理。由此，第一电极41与第二碳化硅外延基板101彼此欧姆接触。
接下来，以与第一电极41接触的方式形成互连层37。互连层37可以由例如铝等制成。
此外，形成与第二主面92接触的第二电极42。第二电极42起到漏电极的作用。第二电极42可以由例如含镍和硅的合金(例如NiSi等)制成。
此后，使用预定的切割刀将第二碳化硅外延基板101分成许多芯片。由此完成图13中显示的碳化硅半导体装置1000。
[第四实施方式：碳化硅半导体装置]
接下来，将说明本实施方式的碳化硅半导体装置1000。图13中显示的碳化硅半导体装置1000是具有所谓的平面结构的垂直型MOSFET。在本实施方式中，芯片尺寸，亦即包括图13中显示的横截面结构部作为单位晶胞(unit cell)结构的MOSFET的有效面积例如为约1mm2至约100mm2。
碳化硅半导体装置1000包含第二碳化硅外延基板101，第二碳化硅外延基板101包含碳化硅单晶基板10和外延层13，碳化硅单晶基板10具有第一主面91和位于第一主面91相反侧的第二主面92，外延层13在第一主面91上形成并且在碳化硅单晶基板10所在侧的相反侧具有第三主面93。
碳化硅半导体装置1000还包含在第三主面93上形成的氧化硅膜35、与第三主面93侧连接的第一电极41、和与第二主面92侧连接的第二电极42。
氧化硅膜35的厚度为10nm以上且100nm以下。第三电极43在氧化硅膜35上形成。
外延层13包含漂移区30、体区31、源区32、接触区33和JFE区34。
包含第一体区311和第二体区312的体区31具有第一导电型。第一导电型例如为p型。体区31在第三主面93与氧化硅膜35接触。体区31中的杂质浓度可以例如为约1×1016cm-3以上且约1×1018cm-3以下。
源区32设在体区31内。源区32与第一电极41接触。源区具有第二导电型。第二导电型是与第一导电型不同的导电型。例如，当第一导电型是p型时，第二导电型是n型。源区32中的杂质浓度可以例如为约5×1019cm-3。
接触区33设在体区31内。接触区33与第一电极41接触。接触区具有第一导电型。接触区33中的杂质浓度可以例如为约1×1020cm-3。
漂移区30具有第二导电型。漂移区30中的杂质浓度可以例如为1×1014cm-3以上且1×1016cm-3以下。
JFET区34具有第二导电型。JFET区34夹在第一体区311与第二体区312之间。JFET区34也在垂直于第三主面93的方向上夹在氧化硅膜35与漂移区30之间。JFET区34中的杂质浓度可以例如为1×1014cm-3以上且1×1016cm-3以下。
在此，将说明碳化硅半导体装置1000的运行。
在碳化硅半导体装置1000中，关闭状态是第三电极43(栅电极)的电压小于阈值的状态。在关闭状态中，直接位于氧化硅膜35(栅绝缘膜)的下方的体区31与JFET区34之间的pn结反向偏置，并维持不导通状态。导通状态是向第三电极43施加大于或等于阈值的电压时的状态。在导通状态下，源区32与JFET区34彼此电连接，并且电流在第一电极41(源电极)与第二电极42(漏电极)之间流动。
如第二实施方式中所述，外延层13具有优异的表面性质。因此，可以预期在外延层13上形成的氧化硅膜35的寿命和可靠性得到改善。
氧化硅膜35的寿命和可靠性通过恒定电流TDDB进行评价。可以说，随着恒定电流TDDB中的QBD增加，氧化硅膜35具有更长的寿命。在碳化硅半导体装置1000中，在25℃环境下和20mA/cm2下进行的恒定电流TDDB中的QBD为60C/cm2以上。由此，即使在例如大电流通电、高温等的苛刻环境下也可以预期稳定运行。QBD可以为70C/cm2以上，或者为80C/cm2以上。考虑到生产性，QBD的上限可以例如为200C/cm2。
[评价]
[恒定电流TDDB测定]
接下来，将说明本实施方式的碳化硅半导体装置1000中的恒定电流TDDB的测定结果。
如下所述制造样品1至3的碳化硅外延基板。样品1至3的直径为150mm。在样品1中，同质外延生长15.5μm厚的第一层11，之后将其最外表面的0.5μm转变成第二层12。第二层12是通过停止供给Si原料气体、然后将C原料气体的流量对载气(H2气体)的流量的比率调节到0.08％并将基板温度升高30℃而形成的。在这种情况下，在约8秒内调节各气体的流量。由此形成化学组成不同于第一层11的第二层12。第二层12中碳的组成比高于第一层11中碳的组成比。第二层12通过CMP进行研磨。研磨量设定为0.5μm。
在样品2和3中，生长15μm厚的外延层。在样品2和3中，没有形成第二层，并且没有进行CMP。除此之外，样品2和3的制造条件与样品1的制造条件相同。
如上所述评价样品1至3的表面性质。表1显示了结果。
表1
Figure BDA0002536509300000191
从样品1制造22个作为MOSFET的芯片。类似地，从样品2和3各制造22个芯片。
在25℃环境下和20mA/cm2的恒定电流密度下进行恒定电流TDDB测定。图14显示了结果。图14是显示恒定电流TDDB的测定结果的Weibull图。在图14中，纵坐标轴表示在Weibull概率纸上绘制的累积故障率，并且横坐标轴表示击穿电荷量(QBD)。图14显示随着QBD增加，氧化硅膜的寿命更长，并且随着标绘点组(プロット群)的斜度接近垂直，氧化硅膜的可靠性更高。在图14中，三角形图例表示样品1，正方形图例表示样品2，圆形图例表示样品3。
从图14可以看出，本实施方式的样品1的QBD为80C/cm2以上。另外，样品1的标绘点组接近垂直，因此可以将样品1评价为具有高可靠性。
应该理解，在此公开的实施方式在各方面都是例示性的并且是非限制性的。本发明的范围由权利要求的范围而不是上述实施方式限定，并意图包括与权利要求的范围等同的范围和含义内的任何变更。

Claims (7)

1.一种碳化硅外延基板，其包含：
碳化硅单晶基板；和
在所述碳化硅单晶基板上形成的外延层；
所述碳化硅单晶基板具有4H-SiC的多型，
所述外延层的表面中的算术平均粗糙度为0.1nm以下，
在所述表面中，
胡萝卜状缺陷的缺陷密度为0.1个/cm2以下，
作为梯形凹陷的梯形缺陷的缺陷密度为0.1个/cm2以下，
当在俯视图中观察时，所述梯形缺陷各自包含与<11-20>方向相交的上底部和下底部，
所述上底部的宽度为0.1μm以上且100μm以下，并且所述下底部的宽度为50μm以上且5000μm以下，
所述上底部包含突起部，并且所述下底部包含多个台阶聚并。
2.根据权利要求1所述的碳化硅外延基板，其中，
所述碳化硅单晶基板的直径为150mm以上且300mm以下。
3.根据权利要求1所述的碳化硅外延基板，其中，
相对于(0001)面或(000-1)面，所述碳化硅单晶基板的偏角为1°以上且8°以下。
4.根据权利要求1至3中任一项所述的碳化硅外延基板，其中
所述胡萝卜状缺陷的缺陷密度大于零个/cm2。
5.根据权利要求1至3中任一项所述的碳化硅外延基板，其中
所述梯形缺陷的缺陷密度大于零个/cm2。
6.一种碳化硅半导体装置的制造方法，其包括：
准备根据权利要求1至5中任一项所述的碳化硅外延基板的步骤；和
在所述外延层上形成氧化硅膜的步骤。
7.一种碳化硅半导体装置，其包含：
碳化硅外延基板，所述碳化硅外延基板包含碳化硅单晶基板和外延层，所述碳化硅单晶基板具有第一主面和位于所述第一主面相反侧的第二主面，所述外延层在所述第一主面上形成并且在所述碳化硅单晶基板所在侧的相反侧具有第三主面；
在所述第三主面上形成的氧化硅膜；
与所述第三主面侧连接的第一电极；和
与所述第二主面侧连接的第二电极，
所述碳化硅外延基板是根据权利要求1至5中任一项所述的碳化硅外延基板，
所述氧化硅膜的厚度为10nm以上且100nm以下，
在25℃的环境下和20mA/cm2的恒定电流密度下进行的经时绝缘击穿测定中的击穿电荷量为60C/cm2以上。
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