CN109844186B - 碳化硅外延基板和制造碳化硅半导体器件的方法 - Google Patents

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Abstract

碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错。当从垂直于主表面的方向观察时，所述多个贯通位错具有被所述多个基面位错包围的第一贯通位错和未被所述多个基面位错包围的第二贯通位错。所述多个基面位错和所述第一贯通位错构成环状缺陷。所述主表面中的所述多个贯通位错的面密度为50cm‑2以上。通过将当从垂直于所述主表面的方向观察时所述环状缺陷的面密度除以所述主表面中的所述多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。

Description

碳化硅外延基板和制造碳化硅半导体器件的方法
技术领域
本公开涉及碳化硅外延基板以及制造碳化硅半导体器件的方法。本申请要求基于2017年9月8日提交的日本专利申请2017-173240号的优先权，其全部内容以引用的方式并入本文中。
背景技术
日本特开2015-57864号(专利文献1)公开了一种研磨碳化硅单晶基板的方法。
现有技术文献
专利文献
专利文献1：日本特开2015-57864号
发明内容
根据本公开的碳化硅外延基板包含碳化硅基板和碳化硅外延膜。碳化硅外延膜在碳化硅基板上。碳化硅基板和碳化硅外延膜具有4H的多型。主表面为{0001}面或相对于{0001}面以5°以下的偏角倾斜的面。碳化硅外延膜的主表面具有150mm以上的最大直径。碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错。当从垂直于主表面的方向观察时，多个贯通位错具有被多个基面位错包围的第一贯通位错和未被多个基面位错包围的第二贯通位错。多个基面位错和第一贯通位错构成环状缺陷。主表面中的多个贯通位错的面密度为50cm-2以上。通过将当从垂直于主表面的方向观察时环状缺陷的面密度除以主表面中的多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。
根据本公开的碳化硅外延基板包含碳化硅基板和碳化硅外延膜。碳化硅外延膜在碳化硅基板上。碳化硅基板和碳化硅外延膜具有4H的多型。碳化硅外延膜的主表面为(0001)面或相对于(0001)面以5°以下的偏角倾斜的面。主表面具有150mm以上的最大直径。碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错。当从垂直于主表面的方向观察时，多个贯通位错具有被多个基面位错包围的第一贯通位错和未被多个基面位错包围的第二贯通位错。多个基面位错和第一贯通位错构成环状缺陷。当从垂直于主表面的方向观察时，环状缺陷具有0.03mm以上且0.2mm以下的最大直径。主表面中的多个贯通位错的面密度为50cm-2以上。通过将当从垂直于主表面的方向观察时环状缺陷的面密度除以主表面中的多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。
附图说明
图1为显示根据本实施方式的碳化硅外延基板的构造的示意性平面图。
图2为图1中的区域II的放大图。
图3为沿图2中的线III-III取的示意性横截面图。
图4为显示环状缺陷的第一变体的示意性平面图。
图5为显示环状缺陷的第二变体的示意性平面图。
图6为显示根据本实施方式的制造碳化硅外延基板的方法的第一步骤的示意性横截面图。
图7为显示根据本实施方式的制造碳化硅外延基板的方法的第二步骤的示意性横截面图。
图8为显示根据本实施方式的制造碳化硅外延基板的方法的第三步骤的示意性横截面图。
图9为示意性地显示根据本实施方式的制造碳化硅半导体器件的方法的流程图。
图10为显示根据本实施方式的制造碳化硅半导体器件的方法的第一步骤的示意性横截面图。
图11为显示根据本实施方式的制造碳化硅半导体器件的方法的第二步骤的示意性横截面图。
图12为显示根据本实施方式的碳化硅半导体器件的构造的示意性横截面图。
具体实施方式
[本公开的实施方式的概述]
首先，将说明本公开的一个实施方式的概述。关于本说明书中的晶体学表示，个别取向由[]表示，集合取向由<>表示，并且个别面由()表示，集合面由{}表示。通常，应当通过在数字上方加上“-”(棒)来表示结晶学上的负指数，但是在本说明书中通过在数字前面加上负号来表示。
(1)根据本公开的碳化硅外延基板100包含碳化硅基板10和碳化硅外延膜20。碳化硅外延膜20在碳化硅基板10上。碳化硅基板10和碳化硅外延膜20具有4H的多型。主表面14为{0001}面或相对于{0001}面以5°以下的偏角倾斜的面。主表面14具有150mm以上的最大直径。碳化硅外延膜20具有圆弧状或环状的多个基面位错3和多个贯通位错4。当从垂直于主表面14的方向观察时，多个贯通位错4具有被多个基面位错3包围的第一贯通位错1和未被多个基面位错3包围的第二贯通位错2。多个基面位错3和第一贯通位错1构成环状缺陷5。主表面14中的多个贯通位错4的面密度为50cm-2以上。通过将当从垂直于主表面14的方向观察时环状缺陷5的面密度除以主表面14中的多个贯通位错4的面密度而获得的值为0.00002以上且0.004以下。
(2)在根据上述(1)的碳化硅外延基板100中，主表面14可以为(0001)面或相对于(0001)面以5°以下的偏角倾斜的面。
(3)在根据上述(1)或(2)的碳化硅外延基板100中，当从垂直于主表面14的方向观察时，环状缺陷5可以具有0.2mm以下的最大直径。
(4)在根据上述(1)至(3)中任一项的碳化硅外延基板100中，当从垂直于主表面14的方向观察时，环状缺陷5可以具有0.03mm以上的最大直径。
(5)根据本公开的碳化硅外延基板100包含碳化硅基板10和碳化硅外延膜20。碳化硅外延膜20在碳化硅基板10上。碳化硅基板10和碳化硅外延膜20具有4H的多型。主表面14为(0001)面或相对于(0001)面以5°以下的偏角倾斜的面。主表面14具有150mm以上的最大直径。碳化硅外延膜20具有圆弧状或环状的多个基面位错3和多个贯通位错4。当从垂直于主表面14的方向观察时，多个贯通位错4具有被多个基面位错3包围的第一贯通位错1和未被多个基面位错3包围的第二贯通位错2。多个基面位错3和第一贯通位错1构成环状缺陷5。当从垂直于主表面14的方向观察时，环状缺陷5具有0.03mm以上且0.2mm以下的最大直径。主表面14中的多个贯通位错4的面密度为50cm-2以上。通过将当从垂直于主表面14的方向观察时环状缺陷5的面密度除以主表面14中的多个贯通位错4的面密度而获得的值为0.00002以上且0.004以下。
(6)根据本公开的制造碳化硅半导体器件300的方法包含准备根据上述(1)至(5)中任一项的碳化硅外延基板100的步骤和对碳化硅外延基板100进行加工的步骤。
[本公开的实施方式的详情]
在下文中，将说明本公开的实施方式的详情。在下面的说明中，相同或相应的要素将由相同的附图标记指定，并且不再重复其说明。
(碳化硅外延基板100)
如图1、图2和图3所示，根据本实施方式的碳化硅外延基板100具有碳化硅基板10和碳化硅外延膜20。碳化硅外延膜20在碳化硅基板10上。碳化硅基板10具有第一主面11和第一主面11相反侧的第二主面12。碳化硅外延膜20与第一主面11接触。碳化硅外延膜20具有与第一主面11接触的第三主面13以及第三主面13相反侧的主表面14。碳化硅基板10和碳化硅外延膜20具有4H的多型。如图1所示，碳化硅外延基板100可以设置有沿第一方向101延伸的第一平坦部17。碳化硅外延基板100可以设置有沿第二方向102延伸的第二平坦部(未示出)。
第二方向102例如为<1-100>方向。第一方向101为平行于主表面14并且垂直于第二方向102的方向。第一方向101例如为包含<11-20>方向上的分量的方向。如图1所示，主表面14例如具有150mm以上的最大直径111。最大直径111可以为200mm以上，也可以为250mm以上。最大直径111的上限没有特别限制。最大直径111例如可以为300mm以下。
碳化硅基板10例如由碳化硅单晶构成。碳化硅基板10例如含有诸如氮(N)等的n型杂质。碳化硅基板10的导电型例如为n型。第一主面11为{0001}面或相对于{0001}面以5°以下的偏角倾斜的面。当第一主面11相对于{0001}面倾斜时，第一主面11的倾斜方向例如为<11-20>方向。碳化硅基板10例如具有350μm以上且500μm以下的厚度。
碳化硅外延膜20例如含有诸如氮等的n型杂质。碳化硅外延膜20的导电型例如为n型。碳化硅外延膜20的主表面14为{0001}面或相对于{0001}面倾斜5°以下的偏角θ的面。具体地讲，主表面14为(0001)面或相对于(0001)面倾斜5°以下的偏角θ的面。主表面14可以为(000-1)面或相对于(000-1)面倾斜5°以下的偏角θ的面。偏离方向例如为<11-20>方向。需要说明的是，偏离方向不限于<11-20>方向。偏离方向例如可以为<1-100>方向，也可以为具有<1-100>方向上的分量和<11-20>方向上的分量的方向。偏角θ为主表面14相对于{0001}面倾斜的角度。偏角θ例如大于0°且5°以下。偏角θ可以为1°以上，也可以为2°以上。偏角θ可以为4°以下。
图3中由虚线指示的面例如为{0001}面。第三方向103为垂直于{0001}面的方向。第三方向103例如为[0001]方向。第四方向104为垂直于第三方向103的方向。第四方向104例如为<11-20>方向。第四方向104例如为偏离方向。主表面14的法线方向为第五方向105。第五方向例如为相对于[0001]方向在偏离方向上倾斜偏角θ的方向。
如图3所示，碳化硅外延膜20包含第一层21和第二层22。第一层21例如为缓冲层。第二层22例如为漂移层。第一层21与第一主面11接触。第一层21构成第三主面13。第二层22在第一层21上。第二层22构成主表面14。第一层21例如具有0.5μm以上且2μm以下的厚度。第二层22例如具有5μm以上且30μm以下的厚度。
第一层21和第二层22各自例如含有诸如氮等的n型杂质。第一层21中所含的n型杂质例如具有1×1017cm-3以上且1×1019cm-3以下的浓度。第二层22中所含的n型杂质例如具有1×1015cm-3以上且1×1016cm-3以下的浓度。第一层21中所含的n型杂质的浓度可以低于碳化硅基板10中所含的n型杂质的浓度。第一层21中所含的n型杂质的浓度可以高于第二层22中所含的n型杂质的浓度。n型杂质的浓度例如用汞探针C-V测量装置测量。所述探针例如具有0.005cm2的面积。
如图2和图3所示，碳化硅外延膜20具有多个基面位错3和多个贯通位错4。多个基面位错3各自在平行于{0001}面的面中。从另一角度看，多个基面位错3各自在平行于{0001}面的方向上延伸。多个贯通位错4各自沿基本垂直于主表面14的方向延伸。多个贯通位错4各自从第二主面延伸到主表面14。多个贯通位错4各自被设置为分别穿透碳化硅外延膜20和碳化硅基板10。多个贯通位错4各自均在第二主面12和主表面14处露出。各贯通位错可以为贯通刃型位错，或者可以为贯通螺旋位错。
如图2所示，多个贯通位错4具有第一贯通位错1和第二贯通位错2。当从垂直于主表面14的方向观察时，第一贯通位错1被多个基面位错3包围。第二贯通位错2未被多个基面位错3包围。
如图2所示，当从垂直于主表面14的方向观察时，多个基面位错3被设置为包围第一贯通位错1。多个基面位错3可以完全或部分地包围第一贯通位错1。基面位错3例如为完全环状的。当从垂直于主表面14的方向观察时，基面位错3可以具有近似圆形的形状或近似椭圆形的形状。基面位错3可以是部分环状的，而不是完全环状的。基面位错3例如可以具有圆弧状部分。
多个基面位错3例如具有第一基面位错31、第二基面位错32、第三基面位错33、第四基面位错34和第五基面位错35。如图2所示，第一基面位错31、第三基面位错33和第四基面位错34为完全环状的。第二基面位错32和第五基面位错35为部分环状的。
多个基面位错3和第一贯通位错1构成环状缺陷5。具体地讲，如图2所示，第一贯通位错1、第一基面位错31和第二基面位错32构成一个环状缺陷5。另外，第一贯通位错1、第三基面位错33、第四基面位错34和第五基面位错35构成一个环状缺陷5。在图2的视野中，环状缺陷5的数量为两个。
第一贯通位错1被多个基面位错3分别包围。当从垂直于主表面14的方向观察时，多个基面位错3各自可以设置为以第一贯通位错1为中心的同心圆状。多个基面位错3可以位于同一面中，或者可以位于不同的面中。如图3所示，第一基面位错31可以位于与第二基面位错32的面不同的面中。第一基面位错31所在的面可以与第二基面位错32所在的面隔开并平行。
图4为显示环状缺陷5的第一变体的示意性平面图。如图4所示，在基面位错3为部分环状的情况下，当从垂直于主表面14的方向观察时，在从第一贯通位错1延伸并通过基面位错3的一端的第一线段41与从第一贯通位错1延伸并通过基面位错3的另一端的第二线段42之间形成的角度φ例如为270°以上。从另一个观点来看，基面位错3包围第一贯通位错1的外周的270°以上。在多个基面位错3中，所有基面位错3可以为部分环状的，一些基面位错3可以为部分环状的，或者所有基面位错3可以为完全环状的。
图5为显示环状缺陷5的第二变体的示意性平面图。如图5所示，多个基面位错3例如具有第六基面位错36、第七基面位错37、第八基面位错38、第九基面位错39和第十基面位错40。第六基面位错36在第一贯通位错1的外侧。第七基面位错37在第六基面位错36的外侧。第八基面位错38在第七基面位错37的外侧。第九基面位错39在第八基面位错38的外侧。第十基面位错40在第九基面位错39的外侧。
当从垂直于主表面14的方向观察时，连接第一贯通位错1和位于最外圆周的第十基面位错40的线段43是假想的。将线段43和第十基面位错40之间的接触点设为第一位置44，并且将第一位置44和第一贯通位错1之间的中间位置设为第二位置45。从第一贯通位错1到第二位置45的距离114与从第二位置45到第一位置44的距离113相同。在图5所示的环状缺陷5中，三个基面位错(第六基面位错36、第七基面位错37和第八基面位错38)存在于从第一贯通位错1到第二位置45的区域中，并且两个基面位错(第九基面位错39和第十基面位错40)存在于从第二位置45到第一位置44的区域中。从第一贯通位错1到第二位置45的区域中的基面位错的线密度可以高于从第二位置45到第一位置44的区域中的基面位错的线密度。从另一个观点来看，环状缺陷5的内周侧的基面位错3的线密度可以高于环状缺陷5的外周侧的基面位错3的线密度。
如图2中所示，主表面14中的多个贯通位错4的面密度为50cm-2以上。贯通位错4包含第一贯通位错1和第二贯通位错2。尽管主表面14中的多个贯通位错4的面密度的下限没有特别限制，但是所述面密度例如可以为100cm-2以上，也可以为200cm-2以上。尽管主表面14中的多个贯通位错4的面密度的上限没有特别限制，但是所述面密度例如可以为5000cm-2以下，也可以为1000cm-2以下。
通过将当从垂直于主表面14的方向观察时环状缺陷5的面密度除以主表面14中的多个贯通位错4的面密度而获得的值为0.00002以上且0.004以下。尽管所述值的下限没有特别限制，但是所述值例如可以为0.00004以上，也可以为0.00008以上。尽管所述值的上限没有特别限制，但是所述值例如可以为0.002以下，也可以为0.001以下。
如图2所示，当从垂直于主表面14的方向观察时，环状缺陷5例如具有0.2mm以下的最大直径112。尽管最大直径112的上限没有特别限制，但是其例如可以为0.1mm以下，也可以为0.05mm以下。当从垂直于主表面14的方向观察时，环状缺陷5例如具有0.03mm以上的最大直径112。尽管最大直径112的下限没有特别限制，但是其例如可以为0.05mm以上，也可以为0.08mm以上。
如后所述，在碳化硅基板10的第一主面11中难以形成划痕(研磨痕)。因此，与在第一主面11中形成大量划痕的情况相比，在第一主面11上形成的碳化硅外延膜20的主表面14具有更小的表面粗糙度。具体地讲，第一主面11例如具有0.5nm以下的算术平均粗糙度(Sa)。算术平均粗糙度(Sa)为通过将二维算术平均粗糙度(Ra)扩展到三维而获得的参数。算术平均粗糙度(Sa)例如可以用白光干涉显微镜测量。具体地讲，在从碳化硅基板10除去碳化硅外延膜20之后，用白光干涉显微镜观察碳化硅基板10的第一主面11。作为白光干涉显微镜，例如可以使用由尼康公司(Nikon Corp.)制造的BW-D507。用于测量算术平均粗糙度(Sa)的测量范围例如为255μm×255μm的正方形区域。例如，将正方形区域的对角线的中心设为第一主面11的中心。
(测量环状缺陷的面密度的方法)
接着，将说明用于测量环状缺陷5的面密度的方法。为了观察具有基面位错3的环状缺陷5，例如使用由光子设计公司(PHOTON Design Corp.)制造的光致发光成像装置(型号：PLIS-100)。当激发光发射到碳化硅外延基板100中的待测区域时，从待测区域观察光致发光的光。作为激发光源，例如使用汞氙灯。来自光源的激发光通过313nm的带通滤波器，然后发射到待测区域。例如，光致发光的光通过750nm的低通滤波器，然后到达诸如照相机的光接收元件。以这种方式，捕获待测区域的光致发光图像。在室温下进行测量。
例如，在沿平行于碳化硅外延膜20的主表面14的方向移动碳化硅外延基板100时，捕获主表面14的光致发光图像。由此，映射主表面14的整个区域中的光致发光图像。在获得的光致发光图像中，指定任意环状基面位错。一组基本上设置为同心圆状的多个基面位错3构成一个环状缺陷5。环状缺陷5的面密度通过将环状缺陷5的总数除以总测量面积来计算。
(测量贯通位错的面密度的方法)
接着，将说明用于测量贯通位错4的面密度的方法。例如，贯通位错4可以通过蚀坑法确认。利用蚀坑法，例如可以如下所述区分源自贯通位错4的凹坑。对于蚀刻，例如使用氢氧化钾(KOH)熔体。KOH熔体的温度设定为约500℃以上且约550℃以下。蚀刻时间设定为约5分钟以上且约10分钟以下。在蚀刻之后，用Nomarski微分干涉显微镜观察主表面14。源自贯通螺旋位错的蚀坑例如具有六边形平面形状，并且六边形的对角线的长度通常为约30μm以上且约50μm以下。源自贯通刃型位错的蚀坑例如具有六边形平面形状，并且小于源自贯通螺旋位错的蚀坑。在源自贯通刃型位错的蚀坑中，六边形的对角线的长度通常为约15μm以上且约20μm以下。
如上所述，多个贯通位错4各自分别穿透碳化硅外延膜20和碳化硅基板10。因此，可以估计碳化硅外延膜20的主表面14中的贯通位错4的面密度与碳化硅基板10的第一主面11中的贯通位错4的面密度相同。特别地，在主表面14为(000-1)面或相对于(000-1)面倾斜5°以下的偏角θ的面的情况下，蚀坑不易由于KOH熔体而出现在主表面14中。在这种情况下，可以在从碳化硅基板10除去碳化硅外延膜20之后测量碳化硅基板10的第一主面11中的贯通位错4的面密度。据估计，第一主面11中的贯通位错4的面密度与主表面14中的贯通位错4的面密度相同。
(制造碳化硅外延基板的方法)
接着，将说明根据本实施方式的制造碳化硅外延基板100的方法。
首先，进行碳化硅单晶基板准备步骤。例如，通过升华法制造具有4H多型的碳化硅单晶。然后，例如通过使用线锯切割碳化硅单晶来准备碳化硅基板10(参见图6)。例如，碳化硅基板10含有诸如氮等的n型杂质。例如，碳化硅基板10的导电型为n型。
如图6所示，碳化硅基板10具有第一主面11和第一主面11相反侧的第二主面12。第一主面11例如为相对于(0001)面在偏离方向上倾斜偏角θ的面。偏离方向例如为<11-20>方向。碳化硅基板10的第一主表面11例如具有150mm以上的最大直径。在碳化硅基板10中，例如存在贯通位错4。贯通位错4在第一主面11和第二主面12处都露出。
随后，进行机械研磨步骤。在机械研磨步骤中，对碳化硅基板10的第一主面11进行机械研磨。具体地讲，以使得第一主面11面对表面板的方式将碳化硅基板10保持在研磨头处。在所述表面板和第一主面11之间供应含有磨粒的浆料。所述磨粒例如为金刚石磨粒。当与其周围的部分相比时，贯通位错4附近的机械性弱。因此，在机械研磨步骤之后，在第一主面11中形成与贯通位错4连接的凹部15(参见图7)。
随后，进行化学机械研磨步骤。在化学机械研磨步骤中，对碳化硅基板10的第一主面11进行化学机械研磨。具体地讲，以使得第一主面11面对表面板的方式将碳化硅基板10保持在研磨头处。在所述表面板和第一主面11之间供应含有磨粒的浆料。所述磨粒例如为纳米金刚石磨粒。纳米金刚石磨粒例如具有3nm至4nm的平均粒径。浆料例如含有过氧化氢水溶液(氧化剂)。
通常，当对碳化硅基板10进行化学机械研磨时，使用含有氧化剂和含胶体二氧化硅的浆料的研磨液。当使用研磨液时，利用诸如氧化等的化学反应将碳化硅基板10的表面转变成氧化物，并且所述氧化物通过硬度低于碳化硅的胶体二氧化硅除去。也就是说，主要利用氧化剂的化学作用研磨碳化硅基板10的第一主面11。由于氧化剂的化学作用，在第一主面11的露出贯通位错4的部分中形成突起16(参见图8)。当碳化硅外延膜20在突起16上生长时，易于在碳化硅外延膜20中形成源自突起16的环状缺陷5(参见图3)。
在根据本实施方式的制造碳化硅外延基板100的方法中，主要利用纳米金刚石的物理作用研磨碳化硅基板10的第一主面11。也就是说，在本实施方式的化学机械研磨步骤中，使用具有低浓度的过氧化氢水溶液。过氧化氢水溶液例如具有5％的浓度。因此，当使用本实施方式的化学机械研磨方法时，主要通过物理作用研磨第一主面11。即使在由于过氧化氢水溶液的化学作用而在第一主面11中形成突起16的情况下，通过纳米金刚石的物理作用也可以除去突起16。结果，可以抑制与第一主面11中的贯通位错连接的突起16的形成(参见图8)。因此，可以减少源自突起16的环状缺陷5。
需要说明的是，为了进一步减少环状缺陷5，可以想到仅通过利用纳米金刚石的物理作用而不利用过氧化氢水溶液的化学作用进行机械研磨。然而，当仅通过利用纳米金刚石的物理作用进行机械研磨时，易于在碳化硅基板10的第一主面11中形成划痕(研磨痕)。因此，希望在一定程度上使用含有过氧化氢水溶液的研磨液。突起16可能在某种程度上残留在第一主面11中。
随后，在碳化硅基板10上形成碳化硅外延膜20。具体地讲，碳化硅基板10的温度例如增加到约1630℃。然后，通过氢气蚀刻碳化硅基板10。然后，例如使用含有硅烷(SiH4)、丙烷(C3H8)、氨气(NH3)和氢气的混合气体在碳化硅基板10上形成缓冲层21。将硅烷气体的流速例如调节为46sccm。将丙烷气体的流速例如调节为29sccm。将氨气的流速例如调节为1.5sccm。将氢气的流速调节为100slm。缓冲层21例如具有1μm的厚度。
然后，例如使用含有硅烷、丙烷、氨气和氢气的混合气体在缓冲层21上形成漂移层22。具体地讲，将硅烷气体的流速例如调节为115sccm。将丙烷气体的流速例如调节为57.6sccm。将氨气的流速例如调节为2.5×10-2sccm。将氢气的流速调节为100slm。漂移层22例如具有10μm的厚度。缓冲层21和漂移层22构成碳化硅外延膜20。由此，制造具有碳化硅基板10和碳化硅外延膜20的碳化硅外延基板100(参见图3)。
(制造碳化硅半导体器件的方法)
接着，将说明根据本实施方式的制造碳化硅半导体器件300的方法。
根据本实施方式的制造碳化硅半导体器件的方法主要具有外延基板准备步骤(S10：图9)和基板加工步骤(S20：图9)。
首先，进行外延基板准备步骤(S10：图9)。具体地讲，通过上述制造碳化硅外延基板100的方法准备碳化硅外延基板100(参见图3)。
随后，进行基板加工步骤(S20：图9)。具体地讲，通过加工碳化硅外延基板100来制造碳化硅半导体器件。例如，“加工”包含各种类型的加工，例如离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割。也就是说，基板加工步骤可以包含离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割中的至少一种。
在下文中，将说明制造作为碳化硅半导体器件的实例的MOSFET(金属氧化物半导体场效应晶体管)的方法。基板加工步骤(S20：图9)例如包含离子注入步骤(S21：图9)、氧化膜形成步骤(S22：图9)、电极形成步骤(S23：图9)和切割步骤(S24：图9)。
首先，进行离子注入步骤(S21：图9)。例如，将诸如铝(Al)等的p型杂质注入在其上形成有具有开口的掩模(未示出)的主表面14中。由此，形成具有p型导电型的体区132。然后，例如，将诸如磷(P)等的n型杂质注入到体区132内的预定位置。由此，形成具有n型导电型的源区133。然后，将诸如铝等的p型杂质注入源区133内的预定位置。由此，形成具有p型导电型的接触区134(参见图10)。
在碳化硅外延膜20的第二层22中，除体区132、源区133和接触区134之外的部分作为漂移区131。源区133通过体区132与漂移区131分开。可以在碳化硅外延基板100被加热到约300℃以上且约600℃以下的情况下进行离子注入。在离子注入之后，对碳化硅外延基板100进行活化退火。通过活化退火，使注入碳化硅外延膜20中的杂质活化，并且在各区域中产生载流子。用于活化退火的气氛例如为氩(Ar)气氛。活化退火的温度例如为约1800℃。活化退火的时间例如为约30分钟。
随后，进行氧化膜形成步骤(S22：图9)。例如，通过在含氧气氛中加热碳化硅外延基板100，在主表面14上形成氧化膜136(参见图11)。氧化膜136例如由二氧化硅等构成。氧化膜136作为栅极绝缘膜。热氧化处理的温度例如为约1300℃。热氧化处理的时间例如为约30分钟。
在形成氧化膜136之后，可以在氮气氛中进一步进行热处理。热处理例如在一氧化氮气氛中、在约1100℃下进行约1小时。之后，在氩气氛中进一步进行热处理。例如在氩气氛中、在约1100℃以上且约1500℃以下进行约1小时的热处理。
随后，进行电极形成步骤(S23：图9)。具体地讲，在氧化膜136上形成栅极141。例如通过CVD(化学气相沉积)方法形成栅极141。栅极141例如由具有导电性的多晶硅等构成。栅极141在面对源区133和体区132的位置处形成。
然后，形成覆盖栅极141的层间绝缘膜137。例如通过CVD方法形成层间绝缘膜137。层间绝缘膜137例如由二氧化硅等构成。将层间绝缘膜137形成为与栅极141和氧化膜136接触。然后，通过蚀刻除去氧化膜136和层间绝缘膜137的部分。由此，源区133和接触区134从氧化膜136露出。
然后，例如通过溅射方法在露出部分处形成源极142。源极142例如由钛、铝、硅等构成。在形成源极142之后，例如在约900℃以上且约1100℃以下的温度下加热源极142和碳化硅外延基板100。由此，源极142和碳化硅外延基板100彼此欧姆接触。然后，将互连层138形成为与源极142接触。互连层138例如由含有铝的材料构成。然后，在第三主面13上形成漏极143。漏极143例如由含有镍和硅的合金(例如，NiSi等)构成。
随后，进行切割步骤(S24：图9)。通过沿切割线切割，将碳化硅外延基板100分成多个半导体芯片。由此，制造碳化硅半导体器件300(参见图12)。
尽管上面已经通过以MOSFET为例说明了本公开的制造碳化硅半导体器件的方法，但是本公开的制造方法不限于此。例如，本公开的制造方法适用于碳化硅半导体器件，例如IGBT(绝缘栅双极晶体管)、SBD(肖特基势垒二极管)、晶闸管、GTO(栅极可关断晶闸管)、PiN二极管等等。
接着，将说明根据本实施方式的碳化硅外延基板100的功能和效果以及制造碳化硅半导体器件的方法。
通常，贯通位错4存在于碳化硅基板10中。当对具有贯通位错4的碳化硅基板10进行化学机械研磨时，由于浆料中所含的氧化剂的化学作用，可以在碳化硅基板的露出贯通位错4的表面中形成突起16(参见图8)。当碳化硅外延膜20在突起16上生长时，易于在碳化硅外延膜20中形成源自突起16的环状缺陷5(参见图3)。环状缺陷5降低碳化硅半导体器件的可靠性。
在根据本实施方式的碳化硅外延基板100中，通过将当从垂直于主表面14的方向观察时环状缺陷5的面密度除以主表面14中的多个贯通位错4的面密度而获得的值为0.004以下。由此，在具有稍大数量的贯通位错4的碳化硅外延基板100中，可以减小环状缺陷5的比率。因此，可以改善碳化硅半导体器件300的可靠性。
另外，在根据本实施方式的碳化硅外延基板100中，通过将当从垂直于主表面14的方向观察时环状缺陷5的面密度除以主表面14中的多个贯通位错4的面密度而获得的值为0.00002以上。如上所述，为了进一步减少环状缺陷5，可以想到进行其中纳米金刚石的物理作用的比率进一步增加的化学机械研磨。然而，当物理作用的比率增加时，易于在碳化硅基板10中形成划痕。通过将上述值设定为0.00002以上，不需要进一步增加纳米金刚石的物理作用，由此可以抑制在碳化硅基板10中形成划痕。
应该理解的是，本文公开的实施方式在各方面都是说明性的而非限制性的。本发明的范围由权利要求的范围限定，而不是由上述实施方式限定，并且旨在包含在与权利要求的范围等同的范围和含义内的任何修改。
标号说明
1：第一贯通位错；2：第二贯通位错；3：基面位错；4：贯通位错；5：环状缺陷；10：碳化硅基板；11：第一主面；12：第二主面；13：第三主面；14：主表面；15：凹部；16：突起；17：第一平坦部；20：碳化硅外延膜；21：缓冲层(第一层)；22：漂移层(第二层)；31：第一基面位错；32：第二基面位错；33：第三基面位错；34：第四基面位错；35：第五基面位错；36：第六基面位错；37：第七基面位错；38：第八基面位错；39：第九基面位错；40：第十基面位错；41：第一线段；42：第二线段；43：线段；44：第一位置；45：第二位置；100：碳化硅外延基板；101：第一方向；102：第二方向；103：第三方向；104：第四方向；105：第五方向；111：最大直径；113、114：距离；131：漂移区；132：体区；133：源区；134：接触区；136：氧化膜；137：层间绝缘膜；138：互连层；141：栅极；142：源极；143：漏极；300：碳化硅半导体器件。

Claims (7)

1.一种碳化硅外延基板，其包含：
碳化硅基板；和
在所述碳化硅基板上的碳化硅外延膜，
所述碳化硅基板和所述碳化硅外延膜具有4H的多型，
所述碳化硅外延膜的主表面为{0001}面或相对于所述{0001}面以5°以下的偏角倾斜的面，
所述主表面具有150mm以上的最大直径，
所述碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错，
当从垂直于所述主表面的方向观察时，所述多个贯通位错具有被所述多个基面位错包围的第一贯通位错和未被所述多个基面位错包围的第二贯通位错，
所述多个基面位错和所述第一贯通位错构成环状缺陷，
所述主表面中的所述多个贯通位错的面密度为50cm-2以上，
通过将当从垂直于所述主表面的方向观察时所述环状缺陷的面密度除以所述主表面中的所述多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。
2.根据权利要求1所述的碳化硅外延基板，其中，所述主表面为(0001)面或相对于所述(0001)面以5°以下的偏角倾斜的面。
3.根据权利要求1或2所述的碳化硅外延基板，其中，当从垂直于所述主表面的方向观察时，所述环状缺陷具有0.2mm以下的最大直径。
4.根据权利要求1或2所述的碳化硅外延基板，其中，当从垂直于所述主表面的方向观察时，所述环状缺陷具有0.03mm以上的最大直径。
5.根据权利要求3所述的碳化硅外延基板，其中，当从垂直于所述主表面的方向观察时，所述环状缺陷具有0.03mm以上的最大直径。
6.一种碳化硅外延基板，其包括：
碳化硅基板；和
在所述碳化硅基板上的碳化硅外延膜，
所述碳化硅基板和所述碳化硅外延膜具有4H的多型，
所述碳化硅外延膜的主表面为(0001)面或相对于所述(0001)面以5°以下的偏角倾斜的面，
所述主表面具有150mm以上的最大直径，
所述碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错，
当从垂直于所述主表面的方向观察时，所述多个贯通位错具有被所述多个基面位错包围的第一贯通位错和未被所述多个基面位错包围的第二贯通位错，
所述多个基面位错和所述第一贯通位错构成环状缺陷，
当从垂直于所述主表面的方向观察时，所述环状缺陷具有0.03mm以上且0.2mm以下的最大直径，
所述主表面中的所述多个贯通位错的面密度为50cm-2以上，
通过将当从垂直于所述主表面的方向观察时所述环状缺陷的面密度除以所述主表面中的所述多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。
7.一种制造碳化硅半导体器件的方法，其包括：
准备根据权利要求1至6中任一项所述的碳化硅外延基板；和
对所述碳化硅外延基板进行加工。
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