JP7400715B2 - 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 Download PDF

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Description

本開示は、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法に関する。本出願は、2018年7月20日に出願した日本特許出願である特願2018-136684号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
国際公開2009/035095号(特許文献1)には、貫通刃状転位列の転位列密度が10本/cm以下である炭化珪素単結晶基板が開示されている。
国際公開2009/035095号
本開示に係る炭化珪素エピタキシャル基板は、炭化珪素基板と、炭化珪素基板上にある炭化珪素エピタキシャル膜とを備えている。炭化珪素エピタキシャル膜の主表面は、外縁と、外縁から3mm以内の外周領域と、外周領域に取り囲まれた中央領域とを含んでいる。主表面の最大径は、150mm以上である。中央領域には、マクロ欠陥がある。中央領域を、面積がAcm2である複数の第1正方領域で区分した場合、複数の第1正方領域は、マクロ欠陥を有する第1領域と、マクロ欠陥を有しない第2領域とを有している。中央領域を、面積がBcm2である複数の第2正方領域で区分した場合、複数の第2正方領域は、マクロ欠陥を有する第3領域と、マクロ欠陥を有しない第4領域とを有している。第2領域の数を、第1領域の数と第2領域の数との合計で除した値を第1無欠陥領域率とし、第4領域の数を、第3領域の数と第4領域の数との合計で除した値を第2無欠陥領域率とし、かつマクロ欠陥の数を中央領域の面積で除した値をXcm-2とした場合、AはBよりも小さく、Bは4以下であり、Xは0よりも大きく4未満であり、かつ数式1を満たす。
Figure 0007400715000001
本開示に係る炭化珪素エピタキシャル基板は、炭化珪素基板と、炭化珪素基板上にある炭化珪素エピタキシャル膜とを備えている。炭化珪素基板および炭化珪素エピタキシャル膜の各々を構成する炭化珪素のポリタイプは、4Hである。炭化珪素基板および炭化珪素エピタキシャル膜の各々は、n型不純物を含む。炭化珪素エピタキシャル膜の主表面は、外縁と、外縁から3mm以内の外周領域と、外周領域に取り囲まれた中央領域とを含んでいる。主表面の最大径は、150mm以上である。中央領域には、マクロ欠陥がある。中央領域を、面積がAcm2である複数の第1正方領域で区分した場合、複数の第1正方領域は、マクロ欠陥を有する第1領域と、マクロ欠陥を有しない第2領域とを有している。中央領域を、面積がBcm2である複数の第2正方領域で区分した場合、複数の第2正方領域は、マクロ欠陥を有する第3領域と、マクロ欠陥を有しない第4領域とを有している。第2領域の数を、第1領域の数と第2領域の数との合計で除した値を第1無欠陥領域率とし、第4領域の数を、第3領域の数と第4領域の数との合計で除した値を第2無欠陥領域率とし、かつマクロ欠陥の数を中央領域の面積で除した値をXcm-2とした場合、Aは0.04であり、Bは0.25であり、Xは0よりも大きく4未満であり、かつ数式1を満たす。
図1は、本実施形態に係る炭化珪素エピタキシャル基板の構成を示す平面模式図である。 図2は、図1のII-II線に沿った断面模式図である。 図3は、図1の領域IIIの拡大平面模式図である。 図4は、図3のIV-IV線に沿った断面模式図である。 図5は、本実施形態の第1変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。 図6は、本実施形態の第2変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。 図7は、本実施形態の第3変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。 図8は、本実施形態の第4変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。 図9は、本実施形態の第5変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。 図10は、本実施形態の第6変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。 図11は、本実施形態に係る炭化珪素エピタキシャル基板の中央領域を複数の第1正方領域で区分した状態を示す模式図である。 図12は、本実施形態に係る炭化珪素エピタキシャル基板の中央領域を複数の第2正方領域で区分した状態を示す模式図である。 図13は、比較例に係る炭化珪素エピタキシャル基板の中央領域を複数の第1正方領域で区分した状態を示す模式図である。 図14は、比較例に係る炭化珪素エピタキシャル基板の中央領域を複数の第2正方領域で区分した状態を示す模式図である。 図15は、本実施形態に係る炭化珪素エピタキシャル基板の製造装置の構成を示す断面模式図である。 図16は、制御部の構成の一例を示す模式図である。 図17は、制御部の圧力制御弁の角度と時間との関係の第1の例を示す図である。 図18は、反応室の圧力と時間との関係を示す図である。 図19は、制御部の圧力制御弁の角度と時間との関係の第2の例を示す図である。 図20は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 図21は、本実施形態に係る炭化珪素半導体装置の製造方法の第1工程を示す断面模式図である。 図22は、本実施形態に係る炭化珪素半導体装置の製造方法の第2工程を示す断面模式図である。 図23は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 図24は、サンプル1および2の反応室の圧力と時間との関係を示す図である。 図25は、サンプル1に係る炭化珪素エピタキシャル基板の中央領域を1辺が2mmである複数の第1正方領域で区分した状態を示す図である。 図26は、サンプル1に係る炭化珪素エピタキシャル基板の中央領域を1辺が5mmである複数の第2正方領域で区分した状態を示す図である。 図27は、サンプル2に係る炭化珪素エピタキシャル基板の中央領域を1辺が2mmである複数の第1正方領域で区分した状態を示す図である。 図28は、サンプル2に係る炭化珪素エピタキシャル基板の中央領域を1辺が5mmである複数の第2正方領域で区分した状態を示す図である。
[本開示の実施形態の概要]
まず本開示の実施形態の概要について説明する。本明細書の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”-”(バー)を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
(1)本開示に係る炭化珪素エピタキシャル基板100は、炭化珪素基板10と、炭化珪素基板10上にある炭化珪素エピタキシャル膜20とを備えている。炭化珪素エピタキシャル膜20の主表面14は、外縁19と、外縁19から3mm以内の外周領域7と、外周領域7に取り囲まれた中央領域6とを含んでいる。主表面14の最大径は、150mm以上である。中央領域6には、マクロ欠陥3がある。中央領域6を、面積がAcm2である複数の第1正方領域50で区分した場合、複数の第1正方領域50は、マクロ欠陥3を有する第1領域51と、マクロ欠陥3を有しない第2領域52とを有している。中央領域6を、面積がBcm2である複数の第2正方領域60で区分した場合、複数の第2正方領域60は、マクロ欠陥3を有する第3領域61と、マクロ欠陥3を有しない第4領域62とを有している。第2領域52の数を、第1領域51の数と第2領域52の数との合計で除した値を第1無欠陥領域率とし、第4領域62の数を、第3領域61の数と第4領域62の数との合計で除した値を第2無欠陥領域率とし、かつマクロ欠陥3の数を中央領域6の面積で除した値をXcm-2とした場合、AはBよりも小さく、Bは4以下であり、Xは0よりも大きく4未満であり、かつ数式1を満たす。
(2)上記(1)に係る炭化珪素エピタキシャル基板100において、Bは、2以下であってもよい。
(3)上記(1)に係る炭化珪素エピタキシャル基板100において、Bは、0.5以下であってもよい。
(4)上記(1)に係る炭化珪素エピタキシャル基板100において、Bは、0.25以下であってもよい。
(5)上記(1)に係る炭化珪素エピタキシャル基板100において、Aは、0.01以上であってもよい。
(6)上記(1)に係る炭化珪素エピタキシャル基板100において、Aは、0.04以上であってもよい。
(7)上記(1)に係る炭化珪素エピタキシャル基板100において、Aは0.04であり、かつBは0.25であってもよい。
(8)上記(1)から(7)のいずれかに係る炭化珪素エピタキシャル基板100において、炭化珪素基板10および炭化珪素エピタキシャル膜20の各々を構成する炭化珪素のポリタイプは、4Hであってもよい。
(9)上記(1)から(8)のいずれかに係る炭化珪素エピタキシャル基板100において、炭化珪素基板10および炭化珪素エピタキシャル膜20の各々は、n型不純物を含んでいてもよい。
(10)本開示に係る炭化珪素エピタキシャル基板100は、炭化珪素基板10と、炭化珪素基板10上にある炭化珪素エピタキシャル膜20とを備えている。炭化珪素基板10および炭化珪素エピタキシャル膜20の各々を構成する炭化珪素のポリタイプは、4Hである。炭化珪素基板10および炭化珪素エピタキシャル膜20の各々は、n型不純物を含んでいる。炭化珪素エピタキシャル膜20の主表面14は、外縁19と、外縁19から3mm以内の外周領域7と、外周領域7に取り囲まれた中央領域6とを含んでいる。主表面14の最大径は、150mm以上である。中央領域6には、マクロ欠陥3がある。中央領域6を、面積がAcm2である複数の第1正方領域50で区分した場合、複数の第1正方領域50は、マクロ欠陥3を有する第1領域51と、マクロ欠陥3を有しない第2領域52とを有している。中央領域6を、面積がBcm2である複数の第2正方領域60で区分した場合、複数の第2正方領域60は、マクロ欠陥3を有する第3領域61と、マクロ欠陥3を有しない第4領域62とを有している。第2領域52の数を、第1領域51の数と第2領域52の数との合計で除した値を第1無欠陥領域率とし、第4領域62の数を、第3領域61の数と第4領域62の数との合計で除した値を第2無欠陥領域率とし、かつマクロ欠陥3の数を中央領域6の面積で除した値をXcm-2とした場合、Aは0.04であり、Bは0.25であり、Xは0よりも大きく4未満であり、かつ数式1を満たす。
(11)本開示に係る炭化珪素半導体装置の製造方法は、上記(1)から(10)のいずれかに記載の炭化珪素エピタキシャル基板100を準備する工程と、炭化珪素エピタキシャル基板100を加工する工程とを備えている。
[本開示の実施形態の詳細]
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
(炭化珪素エピタキシャル基板)
図1は、本実施形態に係る炭化珪素エピタキシャル基板100の構成を示す平面模式図である。図2は、図1のII-II線に沿った断面模式図である。図1および図2に示されるように、本実施形態に係る炭化珪素エピタキシャル基板100は、炭化珪素基板10と、炭化珪素エピタキシャル膜20とを有している。炭化珪素エピタキシャル膜20は、炭化珪素基板10上にある。炭化珪素基板10は、第1主面11と、第2主面12とを有する。第2主面12は、第1主面11とは反対側にある。炭化珪素エピタキシャル膜20は、主表面14と、第3主面13とを有している。第3主面13は、第1主面11に接している。炭化珪素基板10および炭化珪素エピタキシャル膜20の各々を構成する炭化珪素のポリタイプは、たとえば4Hである。
図1に示されるように、主表面14は、第1方向101および第2方向102の各々の方向に沿って2次元的に広がっている。炭化珪素エピタキシャル膜20の主表面14は、外縁19と、外周領域7と、中央領域6とを含んでいる。外周領域7は、外縁19から3mm以内の領域である。別の観点から言えば、外縁19の接線に対して垂直な方向において、外縁19と、外周領域7と中央領域6との境界16までの距離112は、3mmである。中央領域6は、外周領域7に取り囲まれた領域である。
別の観点から言えば、主表面14は、外縁19と、外周領域7と、中央領域6とから構成されている。中央領域6は、主表面14の中心を含んでいる。外縁19部は、たとえばオリエンテーションフラット17と、円弧状部18とを有している。オリエンテーションフラット17は、第1方向101に沿って延在している。円弧状部18は、オリエンテーションフラット17に連なっている。
第2方向102は、たとえば<1-100>方向である。第2方向102は、たとえば[1-100]方向であってもよい。第1方向101は、主表面14に対して平行であり、かつ第2方向102に対して垂直な方向である。第1方向101は、オフ方向である。第1方向101は、たとえば<11-20>方向成分を含む方向である。別の観点から言えば、第1方向は、<11-20>方向を主表面14に平行な平面に投影した方向である。第1方向101は、たとえば[11-20]方向成分を含む方向であってもよい。図1に示されるように、主表面14の最大径111(直径)は、たとえば150mmである。最大径111は、200mmでもよいし、250mmでもよい。最大径111の上限は、たとえば300mmであってもよい。最大径111は、150mm以上200mm以下、あるいは150mm以上250mm以下、あるいは150mm以上300mm以下であってもよい。
図3は、図1の領域IIIの拡大平面模式図である。図4は、図3のIV-IV線に沿った断面模式図である。
図3に示されるように、中央領域6には、マクロ欠陥3がある。図3に示されるように、主表面14に対して垂直な方向から見て、マクロ欠陥3の形状は、たとえば三角形状である。マクロ欠陥3は、たとえばダウンフォール欠陥、三角欠陥またはキャロット欠陥などである。マクロ欠陥3は、たとえば炭化珪素エピタキシャル膜20を構成する炭化珪素のポリタイプとは異なるポリタイプの炭化珪素を含んでいる。炭化珪素エピタキシャル膜20を構成する炭化珪素のポリタイプは、たとえば4Hである。マクロ欠陥3を構成する炭化珪素のポリタイプは、たとえば3Cである。マクロ欠陥3を構成する炭化珪素のポリタイプは、炭化珪素エピタキシャル膜20を構成する炭化珪素のポリタイプと異なっていればよく、3Cに限定されない。マクロ欠陥3を構成する炭化珪素のポリタイプは、たとえば6Hなどであってもよい。
図3に示されるように、マクロ欠陥3は、第1部分34と、第2部分33と、第1辺部31と、第2辺部32と、起点1とを有している。図3に示されるように、主表面14に対して垂直な方向から見て、第1部分34は、炭化珪素基板10と炭化珪素エピタキシャル膜20との境界に位置する起点1から第1方向101に向かって拡がる領域である。第1部分34は、第1辺部31と、第2辺部32との間に位置している。第1辺部31と、第2辺部32とがなす角度は、たとえば45°以上135°以下である。
図3に示されるように、第1辺部31および第2辺部32の各々は、第1方向101に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第2辺部32の傾斜方向と反対である。第1辺部31および第2辺部32の各々は、起点1に連なっている。図3に示されるように、主表面14に対して垂直な方向から見て、第2方向102に沿った第1辺部31と第2辺部32との間隔は、第1方向101に向かうにつれて広がっている。
図3に示されるように、主表面14に対して垂直な方向から見て、第2部分33は、第2方向102に沿って延在している。第2部分33は、第1辺部31および第2辺部32の各々に連なっている。第2部分33は、主表面14に連なっていてもよい。図3に示されるように、主表面14に対して垂直な方向から見て、第1辺部31と、第2辺部32と、第2部分33とによって囲まれる領域は、たとえば三角形である。
図4に示されるように、マクロ欠陥3は、炭化珪素エピタキシャル膜20に接している。マクロ欠陥3は、炭化珪素基板10上に位置している。図4において破線で記載された面は、{0001}面である。別の観点から言えば、破線で記載された面は、基底面である。第3方向103は、{0001}面に対して垂直な方向である。第3方向103は、たとえば<0001>方向である。第3方向103は、たとえば[0001]方向であってもよい。第4方向104は、第3方向103に対して垂直な方向である。第4方向104は、たとえば<11-20>方向である。第4方向104は、たとえば[11-20]方向であってもよい。第4方向104は、たとえばオフ方向である。主表面14の法線方向は、第5方向105である。第5方向は、たとえば[0001]方向に対してオフ方向にオフ角θだけ傾斜した方向である。
図4に示されるように、マクロ欠陥3は、傾斜部36と、側部35とをさらに有している。傾斜部36は、基底面に沿って延在している。傾斜部36は、起点1に連なっていてもよい。傾斜部36は、主表面14に連なっていてもよい。傾斜部36は、炭化珪素エピタキシャル膜20に接している。側部35は、主表面14に対してほぼ垂直な方向に沿って延在している。側部35は、傾斜部36に対して交差する方向に延在している。側部35は、起点1に連なっていてもよい。
図4に示されるように、起点1には、粒子があってもよい。当該粒子は、たとえば成長装置内の堆積物が炭化珪素基板10の表面に落下した粒子状のダウンフォールである。当該粒子は、具体的には、炭化珪素粒子または炭素粒子である。当該粒子の直径は、たとえば1μm以上1mm以下である。当該粒子が炭化珪素から構成されている場合、当該粒子の炭化珪素のポリタイプは、炭化珪素エピタキシャル膜20を構成する炭化珪素のポリタイプと異なっていてもよい。
図4に示されるように、起点1の上方には、凹部15が形成されていてもよい。凹部15は、マクロ欠陥3の側部35に連なっていてもよい。凹部15および起点1の各々は、主表面14に垂直な直線上に位置していてもよい。凹部15は、主表面14側において開口している。図4に示されるように、炭化珪素エピタキシャル膜20の厚み114は、たとえば15μm以上である。炭化珪素エピタキシャル膜20の厚み114は、たとえば20μm以上であってもよいし、30μm以上であってもよい。炭化珪素エピタキシャル膜20の厚み114をTとし、オフ角θの正接をtan(θ)とすると、第1方向101におけるマクロ欠陥3の長さ115は、T/tan(θ)程度となる。
図5は、本実施形態の第1変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。図5に示されるように、マクロ欠陥3は、第3部分41と、第4部分42とを有していてもよい。第3部分41は、第4部分42上にある。第3部分41は、主表面14に露出している。第4部分42は、基底面に沿った部分を有する。第4部分42を構成する炭化珪素のポリタイプは、第3部分41を構成する炭化珪素のポリタイプと異なっていてもよい。第4部分42を構成する炭化珪素のポリタイプは、たとえば3Cであってもよい。第3部分41を構成する炭化珪素のポリタイプは、たとえば4Hであってもよい。
炭化珪素基板10は、たとえば炭化珪素単結晶から構成されている。炭化珪素基板10は、たとえば窒素(N)などのn型不純物を含んでいる。炭化珪素基板10の導電型は、たとえばn型である。第1主面11は、{0001}面に対して2°以上6°以下のオフ角で傾斜した面である。第1主面11が{0001}面に対して傾斜している場合、第1主面11の傾斜方向は、たとえば<11-20>方向である。炭化珪素基板10の厚みは、たとえば350μm以上500μm以下である。
炭化珪素エピタキシャル膜20は、たとえば窒素などのn型不純物を含んでいる。炭化珪素エピタキシャル膜20の導電型は、たとえばn型である。炭化珪素エピタキシャル膜20が含むn型不純物の濃度は、炭化珪素基板10が含むn型不純物の濃度より低くてもよい。n型不純物の濃度は、たとえば水銀プローブ方式のC(静電容量)-V(電圧)測定装置により測定される。プローブの面積は、たとえば0.005cm2である。
炭化珪素エピタキシャル膜20の主表面14は、{0001}面に対して2°以上6°以下のオフ角θで傾斜した面である。具体的には、主表面14は、(0001)面に対して2°以上6°以下のオフ角θで傾斜した面である。主表面14は、(000-1)面に対して2°以上6°以下のオフ角θ2で傾斜した面であってもよい。オフ方向は、たとえば<11-20>方向である。なお、オフ方向は、<11-20>方向に限定されない。オフ方向は、たとえば<1-100>方向であってもよいし、<1-100>方向成分と<11-20>方向成分とを有する方向であってもよい。オフ角θは、主表面14が{0001}面に対して傾斜している角度である。オフ角θは、3°以上であってもよい。オフ角θは、5°以下であってもよい。
図6は、本実施形態の第2変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。図6に示されるように、炭化珪素エピタキシャル膜20は、第1エピタキシャル膜21と、第2エピタキシャル膜22とを有していてもよい。起点1は、第1エピタキシャル膜21上に位置していてもよい。別の観点から言えば、起点1は、炭化珪素基板10から離間していてもよい。さらに別の観点から言えば、起点1は、炭化珪素エピタキシャル膜20中に位置していてもよい。起点1は、第1エピタキシャル膜21と第2エピタキシャル膜22との境界に位置していてもよい。第1エピタキシャル膜21の厚み(第1厚み116)は、第2エピタキシャル膜22の厚み(第2厚み117)よりも小さくてもよい。つまり、起点1は、炭化珪素エピタキシャル膜20の厚みの半分の位置よりも第1主面11側の領域に位置していてもよい。
図7は、本実施形態の第3変形例に係る炭化珪素エピタキシャル基板の構成を示す断面模式図である。図7に示されるように、炭化珪素エピタキシャル膜20は、第1エピタキシャル膜21と、第2エピタキシャル膜22とを有していてもよい。第1エピタキシャル膜21の厚み(第1厚み116)は、第2エピタキシャル膜22の厚み(第2厚み117)よりも大きくてもよい。つまり、起点1は、炭化珪素エピタキシャル膜20の厚みの半分の位置よりも主表面14側の領域に位置していてもよい。
図8は、本実施形態の第4変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。図8に示されるように、マクロ欠陥3は、起点1と、第1欠陥領域71と、第2欠陥領域72と、第2部分33と、第1辺部31と、第2辺部32と、第3辺部81と、第4辺部82とを有していてもよい。図8に示されるように、主表面14に対して垂直な方向から見て、第1欠陥領域71は、起点1から第1方向101に向かって拡がる領域である。第1欠陥領域71は、第1辺部31と、第2辺部32との間に位置している。第1辺部31および第2辺部32の各々は、第1方向101に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第2辺部32の傾斜方向と反対方向である。第1辺部31および第2辺部32の各々は、起点1に連なっている。
第2欠陥領域72は、第1欠陥領域71に連なっている。第2欠陥領域72は、第3辺部81と、第4辺部82との間に位置している。第3辺部81および第4辺部82の各々は、第1方向101に対して傾斜している。第1方向101に対する第3辺部81の傾斜方向は、第1方向101に対する第4辺部82の傾斜方向と同じ方向である。第3辺部81は、第1辺部31に連なっている。第3辺部81は、第1辺部31に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第3辺部81の傾斜方向と反対方向である。
第4辺部82は、第2辺部32に連なっている。第4辺部82は、第2辺部32に沿っている。第4辺部82は、第2辺部32と平行である。第4辺部82は、第3辺部81と平行であってもよい。第3辺部81および第4辺部82の各々は、第2部分33に連なっている。第2欠陥領域72は、第1欠陥領域71と、第2部分33の間に位置している。図8に示されるように、主表面14に対して垂直な方向から見て、第2部分33は、第2方向102に沿って延在していてもよい。
図9は、本実施形態の第5変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。図9に示されるように、マクロ欠陥3は、起点1と、第1欠陥領域71と、第2欠陥領域72と、第2部分33と、第1辺部31と、第2辺部32と、第3辺部81と、第4辺部82とを有していてもよい。図9に示されるように、主表面14に対して垂直な方向から見て、第1欠陥領域71は、起点1から第1方向101に向かって拡がる領域である。第1欠陥領域71は、第1辺部31と、第2辺部32との間に位置している。第1辺部31および第2辺部32の各々は、第1方向101に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第2辺部32の傾斜方向と反対方向である。第1辺部31および第2辺部32の各々は、起点1に連なっている。
第2欠陥領域72は、第1欠陥領域71に連なっている。第2欠陥領域72は、第3辺部81と、第4辺部82との間に位置している。第3辺部81および第4辺部82の各々は、第1方向101に対して傾斜している。第1方向101に対する第3辺部81の傾斜方向は、第1方向101に対する第4辺部82の傾斜方向と同じ方向である。第3辺部81は、第1辺部31に連なっている。第3辺部81は、第1辺部31に沿っている。第3辺部81は、第1辺部31と平行である。
第4辺部82は、第2辺部32に連なっている。第4辺部82は、第2辺部32に対して傾斜している。第1方向101に対する第2辺部32の傾斜方向は、第1方向101に対する第4辺部82の傾斜方向と反対方向である。第4辺部82は、第3辺部81と平行であってもよい。第3辺部81および第4辺部82の各々は、第2部分33に連なっている。第2欠陥領域72は、第1欠陥領域71と、第2部分33の間に位置している。図9に示されるように、主表面14に対して垂直な方向から見て、第2部分33は、第2方向102に沿って延在していてもよい。
図10は、本実施形態の第6変形例に係る炭化珪素エピタキシャル基板の構成を示す拡大平面模式図である。図10に示されるように、マクロ欠陥3は、起点1と、第1欠陥領域71と、第2欠陥領域72と、第3欠陥領域73と、第4欠陥領域74と、第5欠陥領域75と、第2部分33と、第1辺部31と、第2辺部32と、第3辺部81と、第4辺部82と、第5辺部83と、第6辺部84と、第7辺部85と、第8辺部86と、第9辺部87と、第10辺部88とを有していてもよい。
図10に示されるように、主表面14に対して垂直な方向から見て、第1欠陥領域71は、起点1から第1方向101に向かって拡がる領域である。第1欠陥領域71は、第1辺部31と、第2辺部32との間に位置している。第1辺部31および第2辺部32の各々は、第1方向101に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第2辺部32の傾斜方向と反対方向である。第1辺部31および第2辺部32の各々は、起点1に連なっている。
第2欠陥領域72は、第1欠陥領域71に連なっている。第2欠陥領域72は、第3辺部81と、第4辺部82との間に位置している。第3辺部81および第4辺部82の各々は、第1方向101に対して傾斜している。第1方向101に対する第3辺部81の傾斜方向は、第1方向101に対する第4辺部82の傾斜方向と同じ方向である。第3辺部81は、第1辺部31に連なっている。第3辺部81は、第1辺部31に対して傾斜している。第1方向101に対する第1辺部31の傾斜方向は、第1方向101に対する第3辺部81の傾斜方向と反対方向である。第4辺部82は、第2辺部32に連なっている。第4辺部82は、第2辺部32に沿っている。第4辺部82は、第2辺部32と平行である。第4辺部82は、第3辺部81と平行であってもよい。第2欠陥領域72は、第1欠陥領域71と、第3欠陥領域73との間に位置している。
第3欠陥領域73は、第2欠陥領域72に連なっている。第3欠陥領域73は、第5辺部83と、第6辺部84との間に位置している。第5辺部83および第6辺部84の各々は、第1方向101に対して傾斜している。第1方向101に対する第5辺部83の傾斜方向は、第1方向101に対する第6辺部84の傾斜方向と反対方向である。第5辺部83は、第3辺部81に連なっている。第5辺部83は、第3辺部81に対して傾斜している。第1方向101に対する第3辺部81の傾斜方向は、第1方向101に対する第5辺部83の傾斜方向と反対方向である。第6辺部84は、第4辺部82に連なっている。第6辺部84は、第4辺部82に沿っている。第6辺部84は、第4辺部82と平行である。第6辺部84は、第5辺部83に対して傾斜している。第3欠陥領域73は、第2欠陥領域72と、第4欠陥領域74との間に位置している。
第4欠陥領域74は、第3欠陥領域73に連なっている。第4欠陥領域74は、第7辺部85と、第8辺部86との間に位置している。第7辺部85および第8辺部86の各々は、第1方向101に対して傾斜している。第1方向101に対する第7辺部85の傾斜方向は、第1方向101に対する第8辺部86の傾斜方向と反対方向である。第7辺部85は、第5辺部83に連なっている。第7辺部85は、第5辺部83に対して傾斜している。第1方向101に対する第5辺部83の傾斜方向は、第1方向101に対する第7辺部85の傾斜方向と反対方向である。第8辺部86は、第6辺部84に連なっている。第8辺部86は、第6辺部84に対して傾斜している。第1方向101に対する第6辺部84の傾斜方向は、第1方向101に対する第8辺部86の傾斜方向と反対方向である。第8辺部86は、第7辺部85に対して傾斜している。第4欠陥領域74は、第3欠陥領域73と、第5欠陥領域75との間に位置している。
第5欠陥領域75は、第4欠陥領域74に連なっている。第5欠陥領域75は、第9辺部87と、第10辺部88との間に位置している。第9辺部87および第10辺部88の各々は、第1方向101に対して傾斜している。第1方向101に対する第9辺部87の傾斜方向は、第1方向101に対する第10辺部88の傾斜方向と反対方向である。第9辺部87は、第7辺部85に連なっている。第9辺部87は、第7辺部85に沿っている。第9辺部87は、第7辺部85に平行である。第10辺部88は、第8辺部86から離間している。第10辺部88は、第9辺部87に対して傾斜している。第5欠陥領域75は、第4欠陥領域74と、第2部分33との間に位置している。図10に示されるように、主表面14に対して垂直な方向から見て、第2部分33は、第2方向102に沿って延在していてもよい。
(無欠陥領域:Defect Free Area)
次に、無欠陥領域について説明する。
図11に示されるように、中央領域6が、面積がAcm2である複数の第1正方領域50で区分される。面積がAcm2である第1正方領域50の辺の長さは、Aの平方根である。たとえば面積が0.04cm2の正方領域の辺の長さは、0.2cmである。図11において、破線で示している最小の正方形が、第1正方領域50である。複数の第1正方領域50は、マクロ欠陥3を有する第1領域51と、マクロ欠陥3を有しない第2領域52とを有している。第2領域52の数を、第1領域51の数と第2領域52の数との合計で除した値が、第1無欠陥領域率である。
図11に示されるように、主表面14の中央領域6は、たとえば69個の正方領域に区分される。69個の正方領域の内、1個の正方領域にマクロ欠陥3が存在し、68個の正方領域にはマクロ欠陥3が存在しない。マクロ欠陥3が存在している正方領域は、第1領域51である。マクロ欠陥3が存在していない正方領域は、第2領域52である。第1領域51の数は、1個である。第2領域52の数は、68個である。第1無欠陥領域率は、第2領域52の数(68個)を、第1領域51の数(1個)と第2領域52の数(68個)との合計(69個)で除した値である。この場合、第1無欠陥領域率は、68/69=98.6%である。
次に、中央領域6が、面積がBcm2である複数の第2正方領域60で区分される。図12において、破線で示している最小の正方形が、第2正方領域60である。複数の第2正方領域60は、マクロ欠陥3を有する第3領域61と、マクロ欠陥3を有しない第4領域62とを有している。面積がBcm2である第2正方領域60の辺の長さは、Bの平方根である。たとえば面積が0.25cm2の正方領域の辺の長さは、0.5cmである。AはBよりも小さい。Bは4以下である。Bは、2以下であってもよいし、0.5以下であってもよいし、0.25以下であってもよい。Aは、0.01以上であってもよいし、0.04以上であってもよい。Bは4以下で、かつAは0.01以上であってもよい。Bは4以下で、かつAは0.04以上であってもよい。
図12に示されるように、主表面14の中央領域6は、たとえば32個の正方領域に区分される。32個の正方領域の内、1個の正方領域にマクロ欠陥3が存在し、31個の正方領域にはマクロ欠陥3が存在しない。マクロ欠陥3が存在している正方領域は、第3領域61である。マクロ欠陥3が存在していない正方領域は、第4領域62である。第3領域61の数は、1個である。第4領域62の数は、31個である。第2無欠陥領域率は、第4領域62の数(31個)を、第3領域61の数(1個)と第4領域62の数(31個)との合計(32個)で除した値である。この場合、第2無欠陥領域率は、31/32=96.9%である。第2無欠陥領域率を第1無欠陥領域率で除した値は、96.9%/98.6%=98.3%である。
マクロ欠陥3の数を中央領域6の面積で除した値(欠陥密度)は、Xcm-2である、Xは0よりも大きく4未満である。Xは、3.5未満であってもよいし、3未満であってもよいし、2.5未満であってもよい。中央領域6の面積をたとえば200cm2とすると、マクロ欠陥3の数(5個)を中央領域6の面積(200cm2)で除した値は、0.025/cm2である。第2無欠陥領域率を第1無欠陥領域率で除した値は、数式1を満たす。
次に、マクロ欠陥3が局所的に集中している場合ではなく、中央領域6全体に散らばっている場合について説明する。
図13に示されるように、主表面14の中央領域6は、たとえば69個の正方領域に区分される。69個の正方領域の内、5個の正方領域にマクロ欠陥3が存在し、64個の正方領域にはマクロ欠陥3が存在しない。マクロ欠陥3が存在している正方領域は、第1領域51である。マクロ欠陥3が存在していない正方領域は、第2領域52である。第1領域51の数は、5個である。第2領域52の数は、64個である。第1無欠陥領域率は、第2領域52の数(64個)を、第1領域51の数(5個)と第2領域52の数(64個)との合計(69個)で除した値である。この場合、第1無欠陥領域率は、68/69=92.8%である。
図14に示されるように、主表面14の中央領域6は、たとえば32個の正方領域に区分される。32個の正方領域の内、5個の正方領域にマクロ欠陥3が存在し、27個の正方領域にはマクロ欠陥3が存在しない。マクロ欠陥3が存在している正方領域は、第3領域61である。マクロ欠陥3が存在していない正方領域は、第4領域62である。第3領域61の数は、5個である。第4領域62の数は、27個である。第2無欠陥領域率は、第4領域62の数(27個)を、第3領域61の数(5個)と第4領域62の数(27個)との合計(32個)で除した値である。この場合、第2無欠陥領域率は、27/32=84.4%である。第2無欠陥領域率を第1無欠陥領域率で除した値は、84.4%/92.8%=91.0%である。
マクロ欠陥3がランダムに分散している場合において、中央領域6を面積がAcm2である複数の第1正方領域50で区分し、かつマクロ欠陥3の数を中央領域6の面積で除した値をXcm-2とすると、第1無欠陥領域率(Y)は、以下の数式2で表わされる。
Figure 0007400715000002
同様に、マクロ欠陥3がランダムに分散している場合において、中央領域6を面積がBcm2である複数の第2正方領域60で区分し、かつマクロ欠陥3の数を中央領域6の面積で除した値をXcm-2とすると、第2無欠陥領域率(Y)は、以下の数式3で表わされる。
Figure 0007400715000003
本実施形態に係る炭化珪素エピタキシャル基板100においては、第2無欠陥領域率を第1無欠陥領域率で除した値は、数式3を数式2で除した値よりも大きい。マクロ欠陥3が局所的に集中している場合には、第2無欠陥領域率を第1無欠陥領域率で除した値が大きくなる。第2無欠陥領域率を第1無欠陥領域率で除した値は、数式3を数式2で除した値の1.1倍以上であることが好ましく、1.2倍以上であることがさらに好ましい。Aが0.04cm2である場合において、第1無欠陥領域率は、95%以上であることが好ましく、98%以上であることがさらに好ましい。Bが0.25cm2である場合において、第2無欠陥領域率は、85%以上であることが好ましく、90%以上であることがさらに好ましい。
なお、中央領域6を複数の正方領域に区分する際、中央領域6の外周付近においては、正方領域の一部が中央領域6と外周領域7との境界16と重なる領域が存在する。無欠陥領域率の計算においては、当該境界16と重なる正方領域は考慮しないものとする。具体的には、図11および図13において、中央領域6内の実線で記載された第1多角形4に囲まれた領域内における第1正方領域50に基づいて、無欠陥領域率が計算される。第1多角形4の外側にある第1正方領域50は、無欠陥領域率の計算には用いない。同様に、図12および図14において、中央領域6内の実線で記載された第2多角形5に囲まれた領域内における第2正方領域60に基づいて、無欠陥領域率が計算される。第2多角形5の外側にある第2正方領域60は、無欠陥領域率の計算には用いない。
(マクロ欠陥の測定方法)
次に、マクロ欠陥3の測定方法について説明する。マクロ欠陥3は、共焦点微分干渉顕微鏡を有する欠陥検査装置を用いて特定することができる。共焦点微分干渉顕微鏡を有する欠陥検査装置としては、たとえばレーザーテック株式会社製のWASAVIシリーズ「SICA 6X」を用いることができる。対物レンズの倍率は、たとえば10倍である。当該欠陥検査装置の検出感度の閾値は、標準試料を用いて取り決められる。予め、マクロ欠陥3の典型的な寸法、ポリタイプなどを考慮して、マクロ欠陥3が定義される。観測された画像に基づいて、定義を満たす欠陥の位置および個数が特定される。具体的には、炭化珪素エピタキシャル膜20の厚み114をTとし、かつオフ角θの正接をtan(θ)とした場合、オフ方向(第1方向101)の長さ115が、0.9×T/tan(θ)以上1.1×T/tan(θ)以下であり、かつ炭化珪素エピタキシャル膜20を構成する炭化珪素とは異なるポリタイプの炭化珪素を含む欠陥をマクロ欠陥3と定義した。
(炭化珪素エピタキシャル基板の製造装置)
次に、本実施形態に係る炭化珪素エピタキシャル基板100の製造装置200の構成について説明する。
図15に示されるように、炭化珪素エピタキシャル基板100の製造装置200は、たとえばホットウォール方式の横型CVD(Chemical Vapor Deposition)装置である。製造装置200は、反応室301と、発熱体303、石英管304、断熱材205、誘導加熱コイル206と、ガス導入口207と、ガス排気口208と、圧力計220と、制御部221と、真空ポンプ222とを主に有している。
発熱体303は、たとえば筒状の形状を有しており、内部に反応室301を形成している。発熱体303は、たとえば黒鉛製である。断熱材205は、発熱体303の外周を取り囲んでいる。断熱材205は、石英管304の内周面に接するように石英管304の内部に設けられている。誘導加熱コイル206は、たとえば石英管304の外周面に沿って巻回されている。誘導加熱コイル206は、外部電源(図示せず)により、交流電流が供給可能に構成されている。これにより、発熱体303が誘導加熱される。結果として、反応室301が発熱体303により加熱される。
反応室301は、発熱体303に取り囲まれて形成された空間である。反応室301内には、炭化珪素基板10が配置される。反応室301は、炭化珪素基板10を加熱可能に構成されている。反応室301には、炭化珪素基板10を保持するサセプタ210が設けられている。サセプタ210は、回転軸212の周りを自転可能に構成されている。
ガス排気口208は、真空ポンプ222に接続されている。図15中の矢印は、ガスの流れを示している。ガスは、ガス導入口207から反応室301に導入され、ガス排気口208から排気される。圧力計220は、反応室301の内部の圧力を測定可能に構成されている。制御部221は、圧力計220と接続されている。真空ポンプ222は、制御部221に接続されている。制御部221は、圧力計220の指示値に基づいて、ガス排気口208からの流量を調整可能に構成されている。反応室301内の圧力は、制御部221を用いて調整される。
図16に示されるように、制御部221は、たとえば流量制御弁223を有している。反応室301の排気が行われる前においては、流量制御弁223は、排気方向に対して垂直な方向に配置されている(閉方向224)。たとえば、閉方向に対する流量制御弁223の角度φを調整することで、排気速度を調整することができる。
製造装置200は、たとえば、シラン(SiH)とプロパン(C)とアンモニア(NH)と水素(H)とを含む混合ガスを、反応室301に供給可能に構成されたガス供給部(図示せず)を有している。具体的には、ガス供給部は、プロパンガスを供給可能なガスボンベと、水素ガスを供給可能なガスボンベと、シランガスを供給可能なガスボンベと、アンモニアガスを供給可能なガスボンベとを有していてもよい。製造装置200は、キャリアガスである水素ガスのみを反応室301に供給前に加熱可能な予備加熱部(図示せず)を有していてもよい。
(炭化珪素エピタキシャル基板の製造方法)
次に、本実施形態に係る炭化珪素エピタキシャル基板100の製造方法について説明する。
まず、炭化珪素基板10を準備する工程が実施される。たとえば昇華法により、ポリタイプ4Hの炭化珪素単結晶が製造される。次に、たとえばワイヤーソーによって、炭化珪素単結晶をスライスすることにより、炭化珪素基板10が準備される。炭化珪素基板10は、たとえば窒素などのn型不純物を含んでいる。炭化珪素基板10の導電型は、たとえばn型である。
炭化珪素基板10は、第1主面11と、第1主面11の反対側にある第2主面12とを有する。第1主面11は、たとえば{0001}面に対してオフ角θ2だけオフ方向に傾斜した面である。オフ角θ2は、2°以上6°以下である。オフ方向は、たとえば<11-20>方向である。炭化珪素基板10の第1主面11の最大径は、たとえば150mm以上である。
次に、機械研磨工程が実施される。機械研磨工程においては、炭化珪素基板10の第1主面11に対して機械研磨が行われる。具体的には、第1主面11が定盤に対向するように炭化珪素基板10が研磨ヘッドに保持される。定盤と第1主面11との間に砥粒を含むスラリーが供給される。砥粒は、たとえばダイヤモンド砥粒である。第2主面12に対しても第1主面11と同様に機械研磨が行われる。
次に、化学的機械研磨工程が実施される。化学的機械研磨工程においては、炭化珪素基板10の第1主面11に対して化学的機械研磨が行われる。具体的には、第1主面11が定盤に対向するように炭化珪素基板10が研磨ヘッドに保持される。定盤と第1主面11との間に砥粒を含むスラリーが供給される。砥粒は、たとえばダイヤモンド砥粒である。スラリーは、たとえば過酸化水素水(酸化剤)を含む。第2主面12に対しても第1主面11と同様に化学的機械研磨が行われる。
次に、反応室301を排気する工程が実施される。まず、図15に示されるように、炭化珪素基板10がサセプタ210に配置される。次に、反応室301の排気が行われる。反応室301の排気速度は、制御部221によって調整される。反応室301の排気が行われる前においては、流量制御弁223は、排気方向に対して垂直な方向に配置されている(閉方向224)。図16に示されるように、閉方向に対する流量制御弁223の角度φを調整することで、排気速度を調整することができる。
図17および図18の破線で示されるように、閉方向に対する流量制御弁223の角度φを急激に増加させると、反応室301の圧力は急激に低減する。一方、図17および図18の実線および一点鎖線で示されるように、閉方向に対する流量制御弁223の角度φを徐々に増加させると、反応室301の圧力は徐々に低減する。反応室301の圧力が急減に低減されると、発熱体に付着していた微粒子が炭化珪素基板10上に広範囲に落下しやすくなる。当該微粒子は、マクロ欠陥3の原因となる。本実施形態に係る炭化珪素エピタキシャル基板100の製造方法においては、反応室301の圧力が緩やかに低減される。これにより、発熱体に付着していた微粒子が炭化珪素基板10上に広範囲に落下することを抑制することができる。結果として、マクロ欠陥3が炭化珪素エピタキシャル基板上に広範囲に形成されることを抑制することができる。
具体的には、減圧開始時点からの1分間における圧力低減速度は、300mbar/分以下に調整される。減圧開始時点からの1分間における圧力低減速度は、好ましくは100mbar/分以下に調整される、より好ましくは50mbar/分以下に調整される。なお1mbarは、100Paである。
図18の一点鎖線で示されるように、減圧開始時点(時点T0)から時点T1までの時間における圧力低減速度は、時点T1から時点T2までの時間における圧力低減速度よりも小さくてもよい。図18の実線で示されるように、減圧開始時点(時点T0)から時点T1までの時間における圧力低減速度は、時点T1から時点T2までの時間における圧力低減速度とほぼ同じであってもよい。なお、減圧開始時点(時点T0)から時点T1までの時間は、時点T1から時点T2までの時間と同じである。時点T0から時点T1までの時間は、たとえば2分間である。また図19の実線で示すように、閉方向224に対する流量制御弁223の角度φを階段状に変化させることで、反応室301の圧力が調整されてもよい。
次に、反応室301が、たとえば1630℃程度に昇温された状態で、シランとプロパンとアンモニアと水素とを含む混合ガスが反応室301に導入される。具体的には、シランガスの流量は、たとえば115sccmとなるように調整される。プロパンガスの流量は、たとえば57.6sccmとなるように調整される。アンモニアガスの流量は、たとえば2.5×10-2sccmとなるように調整される。水素ガスの流量は、100slmとなるように調整される。混合ガスは、炭化珪素基板10の第1主面11に対向する領域において、矢印106の方向に沿って流れる。反応室301に混合ガスを導入することにより、炭化珪素基板10の第1主面11上に炭化珪素エピタキシャル膜20がエピタキシャル成長により形成される(図2参照)。
(炭化珪素半導体装置の製造方法)
次に、本実施形態に係る炭化珪素半導体装置300の製造方法について説明する。
本実施形態に係る炭化珪素半導体装置の製造方法は、エピタキシャル基板準備工程(S10:図20)と、基板加工工程(S20:図20)とを主に有する。
まず、エピタキシャル基板準備工程(S10:図20)が実施される。具体的には、前述した炭化珪素エピタキシャル基板100の製造方法によって、炭化珪素エピタキシャル基板100が準備される(図1参照)。
次に、基板加工工程(S20:図20)が実施される。具体的には、炭化珪素エピタキシャル基板100を加工することにより、炭化珪素半導体装置が製造される。「加工」には、たとえば、イオン注入、熱処理、エッチング、酸化膜形成、電極形成、ダイシング等の各種加工が含まれる。すなわち基板加工ステップは、イオン注入、熱処理、エッチング、酸化膜形成、電極形成およびダイシングのうち、少なくともいずれかの加工を含むものであってもよい。
以下では、炭化珪素半導体装置の一例としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の製造方法を説明する。基板加工工程(S20:図20)は、たとえばイオン注入工程(S21:図20)、酸化膜形成工程(S22:図20)、電極形成工程(S23:図20)およびダイシング工程(S24:図20)を含む。
まず、イオン注入工程(S21:図20)が実施される。開口部を有するマスク(図示せず)が形成された主表面14に対して、たとえばアルミニウム(Al)等のp型不純物が注入される。これにより、p型の導電型を有するボディ領域132が形成される。次に、ボディ領域132内の所定位置に、たとえばリン(P)等のn型不純物が注入される。これにより、n型の導電型を有するソース領域133が形成される。次に、アルミニウム等のp型不純物がソース領域133内の所定位置に注入される。これにより、p型の導電型を有するコンタクト領域134が形成される(図21参照)。
炭化珪素エピタキシャル膜20において、ボディ領域132、ソース領域133およびコンタクト領域134以外の部分は、ドリフト領域131となる。ソース領域133は、ボディ領域132によってドリフト領域131から隔てられている。イオン注入は、炭化珪素エピタキシャル基板100を300℃以上600℃以下程度に加熱して行われてもよい。イオン注入の後、炭化珪素エピタキシャル基板100に対して活性化アニールが行われる。活性化アニールにより、炭化珪素エピタキシャル膜20に注入された不純物が活性化し、各領域においてキャリアが生成される。活性化アニールの雰囲気は、たとえばアルゴン(Ar)雰囲気である。活性化アニールの温度は、たとえば1800℃程度である。活性化アニールの時間は、たとえば30分程度である。
次に、酸化膜形成工程(S22:図20)が実施される。たとえば炭化珪素エピタキシャル基板100が酸素を含む雰囲気中において加熱されることにより、主表面14上に酸化膜136が形成される(図22参照)。酸化膜136は、たとえば二酸化珪素等から構成される。酸化膜136は、ゲート絶縁膜として機能する。熱酸化処理の温度は、たとえば1300℃程度である。熱酸化処理の時間は、たとえば30分程度である。
酸化膜136が形成された後、さらに窒素雰囲気中で熱処理が行なわれてもよい。たとえば、一酸化窒素の雰囲気中、1100℃程度で1時間程度、熱処理が実施される。さらにその後、アルゴン雰囲気中で熱処理が行なわれる。たとえば、アルゴン雰囲気中、1100℃以上1500℃以下程度で、1時間程度、熱処理が行われる。
次に、電極形成工程(S23:図20)が実施される。具体的には、ゲート電極141は、酸化膜136上に形成される。ゲート電極141は、たとえばCVD(Chemical Vapor Deposition)法により形成される。ゲート電極141は、たとえば導電性を有するポリシリコン等から構成される。ゲート電極141は、ソース領域133およびボディ領域132に対面する位置に形成される。
次に、ゲート電極141を覆う層間絶縁膜137が形成される。層間絶縁膜137は、たとえばCVD法により形成される。層間絶縁膜137は、たとえば二酸化珪素等から構成される。層間絶縁膜137は、ゲート電極141と酸化膜136とに接するように形成される。次に、酸化膜136および層間絶縁膜137の一部がエッチングによって除去される。これにより、ソース領域133およびコンタクト領域134が、酸化膜136から露出する。
次に、たとえばスパッタリング法により当該露出部にソース電極142が形成される。ソース電極142は、たとえばチタン、アルミニウムおよびシリコン等から構成される。ソース電極142が形成された後、ソース電極142と炭化珪素エピタキシャル基板100が、たとえば900℃以上1100℃以下程度の温度で加熱される。これにより、ソース電極142と炭化珪素エピタキシャル基板100とがオーミック接触するようになる。次に、ソース電極142に接するように、配線層138が形成される。配線層138は、たとえばアルミニウムを含む材料から構成される。次に、第2主面12にドレイン電極143が形成される。ドレイン電極143は、たとえばニッケルおよびシリコンを含む合金(たとえばNiSi等)から構成される。
次に、ダイシング工程(S24:図20)が実施される。たとえば炭化珪素エピタキシャル基板100がダイシングラインに沿ってダイシングされることにより、炭化珪素エピタキシャル基板100が複数の半導体チップに分割される。以上より、炭化珪素半導体装置300が製造される(図23参照)。
なお上記において、平面型MOSFETを例示して、本開示に係る炭化珪素半導体装置の製造方法を説明したが、本開示に係る製造方法はこれに限定されない。本開示に係る製造方法は、たとえばトレンチ型MOSFET、IGBT(Insulated Gate Bipolar Transistor)、SBD(Schottky Barrier Diode)、サイリスタ、GTO(Gate Turn Off thyristor)、PNダイオード等の炭化珪素半導体装置に適用可能である。
次に、本実施形態に係る炭化珪素エピタキシャル基板100および炭化珪素半導体装置300の製造方法の作用効果について説明する。
本実施形態に係る炭化珪素エピタキシャル基板100においては、中央領域6を、面積がAcm2である複数の第1正方領域50で区分した場合、複数の第1正方領域50は、マクロ欠陥3を有する第1領域51と、マクロ欠陥3を有しない第2領域52とを有している。中央領域6を、面積がBcm2である複数の第2正方領域60で区分した場合、複数の第2正方領域60は、マクロ欠陥3を有する第3領域61と、マクロ欠陥3を有しない第4領域62とを有している。第2領域52の数を、第1領域51の数と第2領域52の数との合計で除した値を第1無欠陥領域率とし、第4領域62の数を、第3領域61の数と第4領域62の数との合計で除した値を第2無欠陥領域率とし、かつマクロ欠陥3の数を中央領域6の面積で除した値をXcm-2とした場合、AはBよりも小さく、Bは4以下であり、Xは0よりも大きく4未満であり、かつ数式1を満たす。これにより、マクロ欠陥3の面密度がある程度高い場合であっても、マクロ欠陥3を中央領域6の一部のチップに局所的に集中させることにより、マクロ欠陥3が存在していないチップの数を多く確保することができる。結果として、炭化珪素半導体装置の歩留まりを向上することができる。
(サンプル準備)
まず、サンプル1および2に係る炭化珪素エピタキシャル基板100が準備された。サンプル1に係る炭化珪素エピタキシャル基板100を比較例とした。サンプル2に係る炭化珪素エピタキシャル基板100を実施例とした。サンプル1および2に係る炭化珪素エピタキシャル基板は、以下の条件を除き、上述した炭化珪素エピタキシャル基板100の製造方法に従って製造された。
サンプル1および2に係る炭化珪素エピタキシャル基板の製造方法は、反応室を排気する工程における反応室301の圧力変化プロファイルにおいて異なっている。図24に示されるように、サンプル1に係る炭化珪素エピタキシャル基板の製造方法においては、反応室301の圧力を急速に低減した。具体的には、反応室301の圧力は、2分半程度の時間で、約930mbarから100mbarまで低減された。一方、サンプル2に係る炭化珪素エピタキシャル基板の製造方法においては、反応室301の圧力を徐々に低減した。具体的には、反応室301の圧力は、6分程度の時間をかけて、約930mbarから100mbarまで低減された。
(評価方法)
次に、サンプル1および2に係る炭化珪素エピタキシャル基板100の主表面14において、マクロ欠陥3を観察した。図25は、サンプル1に係る炭化珪素エピタキシャル基板の中央領域6を1辺が2mmである複数の第1正方領域50で区分した状態を示す図である。図26は、サンプル1に係る炭化珪素エピタキシャル基板の中央領域6を1辺が5mmである複数の第2正方領域60で区分した状態を示す図である。図25において、黒色で塗りつぶされている領域は、マクロ欠陥3が存在する第1正方領域(第1領域51)である。図26において、黒色で塗りつぶされている領域は、マクロ欠陥3が存在する第2正方領域(第3領域61)である。図25および図26に示されるように、サンプル1に係る炭化珪素エピタキシャル基板の中央領域6においては、マクロ欠陥3は広範囲に分散している。
図27は、サンプル2に係る炭化珪素エピタキシャル基板の中央領域6を1辺が2mmである複数の第1正方領域50で区分した状態を示す図である。図28は、サンプル2に係る炭化珪素エピタキシャル基板の中央領域6を1辺が5mmである複数の第2正方領域60で区分した状態を示す図である。図27において、黒色で塗りつぶされている領域は、マクロ欠陥3が存在する第1正方領域(第1領域51)である。図28において、黒色で塗りつぶされている領域は、マクロ欠陥3が存在する第2正方領域(第3領域61)である。図27および図28に示されるように、サンプル2に係る炭化珪素エピタキシャル基板の中央領域6においては、マクロ欠陥3は局所的に集中している。具体的には、図27に示されるように、マクロ欠陥3は、中央領域6の右上方に集中している。
(評価結果)
Figure 0007400715000004
表1に示されるように、サンプル1に係る炭化珪素エピタキシャル基板の中央領域6に存在するマクロ欠陥3の数を中央領域6の面積で除した値(欠陥密度)は、4.4cm-2であった。サンプル1に係る炭化珪素エピタキシャル基板の中央領域6を1辺が2mmである複数の第1正方領域50で区分した場合、無欠陥領域率(第1無欠陥領域率)は、84.9%であった。サンプル1に係る炭化珪素エピタキシャル基板の中央領域6を1辺が5mmである複数の第2正方領域60で区分した場合、無欠陥領域率(第2無欠陥領域率)は、44.7%であった。第2無欠陥領域率を第1無欠陥領域率で除した値は、52.7%であった。
サンプル2に係る炭化珪素エピタキシャル基板の中央領域6に存在するマクロ欠陥3の数を中央領域6の面積で除した値(欠陥密度)は、2.2cm-2であった。サンプル2に係る炭化珪素エピタキシャル基板の中央領域6を1辺が2mmである複数の第1正方領域50で区分した場合、無欠陥領域率(第1無欠陥領域率)は、91.9%であった。サンプル2に係る炭化珪素エピタキシャル基板の中央領域6を1辺が5mmである複数の第2正方領域60で区分した場合、無欠陥領域率(第2無欠陥領域率)は、71.5%であった。第2無欠陥領域率を第1無欠陥領域率で除した値は、77.8%であった。以上のように、反応室を排気する工程における圧力変化速度を低減することにより、第2無欠陥領域率を第1無欠陥領域率で除した値が高い炭化珪素エピタキシャル基板を得ることができた。
今回開示された実施形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態および実施例ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
1 起点、3 マクロ欠陥、4 第1多角形、5 第2多角形、6 中央領域、7 外周領域、10 炭化珪素基板、11 第1主面、12 第2主面、13 第3主面、14 主表面、15 凹部、16 境界、17 オリエンテーションフラット、18 円弧状部、19 外縁、20 炭化珪素エピタキシャル膜、21 第1エピタキシャル膜、22 第2エピタキシャル膜、31 第1辺部、32 第2辺部、33 第2部分、34 第1部分、35 側部、36 傾斜部、41 第3部分、42 第4部分、50 第1正方領域、51 第1領域、52 第2領域、60 第2正方領域、61 第3領域、62 第4領域、71 第1欠陥領域、72 第2欠陥領域、73 第3欠陥領域、74 第4欠陥領域、75 第5欠陥領域、81 第3辺部、82 第4辺部、83 第5辺部、84 第6辺部、85 第7辺部、86 第8辺部、87 第9辺部、88 第10辺部、100 炭化珪素エピタキシャル基板、101 第1方向、102 第2方向、103 第3方向、104 第4方向、105 第5方向、106 矢印、111 最大径、112 距離、114 厚み、115 長さ、116 第1厚み、117 第2厚み、131 ドリフト領域、132 ボディ領域、133 ソース領域、134 コンタクト領域、136 酸化膜、137 層間絶縁膜、138 配線層、141 ゲート電極、142 ソース電極、143 ドレイン電極、200 製造装置、205 断熱材、206 誘導加熱コイル、207 ガス導入口、208 ガス排気口、210 サセプタ、212 回転軸、220 圧力計、221 制御部、222 真空ポンプ、223 流量制御弁、224 閉方向、300 炭化珪素半導体装置、301 反応室、303 発熱体、304 石英管、T0,T1,T2 時点。

Claims (11)

  1. 炭化珪素基板と、
    前記炭化珪素基板上にある炭化珪素エピタキシャル膜とを備え、
    前記炭化珪素エピタキシャル膜の主表面は、外縁と、前記外縁から3mm以内の外周領域と、前記外周領域に取り囲まれた中央領域とを含み、
    前記主表面の最大径は、150mm以上であり、
    前記中央領域には、マクロ欠陥があり、
    前記中央領域を、面積がAcm2である複数の第1正方領域で区分した場合、前記複数の第1正方領域は、前記マクロ欠陥を有する第1領域と、前記マクロ欠陥を有しない第2領域とを有し、
    前記中央領域を、面積がBcm2である複数の第2正方領域で区分した場合、前記複数の第2正方領域は、前記マクロ欠陥を有する第3領域と、前記マクロ欠陥を有しない第4領域とを有し、
    前記第2領域の数を、前記第1領域の数と前記第2領域の数との合計で除した値を第1無欠陥領域率とし、前記第4領域の数を、前記第3領域の数と前記第4領域の数との合計で除した値を第2無欠陥領域率とし、かつ前記マクロ欠陥の数を前記中央領域の面積で除した値をXcm-2とした場合、
    AはBよりも小さく、Bは4以下であり、Xは2.2または2.2よりも大きく4未満であり、かつ数式1を満たす、炭化珪素エピタキシャル基板。
    Figure 0007400715000005
  2. Bは、2以下である、請求項1に記載の炭化珪素エピタキシャル基板。
  3. Bは、0.5以下である、請求項1に記載の炭化珪素エピタキシャル基板。
  4. Bは、0.25以下である、請求項1に記載の炭化珪素エピタキシャル基板。
  5. Aは、0.01以上である、請求項1に記載の炭化珪素エピタキシャル基板。
  6. Aは、0.04以上である、請求項1に記載の炭化珪素エピタキシャル基板。
  7. Aは0.04であり、かつBは0.25である、請求項1に記載の炭化珪素エピタキシャル基板。
  8. 前記炭化珪素基板および前記炭化珪素エピタキシャル膜の各々を構成する炭化珪素のポリタイプは、4Hである、請求項1から請求項7のいずれか1項に記載の炭化珪素エピタキシャル基板。
  9. 前記炭化珪素基板および前記炭化珪素エピタキシャル膜の各々は、n型不純物を含む、請求項1から請求項8のいずれか1項に記載の炭化珪素エピタキシャル基板。
  10. 炭化珪素基板と、
    前記炭化珪素基板上にある炭化珪素エピタキシャル膜とを備え、
    前記炭化珪素基板および前記炭化珪素エピタキシャル膜の各々を構成する炭化珪素のポリタイプは、4Hであり、
    前記炭化珪素基板および前記炭化珪素エピタキシャル膜の各々は、n型不純物を含み、
    前記炭化珪素エピタキシャル膜の主表面は、外縁と、前記外縁から3mm以内の外周領域と、前記外周領域に取り囲まれた中央領域とを含み、
    前記主表面の最大径は、150mm以上であり、
    前記中央領域には、マクロ欠陥があり、
    前記中央領域を、面積がAcm2である複数の第1正方領域で区分した場合、前記複数の第1正方領域は、前記マクロ欠陥を有する第1領域と、前記マクロ欠陥を有しない第2領域とを有し、
    前記中央領域を、面積がBcm2である複数の第2正方領域で区分した場合、前記複数の第2正方領域は、前記マクロ欠陥を有する第3領域と、前記マクロ欠陥を有しない第4領域とを有し、
    前記第2領域の数を、前記第1領域の数と前記第2領域の数との合計で除した値を第1無欠陥領域率とし、前記第4領域の数を、前記第3領域の数と前記第4領域の数との合計で除した値を第2無欠陥領域率とし、かつ前記マクロ欠陥の数を前記中央領域の面積で除した値をXcm-2とした場合、
    Aは0.04であり、Bは0.25であり、Xは2.2または2.2よりも大きく4未満であり、かつ数式1を満たす、炭化珪素エピタキシャル基板。
    Figure 0007400715000006
  11. 請求項1から請求項10のいずれか1項に記載の炭化珪素エピタキシャル基板を準備する工程と、
    前記炭化珪素エピタキシャル基板を加工する工程とを備える、炭化珪素半導体装置の製造方法。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006018767A (ja) 2004-07-05 2006-01-19 Ckd Corp 真空圧力制御システム
WO2011074453A1 (ja) 2009-12-14 2011-06-23 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP2013216554A (ja) 2012-04-12 2013-10-24 Nippon Steel & Sumitomo Metal Corp 炭化珪素エピタキシャルウェハの製造装置及び炭化珪素エピタキシャルウェハの製造方法
JP2014001108A (ja) 2012-06-19 2014-01-09 Showa Denko Kk SiCエピタキシャルウェハ及びその製造方法
JP2014019596A (ja) 2012-07-17 2014-02-03 Mitsubishi Electric Corp エピタキシャル成長装置、炭化珪素エピタキシャルウエハ、および炭化珪素エピタキシャルウエハ製造方法
JP2016183087A (ja) 2015-03-27 2016-10-20 パナソニック株式会社 炭化珪素エピタキシャル基板の製造方法
JP2017011102A (ja) 2015-06-22 2017-01-12 昭和電工株式会社 炭化珪素膜の成膜装置のクリーニング方法
WO2017138247A1 (ja) 2016-02-10 2017-08-17 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
WO2017141486A1 (ja) 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500921B2 (ja) * 1997-08-07 2004-02-23 株式会社デンソー 炭化珪素単結晶の製造方法
US8293623B2 (en) 2007-09-12 2012-10-23 Showa Denko K.K. Epitaxial SiC single crystal substrate and method of manufacture of epitaxial SiC single crystal substrate
US8044408B2 (en) * 2009-05-20 2011-10-25 Nippon Steel Corporation SiC single-crystal substrate and method of producing SiC single-crystal substrate
JP2013053049A (ja) * 2011-09-06 2013-03-21 Sumitomo Electric Ind Ltd 炭化珪素基板、炭化珪素基板の製造方法、および半導体装置の製造方法
JP2014203833A (ja) * 2013-04-01 2014-10-27 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5839069B2 (ja) * 2014-03-28 2016-01-06 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板およびこれらの製造方法
CN106537568B (zh) * 2014-07-30 2019-07-12 三菱电机株式会社 半导体装置的制造方法及半导体装置
CN108138360B (zh) * 2015-10-07 2020-12-08 住友电气工业株式会社 碳化硅外延基板及用于制造碳化硅半导体装置的方法
JP6696499B2 (ja) * 2015-11-24 2020-05-20 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6579710B2 (ja) * 2015-12-24 2019-09-25 昭和電工株式会社 SiCエピタキシャルウェハの製造方法
JP6703915B2 (ja) * 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP6748572B2 (ja) * 2016-12-28 2020-09-02 昭和電工株式会社 p型SiCエピタキシャルウェハ及びその製造方法
JP6465193B2 (ja) * 2017-11-28 2019-02-06 住友電気工業株式会社 炭化珪素単結晶基板および炭化珪素エピタキシャル基板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006018767A (ja) 2004-07-05 2006-01-19 Ckd Corp 真空圧力制御システム
WO2011074453A1 (ja) 2009-12-14 2011-06-23 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
JP2013216554A (ja) 2012-04-12 2013-10-24 Nippon Steel & Sumitomo Metal Corp 炭化珪素エピタキシャルウェハの製造装置及び炭化珪素エピタキシャルウェハの製造方法
JP2014001108A (ja) 2012-06-19 2014-01-09 Showa Denko Kk SiCエピタキシャルウェハ及びその製造方法
JP2014019596A (ja) 2012-07-17 2014-02-03 Mitsubishi Electric Corp エピタキシャル成長装置、炭化珪素エピタキシャルウエハ、および炭化珪素エピタキシャルウエハ製造方法
JP2016183087A (ja) 2015-03-27 2016-10-20 パナソニック株式会社 炭化珪素エピタキシャル基板の製造方法
JP2017011102A (ja) 2015-06-22 2017-01-12 昭和電工株式会社 炭化珪素膜の成膜装置のクリーニング方法
WO2017138247A1 (ja) 2016-02-10 2017-08-17 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
WO2017141486A1 (ja) 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

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