CN108138360B - 碳化硅外延基板及用于制造碳化硅半导体装置的方法 - Google Patents

碳化硅外延基板及用于制造碳化硅半导体装置的方法 Download PDF

Info

Publication number
CN108138360B
CN108138360B CN201680057722.8A CN201680057722A CN108138360B CN 108138360 B CN108138360 B CN 108138360B CN 201680057722 A CN201680057722 A CN 201680057722A CN 108138360 B CN108138360 B CN 108138360B
Authority
CN
China
Prior art keywords
silicon carbide
major surface
dislocation array
epitaxial substrate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680057722.8A
Other languages
English (en)
Other versions
CN108138360A (zh
Inventor
西口太郎
平塚健二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN108138360A publication Critical patent/CN108138360A/zh
Application granted granted Critical
Publication of CN108138360B publication Critical patent/CN108138360B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Abstract

一种碳化硅外延基板，其包含碳化硅单晶基板和碳化硅层。所述碳化硅层包含与所述碳化硅单晶基板接触的表面的相反侧的第二主表面。所述第二主表面对应于相对于{0001}面在偏离方向上倾斜的面。所述第二主表面具有100mm以上的最大直径。所述第二主表面具有外周区域和中心区域，所述外周区域距所述第二主表面的外缘在3mm以内，所述中心区域被所述外周区域包围。所述中心区域具有沿与所述偏离方向垂直的直线排列的第一半环的第一位错阵列。所述第一半环各自包含在所述第二主表面露出的一对贯通刃型位错。所述中心区域中所述第一位错阵列的面密度为10/cm2以下。

Description

碳化硅外延基板及用于制造碳化硅半导体装置的方法
技术领域
本公开涉及碳化硅外延基板和用于制造碳化硅半导体装置的方法。本申请要求于2015年10月7日提交的日本专利申请第2015-199565号的优先权，并通过引用的方式将其全部内容并入本文中。
背景技术
WO2009/035095(专利文献1)公开了具有在外延生长期间产生的位错阵列的外延基板。
现有技术文献
专利文献
专利文献1：WO2009/035095
发明内容
本公开的碳化硅外延基板包含碳化硅单晶基板和碳化硅层。碳化硅单晶基板具有第一主表面。所述碳化硅层在所述第一主表面上。所述碳化硅层包含与所述碳化硅单晶基板接触的表面的相反侧的第二主表面。第二主表面对应于相对于{0001}面在偏离方向上倾斜的面。第二主表面具有100mm以上的最大直径。第二主表面具有外周区域和中心区域，外周区域距第二主表面的外缘在3mm以内，中心区域被外周区域包围。中心区域具有沿与偏离方向垂直的直线排列的第一半环的第一位错阵列。第一半环各自包含在第二主表面露出的一对贯通刃型位错。中心区域中第一位错阵列的面密度为10/cm2以下。
本公开的碳化硅外延基板包含碳化硅单晶基板和碳化硅层。碳化硅单晶基板具有第一主表面。所述碳化硅层在所述第一主表面上。所述碳化硅层包含与所述碳化硅单晶基板接触的表面的相反侧的第二主表面。第二主表面对应于相对于(0001)面在<11-20>方向上倾斜4°以下的面。第二主表面的最大直径为150mm以上。第二主表面具有外周区域和中心区域，外周区域距第二主表面的外缘在3mm以内，中心区域被外周区域包围。中心区域具有沿与<11-20>方向垂直的直线排列的半环的位错阵列。半环各自包含在第二主表面露出的一对贯通刃型位错。中心区域中位错阵列的面密度为10/cm2以下。
附图说明
图1为示出本发明实施方式的碳化硅外延基板的构造的示意性平面图。
图2为沿图1的II-II线取的示意性剖视图。
图3为图1的区域III的示意性透视图。
图4为图1的区域III的示意性平面图。
图5为图1的区域III的示意性剖视图。
图6为图1的区域VI的示意性透视图。
图7为图1的区域VI的示意性平面图。
图8为图1的区域VI的示意性剖视图。
图9为示出本发明实施方式的碳化硅外延基板的制造装置的构造的局部示意性剖视图。
图10为示出用于制造本发明实施方式的碳化硅外延基板的方法的第一步骤的示意性平面图。
图11为沿图10的XI-XI线取的示意性剖视图。
图12示出了用于制造本发明实施方式的碳化硅外延基板的方法中的温度与时间之间的关系。
图13为示出在生长步骤中第零时间处的图10的区域XIII上的基面位错的构造的示意性透视图。
图14为示出在生长步骤中第一时间处的图10的区域XIII上的基面位错的构造的示意性透视图。
图15为示出在生长步骤中第三时间处的图10的区域XIII上的基面位错的构造的示意性透视图。
图16为示出在冷却步骤中图10的区域XIII上的基面位错和第一半环的构造的示意性透视图。
图17为示出在生长步骤中第零时间处的图10的区域XVII上的基面位错的构造的示意性透视图。
图18为示出在生长步骤中第一时间处的图10的区域XVII上的基面位错和第二半环的构造的示意性透视图。
图19为示出在生长步骤中第二时间处的图10的区域XVII上的基面位错和第二半环的构造的示意性透视图。
图20示出了用于制造本发明实施方式的碳化硅外延基板的方法中的压力与时间之间的关系。
图21为示出用于制造本发明实施方式的碳化硅半导体装置的方法的流程图。
图22为示出用于制造本发明实施方式的碳化硅半导体装置的方法的第一步骤的示意性剖视图。
图23为示出用于制造本发明实施方式的碳化硅半导体装置的方法的第二步骤的示意性剖视图。
图24为示出用于制造本发明实施方式的碳化硅半导体装置的方法的第三步骤的示意性剖视图。
具体实施方式
[技术问题]
本公开的一个目的为提供碳化硅外延基板以及用于制造碳化硅半导体装置的方法，通过各者可以减少沿与偏离方向垂直的直线排列的半环的位错阵列。
[本公开的有益效果]
根据本公开，可以提供碳化硅外延基板和用于制造碳化硅半导体装置的方法，通过各者可以减少沿与偏离方向垂直的直线排列的半环的位错阵列。
[本公开的实施方式的概述]
(1)本公开的碳化硅外延基板100包含碳化硅单晶基板10和碳化硅层20。碳化硅单晶基板10具有第一主表面11。碳化硅层20在第一主表面11上。碳化硅层20包含与碳化硅单晶基板10接触的表面14的相反侧的第二主表面30。第二主表面30对应于相对于{0001}面在偏离方向上倾斜的面。第二主表面30具有100mm以上的最大直径111。第二主表面30具有外周区域52和中心区域53，外周区域52距第二主表面30的外缘54在3mm以内，中心区域53被外周区域52包围。中心区域53具有沿与偏离方向垂直的直线排列的第一半环1的第一位错阵列2。第一半环1各自包含在第二主表面30露出的一对贯通刃型位错。中心区域53中第一位错阵列2的面密度为10/cm2以下。
通常，在碳化硅外延基板中存在贯通刃型位错的位错阵列。这样的位错阵列导致半导体装置的击穿电压降低、漏电流增加、半导体装置的可靠性降低等。因此，需要减少位错阵列。作为努力研究减少贯通刃型位错的位错阵列的方法的结果，发明人已经获得以下知识并且实现了本公开的一个实施方式。
据认为贯通刃型位错的位错阵列主要分为以下三种类型。第一类位错阵列为从碳化硅单晶基板转移到通过外延生长形成的碳化硅层的位错阵列。第二类位错阵列为在碳化硅层的外延生长期间产生的位错阵列。位错阵列中所包含的多个半环的各自的深度由在产生半环时的碳化硅层的厚度决定。因此，位错阵列中所包含的多个半环具有不同的深度。此外，多个半环各自排列的方向(即，位错阵列的纵向)具有台阶流动生长方向(偏离方向)上的分量。也就是说，位错阵列的纵向不与偏离方向垂直。第三类位错阵列为在碳化硅层的外延生长结束之后产生的位错阵列。据认为这种位错阵列是由于在外延生长结束后碳化硅层中的基面位错在与偏离方向垂直的方向上滑动而形成的。因此，位错阵列的纵向与偏离方向垂直。此外，所述位错阵列中所包含的多个半环的各自的深度基本相同。
特别地，发明人关注的是抑制第三类位错阵列的产生。据认为基面位错在与偏离方向垂直的方向上滑动而松弛碳化硅层中的应力，从而在碳化硅层中形成半环。此外，据认为主要在冷却碳化硅外延基板的步骤中在碳化硅层中产生应力。基于上述知识，发明人已经发现，通过在冷却碳化硅外延基板的步骤中以下述方式控制碳化硅外延基板的冷却速率，可以松弛碳化硅外延基板中的应力从而抑制第三类位错阵列的产生。由此，可以减小沿与偏离方向垂直的直线排列的第一半环的第一位错阵列的面密度。
(2)在(1)所述的碳化硅外延基板100中，最大直径111可以为150mm以上。
(3)在(1)或(2)所述的碳化硅外延基板100中，偏离方向可以为<11-20>方向。
(4)在(1)至(3)所述的碳化硅外延基板100中，中心区域53可以具有沿相对于偏离方向倾斜的直线排列的第二半环4的第二位错阵列5。第二半环4各自可包含在第二主表面30露出的一对贯通刃型位错。在中心区域53中，第一位错阵列2的面密度可以低于第二位错阵列5的面密度。
(5)在(1)至(4)所述的碳化硅外延基板100中，第二主表面30可以对应于相对于(0001)面倾斜4°以下的面。
(6)在(1)至(4)所述的碳化硅外延基板100中，第二主表面30对应于相对于(000-1)面倾斜4°以下的面。
(7)本公开的碳化硅外延基板100包含碳化硅单晶基板10和碳化硅层20。碳化硅单晶基板10具有第一主表面11。碳化硅层20在第一主表面11上。碳化硅层20包含与碳化硅单晶基板10接触的表面14的相反侧的第二主表面30。第二主表面30对应于相对于(0001)面在<11-20>方向上倾斜4°以下的面。第二主表面30具有150mm以上的最大直径111。第二主表面30具有外周区域52和中心区域53，外周区域52距第二主表面30的外缘54在3mm以内，中心区域53被外周区域52包围。中心区域53具有沿与<11-20>方向垂直的直线排列的半环1的位错阵列2。半环1各自包含在第二主表面30露出的一对贯通刃型位错。中心区域53中位错阵列2的面密度为10/cm2以下。
(8)本公开的用于制造碳化硅半导体装置300的方法包括以下步骤。准备(1)至(7)中任一项所述的碳化硅外延基板100。加工碳化硅外延基板100。
[本公开的实施方式的详情]
以下更详细地说明本公开的一个实施方式(在下文中，被称为“本实施方式”)。然而，本实施方式不限于这些。
(碳化硅外延基板)
如图1和图2所示，本实施方式的碳化硅外延基板100具有碳化硅单晶基板10和碳化硅层20。碳化硅单晶基板10包含第一主表面11，以及第一主表面11的相反侧的第三主表面13。碳化硅层20包含：与碳化硅单晶基板10接触的第四主表面14；以及第四主表面14的相反侧的第二主表面30。碳化硅外延基板100可具有：在第一方向101上延伸的第一平面(第1フラット)(未示出)；和在第二方向102上延伸的第二平面(第2フラット)(未示出)。第一方向101例如为<11-20>方向。第二方向102例如为<1-100>方向。
碳化硅单晶基板10(以下也简称为“单晶基板”)由碳化硅单晶构成。碳化硅单晶具有例如4H-SiC多型。就电子迁移率、介电强度等而言，4H-SiC比其他多型更优异。碳化硅单晶基板10例如包括n型杂质如氮(N)。碳化硅单晶基板10例如具有n型导电性。第一主表面11例如对应于相对于{0001}面倾斜4°以下的面。当第一主表面11相对于{0001}面倾斜时，第一主表面11的法线倾斜的方向例如为<11-20>方向。
如图2所示，碳化硅层20为形成在碳化硅单晶基板10上的外延层。碳化硅层20在第一主表面11上。碳化硅层20与第一主表面11接触。碳化硅层20例如包括n型杂质如氮。碳化硅层20例如具有n型导电性。碳化硅层20中的n型杂质的浓度可以低于碳化硅单晶基板10中的n型杂质的浓度。如图1所示，第二主表面30具有100mm以上的最大直径111(直径)。本实施方式的碳化硅外延基板100的最大直径111为150mm。最大直径111可以为150mm以上、200mm以上或250mm以上。最大直径111的上限不受特别限制。最大直径111的上限例如可以为300mm。
第二主表面30对应于相对于{0001}面在偏离方向上倾斜的面。偏离方向例如可以为<11-20>方向、<1-100>方向或<11-20>方向与<1-100>方向之间的方向。具体地，偏离方向例如可以为[11-20]方向、[1-100]方向或夹在[11-20]方向与[1-100]方向之间的方向。第二主表面30可以对应于相对于(0001)面倾斜4°以下的面。第二主表面30可以对应于相对于(000-1)面倾斜4°以下的面。相对于{0001}面的倾斜角(偏角)可以为1°以上或2°以上。偏角可以为3°以下。
如图1所示，第二主表面30具有外周区域52和被外周区域52包围的中心区域53。外周区域52为距第二主表面30的外缘54在3mm以内的区域。换句话说，在第二主表面30的径向方向上，外缘54与外周区域52和中心区域53之间的边界之间的距离112为3mm。
(沿与偏离方向垂直的直线排列的半环的位错阵列)
如图1和图3所示，中心区域53具有沿与偏离方向垂直的直线排列的第一半环1的第一位错阵列2。第一位错阵列2包含多个第一半环1。当偏离方向为第一方向101时，与偏离方向垂直的方向为第二方向102。第一半环1各自包含在第二主表面30露出的一对贯通刃型位错。中心区域53中第一位错阵列2的面密度为10/cm2以下。优选地，中心区域53中第一位错阵列2的面密度为8/cm2以下，更优选为5/cm2以下。
接下来，下文说明用于测量位错阵列的面密度的方法。
首先，通过熔融的KOH(氢氧化钾)蚀刻中心区域53以在中心区域53中形成蚀刻坑。熔融的KOH例如具有515℃的温度。用熔融KOH进行蚀刻例如8分钟。接下来，使用光学显微镜观察在中心区域53中形成的蚀刻坑。例如，中心区域53被划分为格子形式的1cm×1cm的正方形区域。测量所有正方形区域中位错阵列的面密度。表述“中心区域53中第一位错阵列2的面密度为10/cm2以下”意在表示各个正方形区域中第一位错阵列2的面密度为10/cm2以下。需要说明的是，由于在外周附近的一部分中心区域53具有圆形形状，所以所述部分不能被划分为正方形区域。对于位错阵列的面密度的计算，不考虑这种不能被划分为正方形区域的区域中第一位错阵列2的面密度。
如图3所示，第一半环1具有大致U形的形状。第一半环1具有设在碳化硅层20中的弯曲部。所述一对贯通刃型位错的端部3在第二主表面30露出。第一半环1的弯曲部可以为不同于贯通刃型位错的位错。碳化硅外延基板100包含基面位错34。基面位错34包含第一部分31、第二部分32和第三部分33。第一部分31为存在于碳化硅单晶基板10中的基面位错。第二部分32为存在于碳化硅单晶基板10与碳化硅层20之间的界面处的界面位错。第三部分33为存在于碳化硅层20中的基面位错。第一部分31与第二部分32相连接。第二部分32与第三部分33相连接。第一部分31在碳化硅单晶基板10的第三主表面13露出。第三部分33在碳化硅层20的第二主表面30露出。换句话说，基面位错34的一个端部35在第二主表面30露出，另一个端部在第三主表面13露出。
如图3所示，第一位错阵列2可以位于基面位错34的一个端部35与假想线37在第二主表面30露出的点36之间。假想线37为通过沿着第一部分31延伸的方向将第一部分31延伸到碳化硅层20侧而得到的。换句话说，第一位错阵列2中所包含的多个第一半环1各自可以位于点36与端部35之间。也就是说，当在与第二主表面30垂直的方向上观察时，第一位错阵列2可以位于假想线37与第三部分33之间。
如图4所示，第一位错阵列2在第二方向102上的长度123例如为0.1mm以上且50mm以下。在第一方向101上的一个端部3与另一个端部3之间的距离122例如为1μm以上且10μm以下。在第二方向102上的两个相邻的第一半环1之间的距离121例如为1μm以上且100μm以下。距离121可以比距离122长。两个端部3可以位于沿着第一方向101的位置。两个相邻的第一半环之间的间隔可以相同或不同。当在与第二主表面30垂直的方向上观察时，多个半环1各自与平行于第二方向102的直线重叠。第一位错阵列2的纵向方向为第二方向102。第一位错阵列2的纵向方向可以平行于界面位错延伸的方向。
如图5所示，在与第二主表面30垂直的方向上，多个半环1各自可具有基本上相同的深度。第一半环1的深度是指在与第二主表面30垂直的方向上的半环的长度。第一半环1的深度可以小于碳化硅层20的厚度。第一半环1可以与碳化硅单晶基板10隔开。
(沿相对于偏离方向倾斜的直线排列的半环的位错阵列)
如图1和图6所示，中心区域53可以具有沿相对于偏离方向倾斜的直线排列的第二半环4的第二位错阵列5。第二位错阵列5包含多个第二半环4。第二半环4沿着与相对于第一方向101和第二方向102双方倾斜的直线平行的第三方向103。第二半环4包含在第二主表面30露出的一对贯通刃型位错。中心区域53中，第一位错阵列2的面密度可以低于第二位错阵列5的面密度。中心区域53中，第二位错阵列5的面密度可以高于10/cm2。多个第一位错阵列2倾向于存在于外周区域52附近，而多个第二位错阵列5倾向于存在于中心区域53的中心附近。
如图6所示，第二半环4各自具有大致U形的形状。第二半环4具有设在碳化硅层20中的弯曲部，并且所述一对贯通刃型位错的端部6在第二主表面30露出。第二半环4的弯曲部可以为不同于贯通刃型位错的位错。碳化硅外延基板100包含基面位错44。基面位错44包含第四部分41、第五部分42和第六部分43。第四部分41为存在于碳化硅单晶基板10中的基面位错。第五部分42为存在于碳化硅单晶基板10和碳化硅层20之间的界面处的界面位错。第六部分43为存在于碳化硅层20中的基面位错。第四部分41与第五部分42相连接。第五部分42与第六部分43相连接。第四部分41在碳化硅单晶基板10的第三主表面13露出。第六部分43在碳化硅层20的第二主表面30露出。换句话说，基面位错44的一个端部45在第二主表面30露出，另一个端部在第三主表面13露出。当在与第二主表面30垂直的方向上观察时，第二位错阵列5可以位于第六部分43与假想线47之间，假想线47是通过沿着第四部分41延伸的方向将第四部分41延伸到碳化硅层20侧而得到的。换句话说，第二位错阵列5可以位于基面位错44的一个端部45与假想线47在第二主表面30露出的点46之间。
如图7所示，第二位错阵列5在第三方向103上的长度126例如为0.1mm以上且50mm以下。例如，在与第三方向103垂直的方向上，一个端部6与另一个端部6之间的距离125为1μm以上且10μm以下。在第三方向103上两个相邻的第二半环4之间的距离124例如为1μm以上且100μm以下。距离124可以比距离125长。两个端部6可以位于与第三方向103垂直的直线上。当在与第二主表面30垂直的方向上观察时，多个第二半环4各自与平行于第三方向103的直线重叠。两个相邻的第二半环之间的间隔可以相同或不同。
如图8所示，在与第二主表面30垂直的方向上，多个第二半环4可以具有不同的深度。第二半环4的深度是指在与第二主表面30垂直的方向上的半环的长度。具体地，第二半环4的深度可以在偏离方向上变小。换句话说，当在与第二主表面30垂直的方向上观察时，靠近第四部分41的第二半环4的深度大于靠近第六部分43的第二半环4的深度。第二半环4的深度可以小于碳化硅层20的厚度。第二半环4可以与碳化硅单晶基板10隔开。
(成膜设备)
接下来，下文说明在用于制造本实施方式的碳化硅外延基板100的方法中使用的制造装置200的构造。
如图9所示，制造装置200例如为热壁式CVD(化学气相沉积)设备。制造装置200主要具有加热元件203、石英管204、绝热体205、感应加热线圈206和预加热结构211。被加热元件203包围的中空空间为反应室201。在反应室201中，设置配置为用来保持碳化硅单晶基板10的基座板210。基座板210是可旋转的。将碳化硅单晶基板10以第一主表面11面朝上的方式配置在基座板210上。
加热元件203例如由石墨构成。感应加热线圈206沿石英管204的外周缠绕。接下来，将预定的交流电流供给至感应加热线圈206，由此感应式加热加热元件203。由此，反应室201被加热。
制造装置200进一步具有进气口207和排气口208。排气口208连接到排气泵(未示出)。图9中的箭头表示气体的流动。将载气、原料气体和掺杂气体从进气口207引入到反应室201中，并从排气口208排出。反应室201中的压力可以根据气体供给量和气体排放量之间的平衡来调节。
通常，基座板210和单晶基板10设置在反应室201的轴向上的大致中心。如图9所示，在本公开中，基座板210和单晶基板10可以配置在相对于反应室201中心的下游侧，即在排气口208侧，以便充分促进分解原料气体的反应直到原料气体到达单晶基板10。由此，预期在单晶基板10的面内获得均一的C/Si比分布。
期望用作掺杂剂气体的氨气在被供给到反应室201之前预先通过充分加热而热分解。因此，在碳化硅层20中，预期可改善氮(掺杂剂)密度的面内均一性。如图9所示，预加热结构211可以设在反应室201中的上游侧。在预加热结构211中，氨气可以被预先加热。预加热结构211包含例如在1300℃以上的温度下被加热的腔室。当通过预加热结构211的内部时，氨气被充分热分解，然后被供给到反应室201。利用这种构造，氨气可以在不引起气体流动的大紊流的情况下被热分解。
(用于制造碳化硅外延基板的方法)
接下来，下文说明用于制造本实施方式的碳化硅外延基板的方法。
首先，例如，通过升华法制造多型4H的碳化硅单晶。接下来，使用例如线锯切割碳化硅单晶，从而准备碳化硅单晶基板10(参见图10和图11)。碳化硅单晶基板10具有第一主表面11和第一主表面11的相反侧的第三主表面13。如图11所示，第一主表面11对应于相对于{0001}面在偏离方向上倾斜的面。
具体地，第一主表面11例如对应于相对于{0001}面倾斜4°以下的面。第一主表面11可以对应于相对于(0001)面倾斜4°以下的面，或者可以对应于相对于(000-1)面倾斜4°以下的面。相对于{0001}面的倾斜角(偏角)可以为1°以上且2°以上。偏角可以为3°以下。偏离方向例如可以为<11-20>方向、<1-100>方向或夹在<11-20>方向和<1-100>方向之间的方向。
接下来，将碳化硅单晶基板10配置在上述制造装置200中。具体地，将碳化硅单晶基板10配置在基座板210的凹部中以使第一主表面11从基座板210露出。接下来，通过外延生长在碳化硅单晶基板10上形成碳化硅层20。例如，在反应室201的压力从大气压下降到约1×10-6Pa之后，开始加热碳化硅单晶基板10。在加热期间，将用作载气的氢气(H2)引入到反应室201中。
例如，在反应室201内的温度达到约1600℃之后，将原料气体和掺杂气体引入到反应室201中。原料气体包含Si原料气体和C原料气体。作为Si原料气体，例如可以使用硅烷(SiH4)气体。作为C原料气体，例如可以使用丙烷(C3H8)气体。硅烷气体的流速和丙烷气体的流速分别例如为46sccm和14sccm。硅烷气体与氢气的体积比例如为0.04％。原料气体的C/Si比例如为0.9。
作为掺杂气体，使用例如氨气(NH3)。氨气比具有三键的氮气更容易热分解。通过使用氨气，预期载流子浓度的面内均一性可以得到改善。氨气浓度与氢气浓度之比例如为1ppm。期望氨气在被引入到反应室201中之前预先通过预加热结构211热分解。通过预加热结构211例如在1300℃以上的温度下加热氨气。
在约1600℃下对碳化硅单晶基板10进行加热的状态下将载气、原料气体和掺杂气体引入到反应室201中，从而通过外延生长在碳化硅单晶基板10上形成碳化硅层20。在碳化硅层20的外延生长期间，基座板210围绕转轴212旋转(参见图9)。基座板210的平均转速例如为20rpm。以这种方式，通过外延生长在碳化硅单晶基板10上形成碳化硅层20。
如图12所示，在生长碳化硅层20的步骤中，碳化硅单晶基板10的温度在第零时间(T0)至第三时间(T3)期间保持在第一温度(A1)下。第一温度(A1)例如为1600℃。第零时间(T0)为原料气体和掺杂气体开始被引入到反应室201中的时间。在第零时间(T0)处，碳化硅层20实质上开始在碳化硅单晶基板10上形成。第三时间(T3)为原料气体和掺杂气体被引入到反应室201结束的时间。在第三时间(T3)处，碳化硅单晶基板10上的碳化硅层20的形成实质上结束。优选地，在生长碳化硅层20的步骤中，在面内方向上碳化硅单晶基板10的温度被保持均一。具体地，在第零时间(T0)至第三时间(T3)期间，在碳化硅单晶基板10的第一主表面11中，最高温度和最低温度之间的温差维持在10℃以下。
接下来，下文充分说明在碳化硅单晶基板10的区域XIII上生长一部分碳化硅层20的步骤。
如图10和图13所示，在第零时间(T0)处，基面位错34在碳化硅单晶基板10中的特定区域XIII中在{0001}面上延伸。基面位错34的一个端部在第一主表面11露出，另一个端部在第三主表面13露出。基面位错34沿第一方向101(即偏离方向)延伸。
如图14所示，在第一时间(T1)处，在碳化硅单晶基板10上形成一部分碳化硅层20。基面位错34从碳化硅单晶基板10传播到碳化硅层20。基面位错34沿第一方向101在碳化硅层20中延伸。基面位错34的一个端部在碳化硅层20的表面露出，其另一个端部在第三主表面13露出。
如图15所示，随着碳化硅层20的生长，基面位错34进一步在碳化硅层20中延伸。在第一时间(T1)之后的第三时间(T3)处，基面位错34的一个端部在碳化硅层20的第二主表面30露出，其另一个端部在碳化硅单晶基板10的第三主表面13露出。由此，碳化硅层20的形成实质上完成。
接下来，下文说明冷却碳化硅外延基板100的步骤。
如图12所示，在生长步骤结束后进行冷却步骤。第三时间(T3)至第七时间(T7)的时间段对应于冷却步骤。在冷却步骤中，对包含碳化硅单晶基板10和碳化硅层20的碳化硅外延基板100进行冷却。例如，在第三时间(T3)至第六时间(T6)期间，将碳化硅外延基板100的温度从第一温度(A1)降低至第二温度(A2)。第三时间(T3)至第六时间(T6)的时间段例如为60分钟。第一温度(A1)例如为1600℃，第二温度(A2)例如为100℃。即，碳化硅外延基板100的冷却速率例如为(1600-100)℃/1h＝1500℃/小时。从第一温度(A1)到第二温度(A2)的冷却速率可以为1500℃/小时以下、1300℃/小时以下或1000℃/小时以下。
如图16所示，在冷却步骤中，可以在碳化硅层20中形成包含第一半环1的第一位错阵列2。据认为第一位错阵列2是由于碳化硅层20中的基面位错的第三部分33沿与偏离方向垂直的第二方向102滑动而产生的。生长步骤中的基面位错34(参见图15)在冷却步骤中变成包含第一部分31、第二部分32和第三部分33的基面位错34(图16)，并且形成多个第一半环1。换句话说，由此形成的第一半环1起源于基面位错34。
优选地，在冷却碳化硅外延基板100的步骤中，在面内方向上碳化硅外延基板100的温度被保持均一。具体地，在第三时间(T3)至第六时间(T6)期间，碳化硅外延基板100的第二主表面30中最高温度与最低温度之间的温差维持在10℃以下。通过如上所述降低冷却步骤中的碳化硅外延基板100的冷却速度，碳化硅外延基板100在面内方向上的温度均一性可以得到改善。由此，碳化硅外延基板100中的应力得到松弛，从而抑制沿与偏离方向垂直的直线排列的第一半环1的第一位错阵列2的产生。
接下来，在第五时间(T5)至第六时间(T6)期间，将碳化硅外延基板100的温度从第二温度(A2)降低至第三温度(A3)。第三温度(A3)例如为室温。在碳化硅外延基板100的温度变为接近室温之后，从反应室201中取出碳化硅外延基板100。以这种方式完成碳化硅外延基板100(见图1)。
如图20所示，在冷却步骤中可以降低反应室201中的压力。例如，在第三时间(T3)到第四时间(T4)期间，将反应室201中的压力从第一压力(B1)降低到第二压力(B2)。第一压力(B1)例如为100毫巴(10kPa)，第二压力(B2)例如为10毫巴(1kPa)。第三时间(T3)至第四时间(T4)的时间段例如为10分钟。也就是说，反应室201内的减压速率为(10-1)kPa/10分钟＝0.9kPa/分钟。反应室201内的减压速率可以为0.9kPa/分钟以上、1.2kPa/分钟以上或1.5kPa/分钟以上。通过在冷却步骤中迅速降低反应室201中的压力，使反应室201内部与外部绝热，由此降低碳化硅外延基板100的冷却速率。
例如，可以通过降低载气的流速来降低反应室201内的压力。例如，生长步骤中载气的流速可以为120slm，而冷却步骤中载气的流速可以为12slm。在生长步骤中，将载气、掺杂剂气体和原料气体供给到反应室201中。在冷却步骤中，可以仅将载气供给到反应室201中。载气的流速可以在生长步骤结束后立即降低，或者可以在冷却步骤中将生长步骤中的流速维持一段时间后再降低。
接下来，下文充分说明在碳化硅单晶基板10的特定区域XVI上生长一部分碳化硅层20的步骤。
如图10和图17所示，在第零时间(T0)处，存在于{0001}面上的基面位错44可以存在于碳化硅单晶基板10中的特定区域XVII中。基面位错44的一个端部在第一主表面11露出，另一个端部在第三主表面13露出。基面位错沿第一方向101(即偏离方向)延伸。
如图18所示，在第一时间(T1)处，第二半环4起源于基面位错44。第二半环4的两个端部在碳化硅层20的表面露出。在碳化硅层20中延伸的基面位错的第六部分43移向第二方向(图18中的箭头方向)。由此，基面位错44被转换为：位于碳化硅单晶基板10中的第四部分41；位于碳化硅单晶基板10和碳化硅层20之间的界面处并沿第二方向延伸的第五部分42；以及位于碳化硅层20中的第六部分43。由此，产生第二半环4。基面位错44的一个端部在碳化硅层20的表面露出，其另一个端部在第三主表面13露出。
如图19所示，在第二时间(T2)处，起因于基面位错44而产生另一个第二半环4。另一个第二半环4相对于先前生成的第二半环4在第一方向101侧和第二方向102侧产生。先前产生的第二半环4的深度大于后来产生的第二半环4的深度。在第一时间(T1)处，存在于碳化硅层20中的基面位错的第六部分43进一步移向第二方向(图19中的箭头方向)。第六部分43在碳化硅层20的表面露出。以上述方式，多个第二半环4沿相对于偏离方向倾斜的直线形成。随着时间的推移，第二半环4的数量增加。在第三时间(T3)处，形成沿相对于偏离方向倾斜的直线排列的第二半环4的第二位错阵列5(参见图6)。如上所述，在形成碳化硅层的步骤(即，生长步骤)中形成第二位错阵列5。换句话说，在冷却碳化硅外延基板100的步骤中，据认为不会产生或不会消除第二位错阵列5。
(用于制造碳化硅半导体装置的方法)
下文说明本实施方式的用于制造碳化硅半导体装置300的方法。
本实施方式的用于制造碳化硅半导体装置的方法主要包括外延基板准备步骤(S10：图21)和基板加工步骤(S20：图21)。
首先，进行外延基板准备步骤(S10：图21)。具体地，通过如上所述的用于制造碳化硅外延基板的方法来准备碳化硅外延基板100(参见图1)。外延基板准备步骤(S10：图21)可以包括在碳化硅单晶基板10上形成缓冲层21的步骤。
接下来，进行基板加工步骤(S20：图21)。具体地，通过加工碳化硅外延基板来制造碳化硅半导体装置。术语“加工”包括各种类型的工序，例如离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割。也就是说，基板加工步骤可以包括诸如离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割的工序中的至少一种。
下文说明用于制造作为碳化硅半导体装置的实例的MOSFET(金属氧化物半导体场效应晶体管)的方法。基板加工步骤(S20：图21)包括离子注入步骤(S21：图21)、氧化膜形成步骤(S22：图21)、电极形成步骤(S23：图21)和切割步骤(S24：图21)。
首先，进行离子注入步骤(S21：图21)。例如，将诸如铝(Al)的p型杂质注入到其上形成有设有开口的掩模(未图示)的第二主表面30中。由此，形成具有p型导电性的体区132。接下来，例如将诸如磷(P)的n型杂质注入到体区132中的预定位置。由此，形成具有n型导电性的源区133。接下来，将诸如铝的p型杂质注入到源区133中的预定位置。由此，形成具有p型导电性的接触区134(参见图22)。
碳化硅层20中除体区132、源区133和接触区134之外的部分作为漂移区131。源区133通过体区132与漂移区131隔开。离子注入可以通过在约300℃以上且约600℃以下的温度下加热碳化硅外延基板100来进行。在离子注入之后，对碳化硅外延基板100进行活化退火。由于活化退火，注入到碳化硅层20中的杂质被活化，从而在各个区域中产生载流子。用于活化退火的气氛例如可以为氩(Ar)气氛。活化退火的温度例如可以为约1800℃。活化退火的时间例如可以为约30分钟。
接下来，进行氧化膜形成步骤(S22：图21)。例如，在包含氧气的气氛中加热碳化硅外延基板100，从而在第二主表面30上形成氧化膜136(见图23)。氧化膜136例如由二氧化硅(SiO2)等构成。氧化膜136起到栅极绝缘膜的作用。热氧化处理的温度例如可以为约1300℃。热氧化处理的时间例如可以为约30分钟。
在形成氧化膜136之后，可以进一步在氮气气氛中进行热处理。例如，热处理可以在诸如一氧化氮(NO)或一氧化二氮(N2O)的气氛中在约1100℃下进行约1小时。然后，可以在氩气气氛中进一步进行热处理。例如，热处理可以在氩气气氛中在约1100℃至约1500℃下进行约1小时。
接下来，进行电极形成步骤(S23：图21)。第一电极141形成在氧化膜136上。第一电极141起到栅电极的作用。第一电极141由例如CVD形成。第一电极141例如含有杂质、且由具有导电性的多晶硅等构成。第一电极141形成在面对源区133和体区132的位置处。
接下来，形成层间绝缘膜137以覆盖第一电极141。例如，通过CVD形成层间绝缘膜137。层间绝缘膜137例如由二氧化硅等构成。层间绝缘膜137形成为与第一电极141和氧化膜136接触。接下来，通过蚀刻去除预定位置处的氧化膜136和层间绝缘膜137。由此，源区133和接触区134通过氧化膜136露出。
例如，通过溅射在露出部形成第二电极142。第二电极142起到源电极的作用。第二电极142例如由钛、铝、硅等构成。例如，在形成第二电极142之后，对第二电极142和碳化硅外延基板100在约900℃至约1100℃的温度下进行加热。由此，使第二电极142和碳化硅外延基板100彼此欧姆接触。接下来，形成与第二电极142接触的互连层138。互连层138例如由包含铝的材料构成。
接下来，在第三主表面13上形成第三电极143。第三电极143起到漏电极的作用。第三电极143例如由包含镍和硅的合金(例如，NiSi等)构成。
接下来，进行切割步骤(S24：图21)。例如，沿切割线切割碳化硅外延基板100，从而将碳化硅外延基板100分成多个半导体芯片。以这种方式制造碳化硅半导体装置300(参见图24)。
在以上说明中，已经以MOSFET作为实例说明了本公开的用于制造碳化硅半导体装置的方法；然而，本公开的制造方法不限于此。本公开的制造方法可应用于各种类型的碳化硅半导体装置，例如IGBT(绝缘栅双极型晶体管)、SBD(肖特基势垒二极管)、晶闸管、GTO(栅极关断晶闸管)和PiN二极管。
本文公开的实施方式在任何方面都是说明性的而非限制性的。本发明的范围由权利要求书的各项来限定，而不是由上述实施方式限定，并且意在包括与权利要求书的各项等同的范围和含义内的任何修改。
标号说明
1：第一半环(半环)；2：第一位错阵列(位错阵列)；3、6、35、45：端部；4：第二半环；5：第二位错阵列；10：碳化硅单晶基板；11：第一主表面；13：第三主表面；14：第四主表面(面)；20：碳化硅层；21：缓冲层；30：第二主表面；31：第一部分；32：第二部分；33：第三部分；34、44：基面位错；37、47：假想线；41：第四部分；42：第五部分；43：第六部分；52：外周区域；53：中心区域；54：外缘；100：碳化硅外延基板；101：第一方向；102：第二方向；103：第三方向；111：最大直径；131：漂移区；132：体区；133：源区；134：接触区；136：氧化膜；137：层间绝缘膜；138：互连层；141：第一电极；142：第二电极；143：第三电极；200：制造装置；201：反应室；203：加热元件；204：石英管；205：绝热体；206：感应加热线圈；207：进气口；208：排气口；210：基座板；211：预加热结构；212：转轴；300：碳化硅半导体装置。

Claims (7)

1.一种碳化硅外延基板，其包含：
具有第一主表面的碳化硅单晶基板；和
在所述第一主表面上的碳化硅层，
所述碳化硅层包含与所述碳化硅单晶基板接触的表面的相反侧的第二主表面，
所述第二主表面对应于相对于{0001}面在偏离方向上倾斜的面，
所述第二主表面具有100mm以上的最大直径，
所述第二主表面具有外周区域和中心区域，所述外周区域距所述第二主表面的外缘在3mm以内，所述中心区域被所述外周区域包围，
所述中心区域具有沿与所述偏离方向垂直的直线排列的第一半环的第一位错阵列，
所述第一半环各自包含在所述第二主表面露出的一对贯通刃型位错，
所述中心区域中所述第一位错阵列的面密度为10/cm2以下，
其中所述第一位错阵列中所包含的多个第一半环的各自的深度基本相同，
其中所述中心区域具有沿相对于所述偏离方向倾斜的直线排列的第二半环的第二位错阵列，
所述第二半环各自包含在第二主表面露出的一对贯通刃型位错，
所述中心区域中所述第一位错阵列的面密度低于所述第二位错阵列的面密度。
2.根据权利要求1所述的碳化硅外延基板，其中，
所述最大直径为150mm以上。
3.根据权利要求1或2所述的碳化硅外延基板，其中，
所述偏离方向为<11-20>方向。
4.根据权利要求1或2所述的碳化硅外延基板，其中，
所述第二主表面对应于相对于(0001)面倾斜4°以下的面。
5.根据权利要求1或2所述的碳化硅外延基板，其中，
所述第二主表面对应于相对于(000-1)面倾斜4°以下的面。
6.一种碳化硅外延基板，其包含：
具有第一主表面的碳化硅单晶基板；和
在所述第一主表面上的碳化硅层，
所述碳化硅层包含与所述碳化硅单晶基板接触的表面的相反侧的第二主表面，
所述第二主表面对应于相对于(0001)面在<11-20>方向上倾斜4°以下的面，
所述第二主表面具有150mm以上的最大直径，
所述第二主表面具有外周区域和中心区域，所述外周区域距所述第二主表面的外缘在3mm以内，所述中心区域被所述外周区域包围，
所述中心区域具有沿与所述<11-20>方向垂直的直线排列的第一半环的第一位错阵列，
所述第一半环各自包含在所述第二主表面露出的一对贯通刃型位错，
所述中心区域中所述第一位错阵列的面密度为10/cm2以下，
其中所述第一位错阵列中所包含的多个第一半环的各自的深度基本相同，
其中所述中心区域具有沿相对于所述<11-20>方向倾斜的直线排列的第二半环的第二位错阵列，
所述第二半环各自包含在第二主表面露出的一对贯通刃型位错，
所述中心区域中所述第一位错阵列的面密度低于所述第二位错阵列的面密度。
7.一种用于制造碳化硅半导体装置的方法，所述方法包括：
准备权利要求1至6中任一项所述的碳化硅外延基板的步骤；和
加工所述碳化硅外延基板的步骤。
CN201680057722.8A 2015-10-07 2016-07-04 碳化硅外延基板及用于制造碳化硅半导体装置的方法 Active CN108138360B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015199565 2015-10-07
JP2015-199565 2015-10-07
PCT/JP2016/069801 WO2017061154A1 (ja) 2015-10-07 2016-07-04 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN108138360A CN108138360A (zh) 2018-06-08
CN108138360B true CN108138360B (zh) 2020-12-08

Family

ID=58487499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680057722.8A Active CN108138360B (zh) 2015-10-07 2016-07-04 碳化硅外延基板及用于制造碳化硅半导体装置的方法

Country Status (5)

Country Link
US (1) US20170275779A1 (zh)
JP (2) JP6798293B2 (zh)
CN (1) CN108138360B (zh)
DE (1) DE112016004600T5 (zh)
WO (1) WO2017061154A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189692A (ja) * 1999-12-28 2001-07-10 Matsushita Electric Ind Co Ltd 受信装置及び利得制御方法
US20170275779A1 (en) * 2015-10-07 2017-09-28 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
JP6590116B2 (ja) * 2017-09-08 2019-10-16 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
DE102018106967B3 (de) * 2018-03-23 2019-05-23 Infineon Technologies Ag SILIZIUMCARBID HALBLEITERBAUELEMENT und Halbleiterdiode
JP7400715B2 (ja) * 2018-07-20 2023-12-19 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
WO2020144900A1 (ja) * 2019-01-08 2020-07-16 住友電気工業株式会社 炭化珪素再生基板および炭化珪素半導体装置の製造方法
JP7319502B2 (ja) * 2020-01-09 2023-08-02 株式会社東芝 炭化珪素基体の製造方法、半導体装置の製造方法、炭化珪素基体、及び、半導体装置
EP3943645A1 (en) * 2020-07-21 2022-01-26 SiCrystal GmbH Sic crystalline substrates with an optimal orientation of lattice planes for fissure reduction and method of producing same
EP3943644A1 (en) * 2020-07-21 2022-01-26 SiCrystal GmbH Sic crystals with an optimal orientation of lattice planes for fissure reduction and method of producing same

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US81910A (en) * 1868-09-08 keltum
US53517A (en) * 1866-03-27 Improvement in sealing boxes
US51301A (en) * 1865-12-05 Improvement in mowing-machines
US40103A (en) * 1863-09-29 Improvement in quartz-crushers
US33503A (en) * 1861-10-15 Improvement in railroad-rails
US71301A (en) * 1867-11-26 Improvement in gang-ploughs
US123502A (en) * 1872-02-06 Improvement in hoes
US93518A (en) * 1869-08-10 Improvement in stuffing-boxes
US5679153A (en) * 1994-11-30 1997-10-21 Cree Research, Inc. Method for reducing micropipe formation in the epitaxial growth of silicon carbide and resulting silicon carbide structures
US6534026B2 (en) * 2000-02-15 2003-03-18 The Fox Group, Inc. Low defect density silicon carbide
US6863728B2 (en) * 2001-02-14 2005-03-08 The Fox Group, Inc. Apparatus for growing low defect density silicon carbide
DE10247017B4 (de) * 2001-10-12 2009-06-10 Denso Corp., Kariya-shi SiC-Einkristall, Verfahren zur Herstellung eines SiC-Einkristalls, SiC-Wafer mit einem Epitaxiefilm und Verfahren zur Herstellung eines SiC-Wafers, der einen Epitaxiefilm aufweist
TW200307064A (en) * 2002-03-19 2003-12-01 Central Res Inst Elect Method for preparing SiC crystal with reduced micro-pipes extended from substrate, SiC crystal, SiC monocrystalline film, SiC semiconductor component, SiC monocrystalline substrate and electronic device, and method for producing large SiC crystal
US6869480B1 (en) * 2002-07-17 2005-03-22 The United States Of America As Represented By The United States National Aeronautics And Space Administration Method for the production of nanometer scale step height reference specimens
JP3764462B2 (ja) * 2003-04-10 2006-04-05 株式会社豊田中央研究所 炭化ケイ素単結晶の製造方法
US7230274B2 (en) * 2004-03-01 2007-06-12 Cree, Inc Reduction of carrot defects in silicon carbide epitaxy
US20070290211A1 (en) * 2004-03-26 2007-12-20 The Kansai Electric Power Co., Inc. Bipolar Semiconductor Device and Process for Producing the Same
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
US7314520B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
WO2007032214A1 (ja) * 2005-09-14 2007-03-22 The Kansai Electric Power Co., Inc. 炭化珪素半導体素子の製造方法
JP5070691B2 (ja) * 2005-10-03 2012-11-14 住友電気工業株式会社 炭化珪素基板および縦型半導体装置
WO2008015766A1 (en) * 2006-08-04 2008-02-07 The Kansai Electric Power Co., Inc. Method for recovering forward voltage of bipolar semiconductor device, method for reducing lamination defect and bipolar semiconductor device
CN101802273B (zh) * 2007-09-12 2013-04-17 昭和电工株式会社 外延SiC单晶衬底及外延SiC单晶衬底的制造方法
US8652255B2 (en) * 2007-10-12 2014-02-18 The United States Of America, As Represented By The Secretary Of The Navy Method of producing epitaxial layers with low basal plane dislocation concentrations
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP4978637B2 (ja) * 2009-02-12 2012-07-18 株式会社デンソー 炭化珪素単結晶の製造方法
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
EP2432004A1 (en) * 2009-05-11 2012-03-21 Sumitomo Electric Industries, Ltd. Semiconductor device
US10256094B2 (en) * 2009-08-20 2019-04-09 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial SiC using an in-situ etch process
US10256090B2 (en) * 2009-08-20 2019-04-09 The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial SiC using an in-situ etch process
US9464366B2 (en) * 2009-08-20 2016-10-11 The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial SiC
JP4959763B2 (ja) * 2009-08-28 2012-06-27 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP4850960B2 (ja) * 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
DE112011101625B4 (de) * 2010-05-10 2016-03-10 Mitsubishi Electric Corporation Epitaktische Siliciumcarbid-Wafer und Herstellungsverfahren für diese, Siliciumcarbid-Massensubstrat für epitaktisches Wachstum und Herstellungsverfahren für dieses
JP4880052B2 (ja) * 2010-05-11 2012-02-22 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5276068B2 (ja) * 2010-08-26 2013-08-28 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法
SE1051137A1 (sv) * 2010-10-29 2012-04-30 Fairchild Semiconductor Förfarande för tillverkning av en kiselkarbid bipolär transistor och kiselkarbid bipolär transistor därav
FR2969815B1 (fr) * 2010-12-27 2013-11-22 Soitec Silicon On Insulator Tech Procédé de fabrication d'un dispositif semi-conducteur
CN103370454B (zh) * 2011-04-21 2015-09-09 新日铁住金株式会社 外延碳化硅单晶基板及其制造方法
JP6025306B2 (ja) * 2011-05-16 2016-11-16 株式会社豊田中央研究所 ＳｉＣ単結晶、ＳｉＣウェハ及び半導体デバイス
JP5958949B2 (ja) * 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
CN103620095B (zh) * 2011-08-29 2017-02-15 新日铁住金株式会社 碳化硅单晶基板及其制造方法
JP5961357B2 (ja) * 2011-09-09 2016-08-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
WO2013078219A1 (en) * 2011-11-23 2013-05-30 University Of South Carolina Method of growing high quality, thick sic epitaxial films by eliminating silicon gas phase nucleation and suppressing parasitic deposition
JP5750363B2 (ja) * 2011-12-02 2015-07-22 株式会社豊田中央研究所 ＳｉＣ単結晶、ＳｉＣウェハ及び半導体デバイス
US8860040B2 (en) * 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
JP6090998B2 (ja) * 2013-01-31 2017-03-08 一般財団法人電力中央研究所 六方晶単結晶の製造方法、六方晶単結晶ウエハの製造方法
JP2014175412A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
US8940614B2 (en) * 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
CN103280502B (zh) * 2013-05-23 2016-12-28 安徽三安光电有限公司 发光器件及其制作方法
JP6183010B2 (ja) * 2013-07-03 2017-08-23 住友電気工業株式会社 炭化珪素単結晶基板およびその製造方法
JP6311384B2 (ja) * 2014-03-24 2018-04-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2015199565A (ja) 2014-04-07 2015-11-12 株式会社小森コーポレーション シート検出装置
US9425262B2 (en) * 2014-05-29 2016-08-23 Fairchild Semiconductor Corporation Configuration of portions of a power device within a silicon carbide crystal
JP2016166112A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体基板及び半導体装置
JP6584253B2 (ja) * 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
US20170275779A1 (en) * 2015-10-07 2017-09-28 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
WO2017061154A1 (ja) 2017-04-13
DE112016004600T5 (de) 2018-06-21
JP2017071551A (ja) 2017-04-13
JP7052851B2 (ja) 2022-04-12
JP6798293B2 (ja) 2020-12-09
US20170275779A1 (en) 2017-09-28
CN108138360A (zh) 2018-06-08
JP2021035905A (ja) 2021-03-04

Similar Documents

Publication Publication Date Title
CN108138360B (zh) 碳化硅外延基板及用于制造碳化硅半导体装置的方法
CN107924823B (zh) 制造碳化硅外延基板的方法、制造碳化硅半导体装置的方法以及制造碳化硅外延基板的设备
WO2017138247A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6696499B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN110214362B (zh) 碳化硅外延衬底和制造碳化硅半导体器件的方法
JP6891758B2 (ja) 炭化珪素エピタキシャル基板及び炭化珪素半導体装置の製造方法
JP6954316B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6233555B1 (ja) 炭化珪素エピタキシャル基板及び炭化珪素半導体装置の製造方法
US11735415B2 (en) Method for manufacturing silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
JP6791348B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
US20210166941A1 (en) Method for manufacturing silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
JP6061060B1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6090552B1 (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法および炭化珪素エピタキシャル基板の製造装置
WO2017051611A1 (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法および炭化珪素エピタキシャル基板の製造装置
WO2019044029A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2020009941A (ja) 炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
JP2020009940A (ja) 炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant