KR20130108058A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20130108058A
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스미토모덴키고교가부시키가이샤
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Abstract

반도체 장치의 제조 방법은, 복합 웨이퍼를 준비하는 공정과, 복합 웨이퍼에 활성층(23)을 형성하여 제1 중간 웨이퍼를 얻는 공정과, 제1 중간 웨이퍼에 표면 전극(24)을 형성하여 제2 중간 웨이퍼를 얻는 공정과, 표면 전극(24)측에 점착 테이프(71)를 붙여 제2 중간 웨이퍼를 지지하는 공정과, 제2 중간 웨이퍼를 점착 테이프(71)로 지지하면서 지지층(21)을 제거하는 공정과, 지지층(21)이 제거되어 노출된 SiC 기판(22)의 주면 상에 이면 전극을 형성하는 공정과, 이면 전극측에 점착 테이프를 붙이고 표면 전극(23)측의 점착 테이프(71)를 제거함으로써, 복수의 SiC 기판(22)을 점착 테이프로 지지하는 공정과, 이면 전극측의 점착 테이프에 의해 지지된 상태에서, SiC 기판(22)을 절단하여 복수개의 반도체 장치를 얻는 공정을 포함한다.

Description

반도체 장치의 제조 방법{PRODUCTION METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는, 탄화규소 기판을 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경 하에서의 사용 등을 가능하게 하기 위해서, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소에 비하여 밴드갭이 큰 와이드 밴드갭 반도체이다. 그 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는 규소를 재료로서 채용한 반도체 장치에 비하여 고온 환경 하에서 사용된 경우의 특성 저하가 작다고 하는 이점도 갖고 있다.
한편, 반도체 장치를 효율적으로 제조하기 위해서는 대구경의 기판을 이용하는 것이 유효하다. 그 때문에, 단결정 탄화규소로 이루어진 직경 3인치 또는 4인치의 탄화규소 기판이나 그 제조 방법에 대해서 여러 가지 검토가 이루어지고, 예컨대 승화법을 이용한 탄화규소 기판의 제조 방법이 제안되어 있다[예컨대, 미국 특허 출원 공개 제2006/0073707호 명세서(특허문헌 1), 미국 특허 출원 공개 제2007/0209577호 명세서(특허문헌 2), 및 미국 특허 출원 공개 제2006/0075958호 명세서(특허문헌 3) 참조].
미국 특허 출원 공개 제2006/0073707호 명세서 미국 특허 출원 공개 제2007/0209577호 명세서 미국 특허 출원 공개 제2006/0075958호 명세서
그러나, 반도체 장치의 제조를 한층 더 효율화시킨다는 관점에서, 탄화규소 기판에 대해서는 한층 더 대구경화(예컨대, 4인치 이상)가 요구되고 있다. 여기서, 승화법에 의해 대구경의 탄화규소 기판을 제작하기 위해서는, 온도가 균일한 영역을 확장시킬 필요가 있다. 그러나, 승화법에 있어서의 탄화규소의 성장 온도는 2000℃ 이상으로 높아 온도 제어가 어렵기 때문에, 온도가 균일한 영역을 확장시키는 것은 용이하지 않다. 그 때문에, 비교적 대구경화가 용이한 승화법을 이용한 경우에도, 결정성이 우수한 대구경(예컨대, 4인치 이상)의 탄화규소 기판을 제작하는 것은 용이하지 않아, 탄화규소 기판을 이용한 반도체 장치의 제조 효율의 향상이 어렵다고 하는 문제가 있었다.
그래서, 본 발명의 목적은 탄화규소 기판을 이용한 반도체 장치의 제조 효율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 단결정 탄화규소로 이루어진 복수의 SiC 기판이 평면적으로 보아 복수개 나란히 배치된 상태에서, 이 복수의 SiC 기판의 한쪽 주면측이 지지층에 의해 접속된 복합 웨이퍼(SiC 기판이 지지층의 주면을 따라 복수개 나란히 배치된 복합 웨이퍼)를 준비하는 공정과, 복합 웨이퍼의 SiC 기판 상에 활성층을 형성함으로써 제1 중간 웨이퍼를 제작하는 공정과, 제1 중간 웨이퍼의 활성층 상에 표면 전극을 형성함으로써 제2 중간 웨이퍼를 제작하는 공정과, 제2 중간 웨이퍼의 표면 전극이 형성된 측의 주면을 점착 테이프에 붙임으로써 상기 복수의 SiC 기판을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프로 지지하는 공정과, 제2 중간 웨이퍼의 복수의 SiC 기판을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프로 지지하면서, 지지층을 제거하는 공정을 포함한다. 본 발명에 따른 반도체 장치의 제조 방법은, 지지층이 제거됨으로써 노출된 SiC 기판의 주면 상에 이면 전극을 형성하는 공정과, 이면 전극이 형성된 측에 점착 테이프를 붙이고, 표면 전극이 형성된 측의 점착 테이프를 제거함으로써, 복수의 SiC 기판을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프로 지지하는 공정과, 이면 전극이 형성된 측의 점착 테이프에 의해 평면적으로 보아 복수개 나란히 지지된 상태에서 SiC 기판을 두께 방향으로 절단함으로써, 복수개의 반도체 장치를 얻는 공정을 더 포함한다.
본 발명의 반도체 장치의 제조 방법에 있어서, 단결정 탄화규소로 이루어진 복수의 SiC 기판이 평면적으로 보아 복수개 나란히 배치된 상태에서, 복수의 SiC 기판의 한쪽 주면측이 지지층에 의해 접속된 복합 웨이퍼가 준비된다. 전술한 바와 같이, 단결정 탄화규소로 이루어진 기판은, 고품질을 유지하면서 대구경화하는 것이 곤란하다. 이것에 대하여, 고품질화가 용이한 소구경의 탄화규소 단결정으로부터 채취된 SiC 기판을 평면적으로 복수개 나란히 배치한 후에, 이들을 대구경의 지지층에 의해 접속함으로써, 결정성이 우수한 대구경의 탄화규소 기판으로서 취급하는 것이 가능한 복합 웨이퍼를 얻을 수 있다. 그리고, 이 대구경의 복합 웨이퍼를 이용함으로써, 반도체 장치를 효율적으로 제조할 수 있다.
여기서, 상기 지지층으로는, 예컨대 상기 SiC 기판에 비하여 결정성 등의 품질이 낮은 탄화규소 기판을 포함하는 층이나, 금속으로 이루어진 층을 채용할 수 있다. 그리고, 이들 지지층이 최종적으로 얻어지는 반도체 장치에 포함되지 않는 것이 바람직한 경우, 제조 프로세스 중에 상기 지지층은 제거된다. 그러나, 아무런 대책을 강구하지 않고 복수의 SiC 기판을 접속하는 지지층이 제거되면, 복수의 SiC 기판이 서로 분리되어 고효율의 반도체 장치의 제조를 방해한다.
이것에 대하여, 본 발명의 반도체 장치의 제조 방법에서는, 점착 테이프로써 제2 중간 웨이퍼의 복수의 SiC 기판을 평면적으로 보아 복수개 나란히 배치된 상태에서 지지하면서 지지층이 제거된다. 그리고, 그 후 SiC 기판을 두께 방향으로 절단함으로써, 복수개의 반도체 장치를 얻는 공정에 이를 때까지, 복수의 SiC 기판이 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프에 의해 지지된다. 이에 따라, 복수의 SiC 기판이 서로 분리되는 것이 방지되기 때문에, 반도체 장치 제조의 효율화를 달성할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 탄화규소 기판을 이용한 반도체 장치의 제조 효율을 향상시킬 수 있다.
또한, 상기 활성층이란, 목적으로 하는 반도체 장치의 동작에 직접 기여하는 층으로서, 예컨대 복수의 서로 상이한 도전형을 갖는 영역을 포함하는 에피택셜 성장층이다.
상기 반도체 장치의 제조 방법에 있어서, 상기 이면 전극을 형성하는 공정은, 지지층이 제거됨으로써 노출된 SiC 기판의 주면 상에 금속층을 형성하는 공정과, 이 금속층을 가열하는 공정을 포함하여도 좋다. 이에 따라, SiC 기판과 옴 접촉(ohmic contact)을 형성할 수 있는 이면 전극을 용이하게 형성할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 금속층을 가열하는 공정에서는, 표면 전극의 온도가 180℃ 이하로 유지되어도 좋다. 이에 따라, 상기 점착 테이프가 높은 내열성을 가질 필요가 없기 때문에, 점착 테이프의 재질 선택의 폭이 확대되어, 예컨대 일반적인 수지 테이프를 상기 점착 테이프로서 채용하는 것이 가능해진다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 금속층을 가열하는 공정에서는, 상기 금속층이 국소적으로 가열된다. 즉, 금속층을 가열하는 공정에서는, 금속층에 인접한 영역의 온도 상승이 억제되면서, 금속층이 가열되는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법에서는, 이면 전극의 형성 전에 표면 전극이 형성된다. 그리고, 표면 전극에는, 비교적 융점이 낮은 Al(알루미늄) 등의 금속으로 이루어진 배선이 접속되는 경우가 있다. 그 때문에, 상기 금속층은 국소적으로 가열되어, 상기 배선 등의 손상을 억제하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서, 상기 금속층을 가열하는 공정에서는, 금속층에 레이저가 조사됨으로써, 금속층이 국소적으로 가열되어도 좋다. 금속층의 국소적인 가열은, 조사 범위를 한정하는 것이 용이한 레이저 조사를 채용함으로써 용이하게 달성될 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 상기 레이저의 파장은 355 ㎚여도 좋다. 레이저의 파장이 지나치게 길면, 금속층에 충분히 흡수되지 않아 적절한 금속층의 가열이 어렵게 되거나, 금속층에 핀홀 등의 결손부가 존재한 경우에 레이저가 금속층에서 흡수되지 않을 뿐만 아니라 탄화규소로 이루어진 SiC 기판이나 활성층에서도 흡수되지 않기 때문에, SiC 기판 및 활성층을 통과한 레이저가 표면 전극이나 주위 장치 등에 손상을 줄 가능성이 있다는 등의 문제가 발생한다. 한편, 레이저의 파장이 지나치게 짧으면, 저비용의 고출력 레이저를 얻기 어렵다는 등의 문제가 발생할 우려가 있다. 또한, 파장 355 ㎚의 레이저는 비교적 용이하게 발진시킬 수 있다. 파장 355 ㎚의 레이저는, 예컨대 YAG(Yittrium Aluminium Garnet) 레이저 장치에 의해 조사될 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 금속층을 형성하는 공정 후, 금속층을 가열하는 공정 전에, SiC 기판이 평면적으로 보아 복수개 나란히 배치된 상태를 유지하면서, SiC 기판에 있어서 표면 전극이 형성된 측의 점착 테이프를 다시 붙이는 공정을 더 포함하여도 좋다. 또한, 상기 반도체 장치의 제조 방법에 있어서, 지지층을 제거하는 공정 후, 이면 전극을 형성하는 공정 전에, SiC 기판이 평면적으로 보아 복수개 나란히 배치된 상태를 유지하면서, SiC 기판에 있어서 표면 전극이 형성된 측의 점착 테이프를 다시 붙이는 공정을 더 포함하여도 좋다.
이와 같이, 점착 테이프를 적절하게 다시 붙임으로써, 그 후의 프로세스에 적절한 점착 테이프를 이용할 수 있다. 특히, 이전 공정에 있어서 점착 테이프에 손상 등이 발생하거나 점착력이 저하되는 경우, 혹은 이후 공정에 특히 적절한 점착 테이프가 존재하는 경우, 점착 테이프를 다시 붙이는 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서, 점착 테이프에는, 자외선을 조사함으로써 점착력이 저하되는 점착 테이프가 이용되어도 좋다. 또한, 상기 반도체 장치의 제조 방법에 있어서, 점착 테이프에는, 가열됨으로써 점착력이 저하되는 점착 테이프가 이용되어도 좋다.
이와 같이, 필요에 따라 용이하게 점착력을 저하시킬 수 있는 점착 테이프를 채용함으로써, 본 발명의 반도체 장치의 제조 방법을 원활하게 실시할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 복합 웨이퍼를 준비하는 공정에서는, SiC 기판의 지지층과는 반대측의 주면에 있어서 {0001}면에 대한 오프각이 50° 이상 65° 이하인 복합 웨이퍼가 준비되어도 좋다.
육방정의 단결정 탄화규소를 <0001> 방향으로 성장시킴으로써, 고품질의 단결정을 효율적으로 제작할 수 있다. 그리고, <0001> 방향으로 성장시킨 탄화규소 단결정으로부터는, {0001}면을 주면으로 하는 탄화규소 기판을 효율적으로 채취할 수 있다. 한편, 면방위 {0001}에 대한 오프각이 50° 이상 65° 이하인 주면을 갖는 탄화규소 기판을 이용함으로써, 고성능의 반도체 장치를 제조할 수 있는 경우가 있다.
구체적으로는, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 제작에 이용되는 탄화규소 기판은 면방위 {0001}에 대한 오프각이 8° 정도인 주면을 갖고 있는 것이 일반적이다. 그리고, 이 주면 상에 활성층이 되어야 하는 에피택셜 성장층을 형성하고, 이 에피택셜 성장층 상에 산화막, 전극 등을 형성하여, MOSFET를 얻을 수 있다. 이 MOSFET에 있어서는, 에피택셜 성장층과 산화막과의 계면을 포함하는 영역에 채널 영역이 형성된다. 그러나, 이러한 구조를 갖는 MOSFET에서는, 기판의 주면의 {0001}면에 대한 오프각이 8° 정도인 것에 기인하여, 채널 영역이 형성되는 에피택셜 성장층과 산화막과의 계면 부근에서 다수의 계면 준위가 형성되고, 캐리어 주행의 방해가 되어 채널 이동도가 저하된다.
이것에 대하여, 상기 복합 웨이퍼를 준비하는 공정에서, SiC 기판의 지지층과는 반대측의 주면에 있어서 {0001}면에 대한 오프각을 50° 이상 65° 이하로 해 둠으로써, 상기 계면 준위의 형성이 저감되고, 온저항이 저감된 MOSFET 등의 반도체 장치를 제작할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 복합 웨이퍼를 준비하는 공정에서는, SiC 기판의 지지층과는 반대측의 주면의 오프 방위와 <01-10> 방향이 이루는 각이 5° 이하인 복합 웨이퍼가 준비되어도 좋다.
<01-10> 방향은 SiC 기판에서의 대표적인 오프 방위이다. 그리고, SiC 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5° 이하로 함으로써, SiC 기판 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 복합 웨이퍼를 준비하는 공정에서는, SiC 기판의 지지층과는 반대측의 주면에 있어서 <01-10> 방향에서의 {0-33-8}면에 대한 오프각이 -3° 이상 5° 이하인 복합 웨이퍼가 준비되어도 좋다.
이에 따라, 탄화규소 기판을 이용하여 MOSFET를 제작한 경우에 있어서의 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 면방위 {0-33-8}에 대한 오프각을 -3° 이상 +5° 이하로 한 것은, 채널 이동도와 이 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도를 얻을 수 있었던 것에 기초한다.
또한, 「<01-10> 방향에서의 {0-33-8}면에 대한 오프각」이란, <01-10> 방향 및 <0001> 방향을 포함하는 평면으로의 상기 주면의 법선의 정사영(正射影)과, {0-33-8}면의 법선이 이루는 각도로서, 그 부호는 상기 정사영이 <01-10> 방향에 대하여 평행에 가까운 경우이면 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행에 가까운 경우이면 마이너스이다.
또한, 상기 주면의 면방위는 실질적으로 {0-33-8}인 것이 보다 바람직하고, 상기 주면의 면방위는 {0-33-8}인 것이 보다 바람직하다. 여기서, 주면의 면방위가 실질적으로 {0-33-8}인 것은, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위가 {0-33-8}이라고 간주할 수 있는 오프각의 범위에 기판의 주면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위는 예컨대 {0-33-8}에 대하여 ±2°의 오프각의 범위이다. 이에 따라, 전술한 채널 이동도를 한층 더 향상시킬 수 있다.
또한, {0001}면에 대한 오프각이 50° 이상 65° 이하인 SiC 기판의 지지층과는 반대측의 주면은 카본면측의 면인 것이 바람직하다. 이에 따라, 예컨대 반도체 장치로서 MOSFET 등을 제작한 경우의 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 육방정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면이라 정의된다. 즉, 상기 주면의 오프 방위와 <01-10> 방향이 이루는 각이 5° 이하인 구성을 채용하는 경우, 상기 주면을 (0-33-8)면에 가까운 것으로 함으로써, 채널 이동도를 더 향상시킬 수 있다.
상기 본 발명의 반도체 장치의 제조 방법에 있어서, 복합 웨이퍼를 준비하는 공정에서는, SiC 기판의 지지층과는 반대측의 주면의 오프 방위와 <-2110> 방향이 이루는 각이 5° 이하인 복합 웨이퍼가 준비되어도 좋다.
<-2110> 방향은 상기 <01-10> 방향과 마찬가지로, SiC 기판에서의 대표적인 오프 방위이다. 그리고, SiC 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
이상의 설명으로부터 밝혀진 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 탄화규소 기판을 이용한 반도체 장치의 제조 효율을 향상시키는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 반도체 장치의 제조 방법의 개략을 도시한 흐름도이다.
도 2는 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 3은 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 본 명세서 내에 있어서는, 개별 방위를 [], 집합 방위를 <>, 개별 면을 (), 집합 면을 {}로 각각 나타낸다. 또한, 마이너스 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이도록 되어 있지만, 본 명세서 내에서는 숫자 앞에 마이너스 부호를 붙이고 있다.
도 1을 참조하여, 본 발명의 일 실시형태인 본 실시형태에서의 반도체 장치의 제조 방법에서는, 우선 공정 (S10)으로서 복합 웨이퍼 준비 공정이 실시된다. 이 공정 (S10)에서는, 도 2를 참조하여, 단결정 탄화규소로 이루어진 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서 복수의 SiC 기판(22)의 한쪽 주면측이 지지층(21)에 의해 접속된 복합 웨이퍼(10)가 준비된다. SiC 기판(22)으로는, 예컨대 4H-SiC 등의 육방정 탄화규소로 이루어진 기판을 채용할 수 있다. 또한, 지지층(21)으로는 금속으로 이루어진 기판을 채용하여도 좋지만, 열팽창 계수 등의 물성의 차이에 의한 변형 등을 억제한다는 관점에서, 탄화규소로 이루어진 기판이 채용되는 것이 바람직하다. 지지층(21)을 구성하는 탄화규소로는 다결정 탄화규소나 비정질 탄화규소를 채용하여도 좋지만, 4H-SiC 등의 육방정 탄화규소인 단결정 탄화규소를 채용하는 것이 보다 바람직하다.
이어서, 공정 (S20)으로서 활성층 형성 공정이 실시된다. 이 공정 (S20)에서는, 도 2 및 도 3을 참조하여, 복합 웨이퍼(10)의 SiC 기판(22) 상에 활성층(23)이 형성됨으로써 제1 중간 웨이퍼(11)가 제작된다. 구체적으로는, 예컨대 SiC 기판(22) 상에 탄화규소로 이루어진 에피택셜 성장층이 형성된다. 그 후, 에피택셜 성장층 내에, 예컨대 이온 주입에 의해 불순물이 도입된 영역이 형성된다. 그리고, 활성화 어닐링이 실시됨으로써, 에피택셜 성장층 내에 도전형이 상이한 복수의 영역이 형성된다. 이에 따라, 반도체 장치의 정해진 동작에 기여하는 활성층(23)을 얻을 수 있다.
다음에, 공정 (S30)으로서 표면 전극 형성 공정이 실시된다. 이 공정 (S30)에서는, 도 3 및 도 4를 참조하여, 제1 중간 웨이퍼(11)의 활성층(23) 상에 표면 전극(24)이 형성됨으로써 제2 중간 웨이퍼(12)가 제작된다. 구체적으로는, 예컨대 활성층(23) 상에 게이트 절연막을 사이에 두고 배치되고, 폴리실리콘으로 이루어진 게이트 전극이나, 활성층(23)에 접촉하여 배치되며, 니켈로 이루어진 소스 전극 등이 형성된다.
계속해서, 공정 (S40)으로서 표면측 테이프 접착 공정이 실시된다. 이 공정 (S40)에서는, 제2 중간 웨이퍼(12)의 표면 전극(24)이 형성된 측의 주면이 점착 테이프에 붙여짐으로써 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프로 지지된다. 구체적으로는, 도 5를 참조하여, 우선 환상의 금속으로 이루어진 링 프레임(72)이 준비된다. 다음에, 링 프레임(72)을 관통하는 구멍을 폐쇄하도록 점착 테이프(71)가 링 프레임(72)에 부착되어, 유지된다. 이와 같이 점착 테이프(71)가 링 프레임(72)에 유지됨으로써, 점착 테이프(71)는 평탄성이 확보된다. 그리고, 점착 테이프(71)의 점착면에, 표면 전극(24)이 형성된 측의 주면이 접촉하도록 제2 중간 웨이퍼(12)가 점착 테이프(71)에 붙여진다. 그 결과, 제2 중간 웨이퍼(12)는 점착 테이프(71)에 붙여진 상태에서 링 프레임(72)의 내주면에 둘러싸이는 위치에 유지된다. 또한, 점착 테이프(71)로서는 여러 가지 구성을 갖는 것을 채용할 수 있지만, 예컨대 기재에 폴리에스테르, 점착제에 아크릴 점착제, PET(Poly Ethylene Terephthalate), 폴리올레핀, 세퍼레이터에 PET를 이용한 것을 채용할 수 있다. 또한, 점착 테이프(71)의 두께는 150 ㎛ 이하로 하는 것이 바람직하다.
다음에, 공정 (S50)으로서 지지층 제거 공정이 실시된다. 이 공정 (S50)에서는, 제2 중간 웨이퍼(12)의 복수의 SiC 기판(22)이, 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프(71)로 지지되면서, 지지층(21)이 제거된다. 구체적으로는, 도 6을 참조하여, 점착 테이프(71)에 있어서 제2 중간 웨이퍼(12)를 유지하는 측과는 반대측의 주면이 압박 부재(73)에 의해 링 프레임(72)의 축 방향으로 압박된다. 이에 따라, 점착 테이프(71)가 탄성 변형되어, 이 점착 테이프(71)에 의해 유지되는 제2 중간 웨이퍼(12)의 적어도 지지층(21)은 링 프레임(72)의 내주면에 둘러싸이는 위치로부터 이탈된다. 그리고, 연삭기(도시하지 않음) 등의 연삭 장치의 연삭면에 지지층(21)이 압박됨으로써, 지지층(21)이 연삭된다. 이에 따라, 도 7에 도시한 바와 같이 지지층(21)이 제거된다. 이 때, SiC 기판(22)의 일부도 연삭에 의해 제거되어도 좋다. 또한, 지지층(21)이 제거된 후에 SiC 기판 및 활성층(23)의 두께의 합계값은 150 ㎛ 이하로 할 수 있다. 이에 따라, 제작되는 반도체 장치의 온저항을 저감할 수 있다.
다음에, 공정 (S60)으로서 테이프 재접착 공정이 실시된다. 이 공정에서는, 공정 (S50)이 완료되고, 압박 부재(73)에 의한 점착 테이프(71)의 압박을 종료시킨후, 점착 테이프(71)를 다시 붙인다. 이 공정 (S60)은 본 발명의 반도체 장치의 제조 방법에 있어서 필수적인 공정은 아니지만, 공정 (S50)에서 탄성 변형 등으로 손상될 가능성이 있는 점착 테이프(71)를 교환해 둠으로써, 점착 테이프(71)의 손상에 기인하는 문제를 미연에 방지할 수 있다.
다음에, 도 1을 참조하여, 이면 전극 형성 공정이 실시된다. 이 공정에서는, 공정 (S50)에서 지지층이 제거됨으로써 노출된 SiC 기판(22)의 주면 상에 이면 전극이 형성된다. 이 이면 전극 형성 공정은 공정 (S70)으로서 실시되는 금속층 형성 공정, 공정 (S80)으로서 실시되는 테이프 재접착 공정, 및 공정 (S90)으로서 실시되는 어닐링 공정을 포함한다. 공정 (S70)에서는, 도 8을 참조하여, SiC 기판(22)의 활성층(23)이 형성된 측과는 반대측의 주면 상에, 니켈 등의 금속으로 이루어진 금속층이 형성된다. 이 금속층의 형성은, 예컨대 스퍼터링에 의해 실시할 수 있다. 이 때, 필요에 따라 냉각 기구(도시하지 않음)에 의한 점착 테이프(71), 링 프레임(72) 및 웨이퍼의 냉각을 실시하여도 좋다.
다음에, 공정 (S80)에서는, 공정 (S70)이 완료된 후의 점착 테이프(71)를 다시 붙인다. 이 공정 (S80)은 본 발명의 반도체 장치의 제조 방법에 있어서 필수적인 공정은 아니지만, 공정 (S70)까지의 프로세스에서 손상될 가능성이 있는 점착 테이프(71)를 교환해 둠으로써, 혹은 후술하는 공정 (S90)에 적절한 다른 점착 테이프(71)로 교환해 둠으로써, 점착 테이프(71)의 손상 등에 기인하는 문제를 미연에 방지할 수 있다.
다음에, 공정 (S90)에서는, 공정 (S70)에서 형성된 금속층이 가열된다. 구체적으로는, 도 8을 참조하여, 예컨대 공정 (S70)에서 니켈로 이루어진 금속층이 형성된 경우, 공정 (S90)에서의 가열에 의해 적어도 SiC 기판(22)에 접하는 금속층의 영역이 실리사이드화하고, SiC 기판(22)과 옴 접촉을 형성하는 이면 전극(25)을 얻을 수 있다.
다음에, 공정 (S100)으로서 반전 공정이 실시된다. 이 공정 (S100)에서는, 도 8 및 도 9를 참조하여, 이면 전극(25)이 형성된 측에 점착 테이프가 붙여지고, 표면 전극(24)이 형성된 측의 점착 테이프가 제거됨으로써, 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프(71)로 지지된다. 이에 따라, 도 9에 도시하는 바와 같이, 웨이퍼가 공정 (S90)의 상태에 대하여 반전된 상태에서 점착 테이프(71)에 의해 유지된다. 그 결과, 웨이퍼의 표면측이 관찰 가능한 상태가 되어 다음 공정 (S110)의 실시가 용이해진다.
다음에, 공정 (S110)으로서 다이싱 공정이 실시된다. 이 공정 (S110)에서는, 도 9를 참조하여, 이면 전극(25)이 형성된 측의 점착 테이프(71)에 의해 평면적으로 보아 복수개 나란히 지지된 상태에서 SiC 기판(22)이 두께 방향으로 절단됨으로써(다이싱), 복수개의 반도체 장치(1)를 얻을 수 있다. 또한, 이 절단은 레이저 다이싱, 스크라이브에 의해 실시되어도 좋다.
여기서, 본 실시형태에서의 반도체 장치(1)의 제조 방법에서는, 단결정 탄화규소로 이루어진 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서 복수의 SiC 기판(22)의 한쪽 주면측이 지지층(21)에 의해 접속된 복합 웨이퍼(10)가 준비된다(도 2 참조). 이와 같이, 결정성이 우수한 대구경의 탄화규소 기판으로서 취급할 수 있는 복합 웨이퍼(10)를 이용함으로써, 반도체 장치(1)를 효율적으로 제조할 수 있다.
또한, 본 실시형태에서의 반도체 장치(1)의 제조 방법에서는, 점착 테이프(71)를 이용하여 제2 중간 웨이퍼(12)가 지지된 상태에서 지지층(21)이 제거된다. 그리고, 그 후 공정 (S110)에서 SiC 기판(22)이 절단되어 복수개의 반도체 장치(1)를 얻을 수 있을 때까지, 점착 테이프(71)에 의해 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서 계속해서 지지된다. 그 결과, 복수의 SiC 기판(22)이 서로 분리되는 것이 방지되기 때문에, 반도체 장치(1)의 제조를 효율화할 수 있다.
또한, 지지층(21)이 제거되어 얇아져서 강도가 저하된 웨이퍼[SiC 기판(22)]는, 상기 제조 방법에 있어서는 점착 테이프(71)에 의해 보강된 상태로 유지되기 때문에, 프로세스 동안의 웨이퍼 파손 발생이 억제된다. 또한, 지지층(21)이 제거되어 얇아진 웨이퍼는 링 프레임(72)에 유지된 점착 테이프(71)에 붙여진 상태로, 상기 각 공정을 실시하기 위한 장치 사이에서 반송된다. 그 때문에, 장치 사이의 웨이퍼 반송을 원활하게 실시할 수 있다.
이와 같이, 본 실시형태에서의 반도체 장치의 제조 방법은 프로세스가 간편하고, 제조 효율이 우수하기 때문에, 양산에 적절한 반도체 장치의 제조 방법이다.
여기서, 상기 공정 (S60) 및 (S80)에서의 점착 테이프(71)의 재접착은, 이하와 같이 실시할 수 있다. 우선, 평면적으로 보아 복수개 나란히 배치된 상태에서 복수의 SiC 기판(22)을 흡착 부재에 의해 유지한다. 그 후, 점착 테이프를 박리한 후에, 새로운 점착 테이프를 붙이고, 그 후 흡착 부재에 의한 흡착을 해제한다.
또한, 공정 (S60), (S80), (S100) 등에서의 점착 테이프(71)의 접착이나 제거는 자동화되어도 좋다.
또한, 상기 공정 (S90)에서는, 표면 전극(24)의 온도가 180℃ 이하로 유지되어도 좋다. 이에 따라, 상기 점착 테이프에 높은 내열성이 필요 없게 되기 때문에, 점착 테이프의 재질 선택의 폭이 확대되어, 예컨대 일반적인 수지 테이프를 상기 점착 테이프로서 채용하는 것이 가능해진다.
또한, 상기 공정 (S90)에서는, 금속층이 국소적으로 가열되는 것이 바람직하다. 이에 따라, 공정 (S30)에서 형성된 배선이나 점착 테이프(71) 등에 손상이 발생하는 것을 억제할 수 있다. 그리고, 이 국소적인 가열은 금속층에 대한 레이저 조사에 의해 달성되어도 좋다. 이에 따라, 국소적인 가열을 용이하게 달성할 수 있다.
또한, 상기 레이저의 파장은 355 ㎚인 것이 바람직하다. 이에 따라, 금속층에 핀홀 등의 결손부가 존재한 경우에도, 표면 전극(24)이나 주위의 장치 등에 손상을 주는 것을 억제하면서, 금속층을 적절히 가열할 수 있다.
또한, 상기 레이저로서는, 펄스 폭 10 nsec 이상 50 nsec 이하의 펄스 레이저를 채용할 수 있다. 또한, 상기 레이저의 에너지 밀도는, 0.5 J/㎠ 이상 2 J/㎠ 이하로 할 수 있다. 에너지 밀도가 0.5 J/㎠ 미만인 경우, 에너지가 부족하여 가열이 불충분해져서, 충분한 옴 접촉을 얻을 수 없게 될 우려가 있다. 한편, 에너지 밀도가 2 J/㎠를 초과하는 경우, 표면 어블레이션이 생겨 전극이 비산되거나 저항이 상승하는 등의 문제가 발생할 우려가 있다.
또한, 본 실시형태의 점착 테이프에는, 자외선을 조사함으로써 점착력이 저하되는 점착 테이프(UV 테이프)나, 가열됨으로써 점착력이 저하되는 점착 테이프가 이용되어도 좋다. 이와 같이, 필요에 따라 용이하게 점착력을 저하시킬 수 있는 점착 테이프를 채용함으로써, 상기 제조 프로세스를 원활하게 실시할 수 있다.
또한, 공정 (S10)에서는, SiC 기판(22)의 지지층(21)과는 반대측의 주면에 있어서 {0001}면에 대한 오프각이 50° 이상 65° 이하인 복합 웨이퍼(10)가 준비되어도 좋다. 이에 따라, 예컨대 공정 (S20)에서 형성되는 활성층(23) 상에 게이트 산화막이 형성되고, 이들의 계면 부근에 채널 영역이 형성된 경우, 상기 계면 부근에서의 계면 준위의 형성이 억제되기 때문에, 온저항이 저감된 반도체 장치(1)를 제조할 수 있다.
또한, 공정 (S10)에서는, SiC 기판(22)의 지지층(21)과는 반대측의 주면의 오프 방위와 <01-10> 방향이 이루는 각이 5° 이하인 복합 웨이퍼(10)가 준비되어도 좋다. 이에 따라, SiC 기판(22) 상에의 에피택셜 성장층의 형성 등이 용이해진다. 또한, SiC 기판(22)의 지지층(21)과는 반대측의 주면에 있어서 <01-10> 방향에서의 {0-33-8}면에 대한 오프각은 -3° 이상 5° 이하여도 좋다. 이에 따라, 상기 계면 준위의 형성을 한층 더 억제하여, 보다 온저항이 저감된 반도체 장치(1)를 제조할 수 있다. 또한, SiC 기판(22)의 지지층(21)과는 반대측의 주면을 카본면측의 면으로 함으로써, 보다 온저항이 저감된 반도체 장치(1)를 제조할 수 있다.
한편, 공정 (S10)에서는, SiC 기판(22)의 지지층(21)과는 반대측의 주면의 오프 방위와 <-2110> 방향이 이루는 각이 5° 이하인 복합 웨이퍼가 준비되어도 좋다. 이 경우도 SiC 기판(22) 상에의 에피택셜 성장층의 형성 등이 용이해진다.
또한, 본 발명의 반도체 장치의 제조 방법에 의해 제조 가능한 반도체 장치는, 표면 전극 및 이면 전극을 갖는 반도체 장치라면 특별히 한정되지 않고, 예컨대 MOSFET, IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), 다이오드 등을 본 발명의 제조 방법에 의해 제조할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에서 정해지며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치의 제조 방법은 탄화규소 기판을 이용한 반도체 장치의 제조 방법에, 특히 유리하게 적용될 수 있다.
1 : 반도체 장치 10 : 복합 웨이퍼
11 : 제1 중간 웨이퍼 12 : 제2 중간 웨이퍼
21 : 지지층 22 : SiC 기판
23 : 활성층 24 : 표면 전극
25 : 이면 전극 71 : 점착 테이프
72 : 링 프레임 73 : 압박 부재

Claims (10)

  1. 단결정 탄화규소로 이루어진 복수의 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태에서, 상기 복수의 SiC 기판(22)의 한쪽 주면측이 지지층(21)에 의해 접속된 복합 웨이퍼(10)를 준비하는 공정과,
    상기 복합 웨이퍼(10)의 상기 SiC 기판(22) 상에 활성층(23)을 형성함으로써 제1 중간 웨이퍼(11)를 제작하는 공정과,
    상기 제1 중간 웨이퍼(11)의 상기 활성층(23) 상에 표면 전극(24)을 형성함으로써 제2 중간 웨이퍼(12)를 제작하는 공정과,
    상기 제2 중간 웨이퍼(12)의 상기 표면 전극(24)이 형성된 측의 주면을 점착 테이프(71)에 붙임으로써 상기 복수의 SiC 기판(22)을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프(71)로 지지하는 공정과,
    상기 제2 중간 웨이퍼(12)의 상기 복수의 SiC 기판(22)을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프(71)로 지지하면서, 상기 지지층(21)을 제거하는 공정과,
    상기 지지층(21)이 제거됨으로써 노출된 상기 SiC 기판(22)의 주면 상에 이면 전극(25)을 형성하는 공정과,
    상기 이면 전극(25)이 형성된 측에 점착 테이프(71)를 붙이고, 상기 표면 전극(24)이 형성된 측의 점착 테이프(71)를 제거함으로써, 상기 복수의 SiC 기판(22)을 평면적으로 보아 복수개 나란히 배치된 상태에서 점착 테이프(71)로 지지하는 공정과,
    상기 이면 전극(25)이 형성된 측의 점착 테이프(71)에 의해 평면적으로 보아 복수개 나란히 지지된 상태에서, 상기 SiC 기판(22)을 두께 방향으로 절단함으로써, 복수개의 반도체 장치(1)를 얻는 공정
    을 포함하는 반도체 장치(1)의 제조 방법.
  2. 제1항에 있어서, 상기 이면 전극(25)을 형성하는 공정은,
    상기 지지층(21)이 제거됨으로써 노출된 상기 SiC 기판(22)의 주면 상에 금속층을 형성하는 공정과,
    상기 금속층을 가열하는 공정
    을 포함하는 것인 반도체 장치(1)의 제조 방법.
  3. 제2항에 있어서, 상기 금속층을 가열하는 공정에서는, 상기 표면 전극(24)의 온도가 180℃ 이하로 유지되는 것인 반도체 장치(1)의 제조 방법.
  4. 제2항에 있어서, 상기 금속층을 가열하는 공정에서는, 상기 금속층이 국소적으로 가열되는 것인 반도체 장치(1)의 제조 방법.
  5. 제4항에 있어서, 상기 금속층을 가열하는 공정에서는, 상기 금속층에 레이저가 조사됨으로써, 상기 금속층이 국소적으로 가열되는 것인 반도체 장치(1)의 제조 방법.
  6. 제5항에 있어서, 상기 레이저의 파장은 355 ㎚인 것인 반도체 장치(1)의 제조 방법.
  7. 제2항에 있어서, 상기 금속층을 형성하는 공정 후, 상기 금속층을 가열하는 공정 전에, 상기 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태를 유지하면서, 상기 SiC 기판(22)에 있어서, 상기 표면 전극(24)이 형성된 측의 점착 테이프(71)를 다시 붙이는 공정을 더 포함하는 반도체 장치(1)의 제조 방법.
  8. 제1항에 있어서, 상기 지지층을 제거하는 공정 후, 상기 이면 전극을 형성하는 공정 전에, 상기 SiC 기판(22)이 평면적으로 보아 복수개 나란히 배치된 상태를 유지하면서, 상기 SiC 기판(22)에 있어서, 상기 표면 전극(24)이 형성된 측의 점착 테이프(71)를 다시 붙이는 공정을 더 포함하는 반도체 장치(1)의 제조 방법.
  9. 제1항에 있어서, 상기 점착 테이프(71)에는, 자외선을 조사함으로써 점착력이 저하되는 점착 테이프(71)가 이용되는 것인 반도체 장치(1)의 제조 방법.
  10. 제1항에 있어서, 상기 점착 테이프(71)에는, 가열됨으로써 점착력이 저하되는 점착 테이프(71)가 이용되는 것인 반도체 장치(1)의 제조 방법.
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