JP2007210861A - ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置 - Google Patents

Abstract

【課題】マイクロパイプだけでなく基底面内転位も低減することができるＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板並びに半導体装置を提供する。
【解決手段】マイクロパイプを有するＳｉＣ単結晶基板上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、前記ＳｉＣエピタキシャル成長層の成長工程中に、前記マイクロパイプの閉塞が不完全な状態で前記ＳｉＣエピタキシャル成長層の成長を途中で一旦中断し、１４００℃以上１８００℃以下の雰囲気中に一時的に保持する保持工程を行う。
【選択図】図２

Description

本発明は、パワーデバイス等の形成用基板に好適なＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置に関する。

近年、電力制御用のパワーデバイスや高周波デバイス等の形成用基板として、シリコンよりも大きなバンドギャップ、高い飽和ドリフト速度、高い熱伝導度、大きい絶縁破壊電界強度等を有するＳｉＣ（炭化珪素）が注目されている。例えば、このＳｉＣを用いたパワーデバイスでは、低損失化、高性能化及び小型化が可能であり、電源電力変換の省エネルギー化、電気自動車の性能向上等に大いに寄与するものと考えられている。

パワーデバイスに用いられるＳｉＣ単結晶基板は、種基板を用いた昇華成長技術であるいわゆる改良レーリー法によって成長させた単結晶ＳｉＣインゴットから作製されるものが知られている。
パワーデバイス等をＳｉＣを用いて作製する場合、ＳｉＣ単結晶基板上にデバイス形成領域としてＳｉＣエピタキシャル成長層を成長するが、バルク移動度が高い４Ｈ−ＳｉＣ等のα−ＳｉＣの市販基板には、結晶のｃ軸に沿ってマイクロパイプと呼ばれる中空の貫通欠陥が多数存在し、その基板上に成長したＳｉＣエピタキシャル成長層にも、欠陥が生じてしまっていた。作製したパワーデバイスの電極を付けた場所に、一つでもこのマイクロパイプが存在すると、大幅な素子特性の低下が生じてしまう不都合があった。

従来、例えば特許文献１には、マイクロパイプを閉塞する方法として液相成長法（ＬＰＥ）でＳｉＣエピタキシャル成長層を成長する方法が提案されている。
また、特許文献２には、炭化珪素単結晶の表面を被覆し、炭化珪素蒸気種で飽和状態にした雰囲気で、熱処理工程を昇温、降温を繰り返し行うことによりマイクロパイプを閉塞する方法が提案されている。

さらに、特許文献３には、ＣＶＤ（化学的気相成長）炉により、マイクロパイプを閉塞する方法として、Ｃ（炭素）原料とＳｉ（珪素）原料との供給比Ｃ／Ｓｉを炭素供給律速の条件でＳｉＣエピタキシャル成長層（マイクロパイプ閉塞層）の成長を行うことで、マイクロパイプの１００％近くが閉塞されたことが記載されている。この方法によれば、同一炉を用いて、マイクロパイプの閉塞層とデバイス活性層とを連続して作製することが可能になる。
また、特許文献４には、面方位（１１−２０）方向に結晶成長させることにより、マイクロパイプを結晶表面に継承しない方法が提案されている。

米国特許第５６７９１５３号明細書 特開２０００−３４１９９号公報 国際公開０３／０７８７０２号パンフレット 特開２０００−３１９０９９号公報

上記従来の技術には、以下の課題が残されている。
すなわち、従来の特許文献１に記載の技術では、マイクロパイプが閉塞される代わりに試料表面の凹凸が非常に大きくなってしまう問題があった。そのため、基板をさらに平坦化してから、他の気相成長装置等に試料を移してデバイス作製のための活性層となるＳｉＣエピタキシャル成長層を形成する等、さらなる工程が必要となり、高コストとなってしまう。
また、特許文献２に記載の技術では、被覆工程及び熱処理工程等の追加の工程が必要になり、工程数の増加に伴い作製時間及びコストの増大を招いてしまう。
さらに、特許文献３に記載の技術では、供給比Ｃ／Ｓｉを炭素供給律速とする条件でＣＶＤ法により成膜を行うが、T.Ohno等、J.Crys.Growth 271(2004)1-7.によれば、基底面内転位が結晶表面に多く残留する問題が指摘されている。この転位中には、炭素供給律速の雰囲気で多く発生するエピタキシャル成長中欠陥である基底面内転位−貫通刃状転位ペアが発生したことによる基底面内転位が含まれている。このような基底面内転位もまた、デバイスの電気特性に悪影響を及ぼす不都合があった。
また、特許文献４に記載の技術では、マイクロパイプを低減させることができるが、新たに積層欠陥を形成し易いという問題がある。このような積層欠陥もデバイスの電気特性に悪影響を及ぼす不都合があった。

本発明は、前述の課題に鑑みてなされたもので、マイクロパイプだけでなく基底面内転位も低減することができるＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板並びに半導体装置を提供することを目的とする。

本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のＳｉＣ基板の製造方法は、マイクロパイプを有するＳｉＣ単結晶基板上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、前記ＳｉＣエピタキシャル成長層の成長工程中に、前記マイクロパイプの閉塞が不完全な状態で前記ＳｉＣエピタキシャル成長層の成長を途中で一旦中断し、１４００℃以上１８００℃以下の雰囲気中に一時的に保持する保持工程を行うことを特徴とする。

このＳｉＣ基板の製造方法では、マイクロパイプの閉塞が不完全な状態でＳｉＣエピタキシャル成長層の成長を途中で中断し、１４００℃以上１８００℃以下の雰囲気中に一時的に保持することにより、マイクロパイプが閉塞過程にある結晶領域にかかるストレスを軽減し、その後に成長したＳｉＣエピタキシャル成長層において、マイクロパイプの閉塞が行われると共にストレスに起因した基底面内転位の発生が低減される。また、１４００℃以上１８００℃以下の雰囲気中に一時的に保持されるので、転位の方向性が変わって異なる種類の転位に変換され、その後に成長したＳｉＣエピタキシャル成長層において、基底面内転位をデバイスの電気特性に悪影響を及ぼし難い転位に変更することができる。

また、本発明のＳｉＣ基板の製造方法は、前記保持工程を、前記ＳｉＣエピタキシャル成長層の成長工程中に複数回繰り返すことを特徴とする。すなわち、このＳｉＣ基板の製造方法では、保持工程をＳｉＣエピタキシャル成長層の成長工程中に複数回繰り返すことのより、結晶のストレス低減効果及び転位方向性変更効果が繰り返し得られ、基底面内転位の低減をさらに図ることができる。

また、本発明のＳｉＣ基板の製造方法は、前記保持工程が、エピタキシャル成長を伴わないアニール工程であることを特徴とする。すなわち、このＳｉＣ基板の製造方法では、保持工程がエピタキシャル成長を伴わないアニール工程であるので、アニールによって結晶のストレスが緩和されると共に転位の方向が変わり、基底面内転位の低減を図ることができる。

本発明のＳｉＣ基板は、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されたことを特徴とする。すなわち、このＳｉＣ基板では、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されているので、ＳｉＣエピタキシャル成長層の上層部が、マイクロパイプ密度が１０％以下の低マイクロパイプ領域となると共に、低マイクロパイプ領域が基底面内転位が全転位の３％以下、又は基底面内転位密度がＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下となる良好な結晶性を有することができる。

本発明のＳｉＣ基板は、マイクロパイプを有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、前記ＳｉＣエピタキシャル成長層が、その上層部にマイクロパイプ密度が前記ＳｉＣ単結晶基板のマイクロパイプ密度の１０％以下である低マイクロパイプ領域を有し、前記低マイクロパイプ領域の基底面内転位が、全転位の３％以下であることを特徴とする。

本発明のＳｉＣ基板は、マイクロパイプを有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、前記ＳｉＣエピタキシャル成長層が、その上層部にマイクロパイプの密度が前記ＳｉＣ単結晶基板のマイクロパイプの密度の１０％以下である低マイクロパイプ領域を有し、前記低マイクロパイプ領域の基底面内転位密度が、前記ＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下であることを特徴とする。

本発明の半導体装置は、上記本発明のいずれかＳｉＣ基板又はＳｉＣ基板上に成長された半導体層に半導体素子が形成されていることを特徴とする。すなわち、この半導体装置では、基底面内転位が少なく良好な結晶性のＳｉＣ基板又はその上に成長された半導体層に半導体素子が形成されているので、デバイスの良好な電気特性を得ることができる。

本発明によれば、以下の効果を奏する。
すなわち、本発明に係るＳｉＣ基板の製造方法によれば、マイクロパイプの閉塞が不完全な状態でＳｉＣエピタキシャル成長層の成長を途中で中断し、上記所定温度範囲内の雰囲気中に一時的に保持することにより、結晶のストレスを軽減すると共に転位の方向性を変え、その後に成長したＳｉＣエピタキシャル成長層において、マイクロパイプの閉塞が行われると共に基底面内転位が低減される。したがって、これにより作製された本発明のＳｉＣ基板によれば、マイクロパイプの閉塞と基底面内転位の低減とが両立した良好な最表面を得ることができる。
また、本発明に係るＳｉＣ基板によれば、ＳｉＣエピタキシャル成長層の上層部が、マイクロパイプ密度が１０％以下の低マイクロパイプ領域であると共に、低マイクロパイプ領域が、基底面内転位が全転位の３％以下、又は基底面内転位密度がＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下であるので、デバイスの電気特性に悪影響を及ぼす転位が少ない良好な結晶面を有し、パワーデバイス等の半導体装置の形成基板に好適である。
したがって、これらのＳｉＣ基板を用いて形成した半導体装置では、デバイスの良好な電気特性を得ることができ、特性劣化が少なく優れた信頼性を得ることができる。

以下、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置の一実施形態を、図１から図４を参照しながら説明する。

本実施形態のＳｉＣ基板の製造方法は、電力制御用のパワーデバイスや高周波デバイス等の形成用基板を作製する方法であって、図１に示すように、マイクロパイプ（図示略）を有するＳｉＣ単結晶基板１上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法である。このＳｉＣ基板の製造方法では、ＳｉＣ単結晶基板１として、４Ｈ−ＳｉＣの＜０００１＞軸が＜１１−２０＞方向に８°傾いたオフ角を有するＳｉ面鏡面基板を用いる。

このＳｉＣ単結晶基板１上に、横型減圧ＨＷ−ＣＶＤ（ホットウォール化学的気相成長）炉によりマイクロパイプ閉塞層であるＳｉＣエピタキシャル成長層２を形成する。例えば、成膜条件は、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ_４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．２に設定し、ＳｉＣエピタキシャル成長層２を８．２μｍの層厚で成膜する。

なお、この成膜の始めに供給比Ｃ／Ｓｉ＝５の条件で、ＳｉＨ_４＝０．３ｓｃｃｍでＳｉＨ_４ガスを１５秒間流し、初期アニールを１５秒間のセットで５回繰り返してからガスを増量してＳｉＣエピタキシャル成長層２の上記成膜条件とし、成膜を行っている。ＳｉＣエピタキシャル成長層２の上記成膜条件では、閉塞されるマイクロパイプの大きさと膜厚との関係は、およそ１：１である。例えば、内径５μｍのマイクロパイプは、ＳｉＣエピタキシャル成長層２を５μｍ成膜することで、ほぼ閉塞させることができる条件である。

このＳｉＣエピタキシャル成長層２の成長工程中、マイクロパイプの閉塞が不完全な状態でＳｉＣエピタキシャル成長層２の成長を途中で一旦中断し、１４００℃以上１８００℃以下の雰囲気中（本実施形態では温度Ｔ＝１５８５℃の雰囲気中）に一時的に保持する保持工程を繰り返し行う。すなわち、本実施形態では、保持工程として、図２に示すように、例えばＳｉＣエピタキシャル成長層２の膜厚が約１．４μｍとなる度にＳｉＨ_４ガスの供給を止め、エピタキシャル成長を伴わないアニール工程（Ａ）を行い、これを計６回繰り返して全体として８．２μｍまで成長して、ＳｉＣ基板を作製する。
保持工程においては、高温での処理のため、条件によっては結晶表面がエッチングされる。このエッチングの効果に相当する程度以下の成長レートが得られるＳｉ原料ガスをＣ原料ガスとともに流しても良い。

なお、比較例として、図３に示すように、上記初期アニール後に８．２μｍまで一定の上記成膜条件でＳｉＣエピタキシャル成長層２を成膜した従来の製法による試料も作製した。
また、使用したＳｉＣ単結晶基板１は、いずれも表面に４００個ほどのマイクロパイプが存在し、最大で内径５μｍの大きさのマイクロパイプを有しているが、上記成膜後、いずれの基板においても、全てのマイクロパイプの閉塞が観測された。

上記本実施形態で作製した実施例及び比較例の試料について、それぞれＳｉＣエピタキシャル成長層２をドライエッチングにより膜厚５μｍまで薄膜化し、評価した全欠陥に対する基底面内転位の割合を、表１に示す。なお、上記ドライエッチングは、ＣＦ_４ガスとＯ_２ガスとの雰囲気中でのＩＣＰ−ＲＩＥ法を用いている。また、ドライエッチングした試料を溶融ＫＯＨに浸して異方性エッチングを行い、生じたエッチピット観察により欠陥評価を行った。

また、上記ドライエッチングで薄膜化した試料で、その表面での基底面内転位の密度（個／ｃｍ^２）について調べた結果を、表２に示す。

上記表１からわかるように、ＳｉＣ単結晶基板１の表面に存在していた基底面内転位の割合は３６％であり、従来の比較例では４．２％までしか削減できていないのに対し、本実施形態では１．０％と大幅に削減されている。
さらに、上記表２からわかるように、ＳｉＣ単結晶基板１の表面に存在していた基底面内転位の密度は２．５×１０^４個／ｃｍ^２であり、従来の比較例では３．８×１０^３個／ｃｍ^２までしか低減できていないのに対し、本実施形態では６．８×１０^２個／ｃｍ^２と大幅に低減されている。

また、ドライエッチングした上記両試料を、さらにＣＭＰによって研磨し、ＳｉＣエピタキシャル成長層２を１μｍのみ残してから、ＫＯＨエッチングにより欠陥評価を行った。この結果、両試料とも、全転位に対する基底面内転位の割合は４．５％であった。すなわち、本実施形態では、アニール工程（保持工程）前における初期のＳｉＣエピタキシャル成長層２の下層部において比較例と同様の基底面内転位の割合であり、その後のアニール工程を介して成膜したＳｉＣエピタキシャル成長層２によって大幅に基底面内転位の割合が減少したことがわかる。

このように、ＳｉＣエピタキシャル成長層２の上層部が、マイクロパイプ密度が１０％以下の低マイクロパイプ領域となると共に、低マイクロパイプ領域が基底面内転位が全転位の３％以下、又は基底面内転位密度がＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下となる。

上述したように、本実施形態では、マイクロパイプの閉塞が不完全な状態でＳｉＣエピタキシャル成長層２の成長を途中で中断し、１４００℃以上１８００℃以下の雰囲気中に一時的に保持し、アニールすることにより、マイクロパイプが閉塞過程にある結晶領域にかかるストレスを軽減し、その後に成長したＳｉＣエピタキシャル成長層２において、マイクロパイプの閉塞が行われると共にストレスに起因した基底面内転位の発生が低減される。また、１４００℃以上１８００℃以下の雰囲気中に一時的に保持されることで、転位の方向性が変わって異なる種類の転位に変換され、その後に成長したＳｉＣエピタキシャル成長層２において、基底面内転位をデバイスの電気特性に悪影響を及ぼし難い転位に変更することができる。

また、保持工程をＳｉＣエピタキシャル成長層２の成長工程中に複数回繰り返すことにより、結晶のストレス低減効果及び転位方向性変更効果が繰り返し得られ、基底面内転位の低減をさらに図ることができる。

また、本実施形態の製法で作製されたＳｉＣ基板では、ＳｉＣエピタキシャル成長層２の上層部が、マイクロパイプ密度が１０％以下の低マイクロパイプ領域であると共に、低マイクロパイプ領域が基底面内転位が全転位の３％以下、又は基底面内転位密度がＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下となり、最表面で良好な結晶状態を得ることができる。

次に、本実施形態で作製したＳｉＣ基板を用いた半導体装置について、図４を参照して説明する。

まず、本実施形態のＳｉＣ基板を作製する際、ＳｉＣエピタキシャル成長層２の成膜時に窒素添加を行っておき、ＳｉＣエピタキシャル成長層２をドナー密度１×１０^１８ｃｍ^−３で膜厚８．２μｍのバッファ層とする。なお、上記比較例として従来の製法で作製したＳｉＣ基板についても、同様の窒素添加及び膜厚で成膜した。

次に、ＳｉＣエピタキシャル成長層２上に、窒素添加量を調整してドナー密度３×１０^１５ｃｍ^−３で膜厚２０μｍのｎ型層３を形成する。さらに、このｎ型層３上に、窒素に代わってトリメチルアルミ（ＴＭＡ）を添加することによって、アクセプタ密度５×１０^１８ｃｍ^−３で膜厚０．５μｍのｐ型層４を形成して、ｐｎ接合部（半導体素子）６ａを形成する。なお、上記ｎ型層３及びｐ型層４の成膜条件は、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ_４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．８と設定した。

次に、ＳｉＣ単結晶基板１裏面とｐ型層４表面に、それぞれＮｉ（ニッケル）を蒸着し、熱処理を行ってオーミック電極５を形成して、ｐｎダイオード（半導体装置）６を作製する。なお、ｐ型層４表面側のオーミック電極５は、１００μｍ角で形成した。
このように作製したｐｎダイオード６に順方向電流を電流密度１００Ａ／ｃｍ^２で１時間通電し、耐久試験を行った。この結果、通電後に素子抵抗が上昇した割合は、比較例が４８％であったのに対し、本実施形態のｐｎダイオード６では８％となり、本実施形態ではデバイスの電気特性の経時変化が非常に少ないことがわかる。

このように本実施形態のＳｉＣ基板を用いて作製されたｐｎダイオード６では、基底面内転位が少なく良好な結晶性のＳｉＣ基板上に成長されたｎ型層３及びｐ型層４に、ｐｎ接合部６ａが形成されているので、デバイスの良好な電気特性を得ることができ、特性劣化が少なく優れた信頼性を得ることができる。

なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。

本発明に係る一実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置において、ＳｉＣ基板を示す要部断面図である。 本実施形態において、ＳｉＣエピタキシャル成長層の成膜レシピ（反応ガスの流量制御プログラム）を示すグラフである。 本発明に係る比較例（従来例）において、ＳｉＣエピタキシャル成長層の成膜レシピ（反応ガスの流量制御プログラム）を示すグラフである。 本実施形態の半導体装置を示す断面図である。

符号の説明

１…ＳｉＣ単結晶基板、２…ＳｉＣエピタキシャル成長層、３…ｎ型層、４…ｐ型層、５…オーミック電極、６…ｐｎダイオード（半導体装置）、６ａ…ｐｎ接合部（半導体素子）

Claims (7)

1. マイクロパイプを有するＳｉＣ単結晶基板上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、
   前記ＳｉＣエピタキシャル成長層の成長工程中に、前記マイクロパイプの閉塞が不完全な状態で前記ＳｉＣエピタキシャル成長層の成長を途中で一旦中断し、１４００℃以上１８００℃以下の雰囲気中に一時的に保持する保持工程を行うことを特徴とするＳｉＣ基板の製造方法。
2. 請求項１に記載のＳｉＣ基板の製造方法において、
   前記保持工程を、前記ＳｉＣエピタキシャル成長層の成長工程中に複数回繰り返すことを特徴とするＳｉＣ基板の製造方法。
3. 請求項１又は２に記載のＳｉＣ基板の製造方法において、
   前記保持工程が、エピタキシャル成長を伴わないアニール工程であることを特徴とするＳｉＣ基板の製造方法。
4. 請求項１から３のいずれか一項に記載のＳｉＣ基板の製造方法によって作製されたことを特徴とするＳｉＣ基板。
5. マイクロパイプを有するＳｉＣ単結晶基板と、
   前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、
   前記ＳｉＣエピタキシャル成長層が、その上層部にマイクロパイプ密度が前記ＳｉＣ単結晶基板のマイクロパイプ密度の１０％以下である低マイクロパイプ領域を有し、
   前記低マイクロパイプ領域の基底面内転位が、全転位の３％以下であることを特徴とするＳｉＣ基板。
6. マイクロパイプを有するＳｉＣ単結晶基板と、
   前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、
   前記ＳｉＣエピタキシャル成長層が、その上層部にマイクロパイプの密度が前記ＳｉＣ単結晶基板のマイクロパイプの密度の１０％以下である低マイクロパイプ領域を有し、
   前記低マイクロパイプ領域の基底面内転位密度が、前記ＳｉＣ単結晶基板近傍の下層部における基底面内転位密度の５０％以下であることを特徴とするＳｉＣ基板。
7. 請求項４から７のいずれか一項に記載のＳｉＣ基板又は前記ＳｉＣ基板上に成長された半導体層に半導体素子が形成されていることを特徴とする半導体装置。
   

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