WO2013190901A9 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2013190901A9
WO2013190901A9 PCT/JP2013/061917 JP2013061917W WO2013190901A9 WO 2013190901 A9 WO2013190901 A9 WO 2013190901A9 JP 2013061917 W JP2013061917 W JP 2013061917W WO 2013190901 A9 WO2013190901 A9 WO 2013190901A9
Authority
WO
WIPO (PCT)
Prior art keywords
atoms
silicon carbide
contact
electrode
region
Prior art date
Application number
PCT/JP2013/061917
Other languages
English (en)
French (fr)
Other versions
WO2013190901A1 (ja
Inventor
山田　俊介
秀人 玉祖
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Publication of WO2013190901A1 publication Critical patent/WO2013190901A1/ja
Publication of WO2013190901A9 publication Critical patent/WO2013190901A9/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more specifically to a silicon carbide semiconductor device having a contact electrode and a manufacturing method thereof.
  • silicon carbide substrates have begun to be used for manufacturing semiconductor devices.
  • Silicon carbide has a larger band gap than silicon. Therefore, a semiconductor device using a silicon carbide substrate has advantages such as high breakdown voltage, low on-resistance, and small deterioration in characteristics under a high temperature environment.
  • Patent Document 1 discloses a method of forming an electrode in ohmic contact with an n-type silicon carbide substrate. According to this method, an NiSi (nickel silicon) alloy layer having a composition ratio of Ni (nickel) of 33 to 67 atomic% is formed on an n-type silicon carbide substrate, and then subjected to heat treatment to thereby form an ohmic contact with the n-type silicon carbide substrate. A contact electrode is formed.
  • the electrode manufactured by the method described in JP-A-7-99169 can achieve ohmic contact with the n-type silicon carbide substrate.
  • the contact resistance against was large.
  • an object of the present invention is to provide a silicon carbide semiconductor device capable of making ohmic contact with an n-type impurity region and realizing low contact resistance with respect to a p-type impurity region, and a method for manufacturing the same.
  • the silicon carbide semiconductor device has a silicon carbide substrate and a contact electrode.
  • the silicon carbide substrate includes an n-type region and a p-type region in contact with the n-type region.
  • the contact electrode is in contact with the n-type region and the p-type region.
  • the contact electrode includes Ni atoms and Si atoms. The number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and Si atoms.
  • the silicon carbide semiconductor device further includes a protective electrode.
  • the contact electrode has a first surface in contact with the silicon carbide substrate and a second surface opposite to the first surface.
  • the protective electrode is in contact with the contact electrode on the second surface.
  • the number of Si atoms on the second surface is greater than the number of Si atoms on the first surface.
  • the number of Si atoms on the second surface is larger than the number of Si atoms on the first surface.
  • precipitation of C atoms can be suppressed by combining Si atoms with C atoms.
  • adhesion between the contact electrode and the protective electrode can be improved.
  • the number of Si atoms on the second surface is larger than the number of Ni atoms on the second surface. Therefore, oxidation of Ni atoms can be suppressed.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate including an n-type region and a p-type region in contact with the n-type region is prepared.
  • Contact electrodes in contact with the n-type region and the p-type region are formed.
  • the contact electrode is annealed.
  • the contact electrode includes Ni atoms and Si atoms, and the number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and Si atoms.
  • the contact electrode includes Ni atoms and Si atoms, and the number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and the number of Si atoms. It is.
  • the contact electrode can realize ohmic contact with the n-type region formed on the silicon carbide substrate, and can also realize low contact resistance with respect to the p-type region formed on the silicon carbide substrate. it can.
  • the step of forming the contact electrode further includes the following steps.
  • a first layer containing Si atoms and Ni atoms is formed on the silicon carbide substrate so that the number of Ni atoms is larger than the number of Si atoms.
  • a second layer containing Si atoms and Ni atoms is formed on the first layer so that the number of Si atoms is larger than the number of Ni atoms.
  • the number of Si atoms is larger than the number of Ni atoms in the second layer facing the protective electrode.
  • precipitation of C atoms can be suppressed by combining Si atoms with C atoms.
  • the adhesion between the contact electrode and the protective electrode can be improved.
  • a silicon carbide semiconductor device capable of making ohmic contact with an n-type impurity region and realizing low contact resistance with respect to a p-type impurity region and its manufacture A method can be provided.
  • FIG. 1 is a schematic cross sectional view showing a configuration of a silicon carbide semiconductor device according to an embodiment of the present invention. It is an expanded sectional view of the area
  • MOSFET 1 Metal Oxide Semiconductor Field Effect Transistor
  • the n + substrate 11 is an n-type substrate made of silicon carbide (SiC).
  • the n + substrate 11 contains high-concentration n-type impurities (impurities whose conductivity type is n-type), for example, N (nitrogen).
  • the n ⁇ SiC layer 12 is a semiconductor layer made of SiC and having an n-type conductivity.
  • N ⁇ SiC layer 12 is formed on one main surface 11A of n + substrate 11 with a thickness of about 10 ⁇ m, for example.
  • the n-type impurity contained in n ⁇ SiC layer 12 is, for example, N (nitrogen), and is contained at a lower concentration than the n-type impurity contained in n + substrate 11, for example, a concentration of 5 ⁇ 10 15 cm ⁇ 3. Yes.
  • the pair of p bodies 13 has p type conductivity.
  • a pair of p bodies 13, n - in SiC layer 12, separated from each other as the first main surface 12A of n + substrate 11 includes a second main surface 12B on the opposite side (substrate side) formed Has been.
  • the p-type impurity contained in the p body 13 is, for example, Al (aluminum), B (boron) or the like, and has a lower concentration than the n-type impurity contained in the n + substrate 11, for example, a concentration of 1 ⁇ 10 17 cm ⁇ 3 Included.
  • the n + source region 14 is an n-type region having an n-type conductivity type.
  • N + source region 14 includes second main surface 12B and is formed inside each of the pair of p bodies 13 so as to be surrounded by p bodies 13.
  • the n + source region 14 contains an n-type impurity such as P (phosphorus) at a concentration higher than that of the n-type impurity contained in the n ⁇ SiC layer 12, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + region 18 is a p-type region having a p-type conductivity type.
  • the p + region 18 contains p-type impurities such as Al and B at a higher concentration than the p-type impurities contained in the p body 13, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the MOSFET 1 includes a gate oxide film 15 (insulating film) as a gate insulating film, a gate electrode 17, a pair of contact electrodes 16 (source contact electrodes), a protective electrode 19, a drain electrode 20, and a passivation film 21. It has.
  • a gate oxide film 15 is in contact with second main surface 12B, n so as to extend from the upper surface of one n + source region 14 to the top surface of the other n + source regions 14 - SiC layer 12 It is formed on second main surface 12B.
  • Gate oxide film 15 preferably includes at least one of a silicon oxide film and a silicon nitride film, and is made of, for example, silicon dioxide (SiO 2 ).
  • Gate electrode 17 is arranged in contact with gate oxide film 15 so as to extend from one n + source region 14 to the other n + source region 14.
  • the gate electrode 17 is made of a conductor such as polysilicon or Al.
  • Contact electrode 16 extends from each of the pair of n + source regions 14 to p + region 18 in a direction away from gate oxide film 15 and is in contact with second main surface 12B. Yes. Details of the configuration of the contact electrode 16 will be described later.
  • the protective electrode 19 is formed in contact with the contact electrode 16 and is made of a conductor such as Al.
  • the protective electrode 19 is electrically connected to the n + source region 14 via the contact electrode 16.
  • the protective electrode 19 and the contact electrode 16 constitute a source electrode 22.
  • the drain electrode 20 is formed in contact with the other main surface 11B which is the main surface opposite to the one main surface 11A which is the main surface on the side where the n ⁇ SiC layer 12 is formed in the n + substrate 11. ing.
  • the drain electrode 20 may have a configuration similar to that of the contact electrode 16, for example, or may be made of another material capable of ohmic contact with the n + substrate 11 such as Ni (nickel). Thereby, the drain electrode 20 is electrically connected to the n + substrate 11.
  • the passivation film 21 is formed so as to extend from the one protective electrode 19 to the gate electrode 17 and to the other protective electrode 19.
  • the passivation film 21 is made of, for example, SiO 2 and has a function of electrically protecting the protective electrode 19 and the gate electrode 17 from the outside and protecting the MOSFET 1.
  • region R is a region including n + source region 14, p + region 18, contact electrode 16, and protective electrode 19.
  • the p + region 18 is in contact with the n + source region 14.
  • Contact electrode 16 is in contact with n + source region 14 and p + region 18.
  • Contact electrode 16 includes Ni atoms and Si atoms, and thickness T2 is, for example, 100 nm.
  • Contact electrode 16 includes, for example, a compound having a Ni—Si bond. The number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and Si atoms. Note that the contact electrode 16 only needs to contain Ni—Si as a main component, and may contain other elements such as carbon.
  • the ratio of the number of Ni atoms to the total number of Ni atoms and Si atoms can be measured by, for example, EPMA (Electron Probe Micro Analyzer).
  • the Ni atom ratio is, for example, a value near the center of the contact electrode 16 in the thickness direction.
  • the contact electrode 16 has a first surface 16B in contact with the silicon carbide substrate 10 and a second surface 16A opposite to the first surface 16B.
  • the protective electrode 19 is in contact with the contact electrode 16 on the second surface 16A.
  • the distribution of Ni atoms and Si atoms in the contact electrode 16 will be described.
  • the right side in FIG. 3 is the silicon carbide substrate 10 side, and the left side is the protective electrode 19 side.
  • the number of Si atoms on second surface 16 ⁇ / b> A that is a boundary surface between contact electrode 16 and protective electrode 19 is equal to the number of Si atoms on first surface 16 ⁇ / b> B that is the boundary surface with silicon carbide substrate 10. It is preferable that the number is larger.
  • the number of Si atoms on the first surface 16B of the contact electrode 16 is smaller than the number of Ni atoms, but the number of Si atoms on the second surface 16A of the contact electrode 16 may be larger than the number of Ni atoms. preferable.
  • the contact electrode 16 preferably has the first layer 16D in which the number of Ni atoms is larger than the number of Si atoms and the second layer 16C in which the number of Si atoms is larger than the number of Ni atoms. is doing.
  • the thickness T1 of the second layer 16C is, for example, about 10 nm.
  • MOSFET 1 In a state where a voltage equal to or lower than the threshold value is applied to the gate electrode 17, that is, in an off state, the p body 13 located immediately below the gate oxide film 15 and the n ⁇ SiC layer 12 are reversely biased and become nonconductive.
  • a positive voltage is applied to gate electrode 17
  • an inversion layer is formed in channel region 13 ⁇ / b> A in the vicinity of contact with gate oxide film 15 of p body 13.
  • n + source region 14 and n ⁇ SiC layer 12 are electrically connected, and a current flows between source electrode 22 and drain electrode 20.
  • MOSFET 1 as the silicon carbide semiconductor device in the embodiment.
  • silicon carbide substrate 10 is prepared by substrate preparation step S10 (FIG. 4).
  • n-SiC layer 12 is formed on one main surface 11A of n + SiC substrate 11 by epitaxial growth on n + SiC substrate 11.
  • Epitaxial growth can be carried out, for example, using a mixed gas of SiH 4 (silane) and C 3 H 8 (propane) as a raw material gas.
  • N nitrogen
  • n ⁇ SiC layer 12 containing an n-type impurity at a concentration lower than that of the n-type impurity contained in n + SiC substrate 11 can be formed.
  • an oxide film made of SiO2 is formed on second main surface 12B by, for example, CVD (Chemical Vapor Deposition). Then, after a resist is applied on the oxide film, exposure and development are performed, and a resist film having an opening in a region corresponding to the shape of the desired p body 13 is formed. Then, using the resist film as a mask, the oxide film is partially removed by, for example, RIE (Reactive Ion Etching), so that the oxide film having an opening pattern on n ⁇ SiC layer 12 is removed. A mask layer is formed.
  • CVD Chemical Vapor Deposition
  • a p-type impurity such as Al is ion-implanted into the n ⁇ SiC layer 12 using the mask layer as a mask, thereby forming a p body 13 in the n ⁇ SiC layer 12. Is done.
  • a mask layer having an opening in a region corresponding to the shape of the desired n + source region 14 is formed. Then, using this mask layer as a mask, an n + source region 14 is formed by introducing an n-type impurity such as P (phosphorus) into the n ⁇ SiC layer 12 by ion implantation. Next, a mask layer having an opening in a region corresponding to the shape of the desired p + region 18 is formed. Using this as a mask, p-type impurities such as Al and B are ion-implanted into the n ⁇ SiC layer 12. By introducing, p + region 18 is formed.
  • n ⁇ SiC layer 12 subjected to ion implantation is heated to about 1700 ° C. in, for example, an Ar (argon) atmosphere and is held for about 30 minutes.
  • silicon carbide substrate 10 (FIG. 6) is prepared comprising the p + region 18 in contact with the n + source region 14 and n + source region 14.
  • gate oxide film 15 (insulating film) is formed by gate insulating film forming step S20 (FIG. 4). Specifically, first, the n + substrate 11 on which the n ⁇ SiC layer 12 including the desired ion implantation region is formed by the above process is thermally oxidized. Thermal oxidation can be carried out, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes. As a result, a thermal oxide film 15A (for example, a thickness of about 50 nm) made of silicon dioxide (SiO 2 ) is formed on second main surface 12B.
  • a thermal oxide film 15A for example, a thickness of about 50 nm
  • silicon dioxide SiO 2
  • n + source region 14 and p + region 18 are exposed.
  • contact electrode formation step S30 (FIG. 4) is performed.
  • the contact electrode 16 contains Ni atoms and Si atoms.
  • Contact electrode 16 includes, for example, a compound having a Ni—Si bond. The number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and Si atoms. Note that the contact electrode 16 only needs to contain Ni—Si as a main component, and may contain other elements such as carbon.
  • the film formation rate of the contact electrode 16 is, for example, about 100 mm / min. Preferably, the film formation rate of the contact electrode 16 is about 500 mm / min or less, for example. Thereby, there is a possibility that damage to silicon carbide substrate 10 can be suppressed.
  • the contact electrode 16 is formed by the following method, for example.
  • first layer 16D (see FIG. 2) containing Si atoms and Ni atoms is first formed on silicon carbide substrate 10 so that the number of Ni atoms is larger than the number of Si atoms.
  • the Ni sputtering condition first Ni sputtering condition
  • the Si sputtering condition first Si sputtering condition
  • Ni and Si are sputtered simultaneously under the first Ni sputtering condition and the first Si sputtering condition.
  • the first layer 16D having more Ni atoms than Si atoms is formed in contact with the n + source region 14 and the p + region 18.
  • Ni sputtering conditions and Si sputtering conditions are changed. Thereafter, a second layer 16C (see FIG. 2) containing Si atoms and Ni atoms is formed on the first layer 16D so that the number of Si atoms is larger than the number of Ni atoms.
  • the Ni sputtering condition (second Ni sputtering condition) and the Si sputtering condition (second Si sputtering condition) are selected so that the Si sputtering rate is larger than the Ni sputtering rate.
  • the Ni and Si are sputtered simultaneously under the second Ni sputtering condition and the second Si sputtering condition.
  • the second layer 16C having more Si atoms than Ni atoms is formed on the first layer 16D.
  • contact electrode 16 including first layer 16D and second layer 16C and in contact with n + source region 14 and p + region 18 is formed.
  • the contact electrode 16 may be formed by, for example, a vapor deposition method.
  • the distribution of Ni atoms and Si atoms in the contact electrode 16 will be described.
  • the number of Si atoms on second surface 16 ⁇ / b> A that is a boundary surface between contact electrode 16 and protective electrode 19 is equal to the number of Si atoms on first surface 16 ⁇ / b> B that is the boundary surface with silicon carbide substrate 10. It is preferable that the number is larger.
  • the number of Si atoms on the first surface 16B of the contact electrode 16 is smaller than the number of Ni atoms, but the number of Si atoms on the second surface 16A of the contact electrode 16 may be larger than the number of Ni atoms. preferable.
  • contact electrode 16 is formed, a step of annealing the contact electrode 16 is performed. Thereby, contact electrode 16 is alloyed, and contact electrode 16 in low resistance contact with silicon carbide substrate 10 is formed. Specifically, in an inert gas atmosphere such as Ar, contact electrode 16 and silicon carbide substrate 10 are heated to a temperature of, for example, 950 ° C. or more and 1200 ° C. or less, for example, 1000 ° C., for example, for 30 seconds or more and 300 seconds or less. Held for a while.
  • an inert gas atmosphere such as Ar
  • drain electrode 20 is formed on the surface opposite to second main surface 12B of silicon carbide substrate 10 by drain electrode formation step S40 (FIG. 4).
  • the drain electrode 20 is formed by sputtering Ni to form a Ni layer on the opposite surface and annealing the Ni layer. Note that the above-described layer containing Ni atoms and Si atoms may be used instead of the Ni layer.
  • gate electrode 17 is formed by gate electrode formation step S50 (FIG. 4).
  • a gate electrode 17 made of polysilicon, Al, or the like, which is a conductor extends from one n + source region 14 to the other n + source region 14 and is formed on the gate oxide film 15. Formed to contact.
  • the polysilicon can be contained at a high concentration of P (phosphorus) exceeding 1 ⁇ 10 20 cm ⁇ 3 .
  • the protective electrode 19 is formed by the protective electrode forming step S60 (FIG. 4).
  • the protective electrode 19 made of Al as a conductor is formed on the second surface 16A of the contact electrode 16 by, for example, vapor deposition.
  • the source electrode 22 is completed.
  • a part or all of the layer containing C (carbon) formed in the vicinity of the second surface 16A of the contact electrode 16 is etched by etching the second surface 16A of the contact electrode 16 before the protective electrode 19 is formed. It is preferable to remove.
  • the layer containing C can be removed by, for example, dry etching using Ar or CH 4 or wet etching using ammonia hydrogen peroxide. Thereby, the adhesiveness of the contact electrode 16 and the protective electrode 19 can be improved.
  • the passivation film 21 is formed by a passivation film forming step S70 (FIG. 4).
  • the passivation film 21 made of, for example, SiO 2 is formed so as to extend from the one protective electrode 19 to the gate electrode 17 and to the other protective electrode 19.
  • This passivation film 21 can be formed by, for example, a CVD method.
  • MOSFET 1 is completed.
  • the silicon carbide semiconductor device may be, for example, a trench-type MOSFET or IGBT (Insulated Gate Bipolar Transistor, insulated gate bipolar transistor).
  • IGBT Insulated Gate Bipolar Transistor, insulated gate bipolar transistor
  • the number of Ni atoms in contact electrode 16 is not less than 87% and not more than 92% of the total number of Ni atoms and Si atoms.
  • contact electrode 16 can achieve ohmic contact with n + source region 14 formed on silicon carbide substrate 10 and has low contact with p + region 18 formed on silicon carbide substrate 10. Resistance can be realized.
  • the number of Si atoms on second surface 16A is larger than the number of Si atoms on first surface 16B.
  • precipitation of C atoms can be suppressed by combining Si atoms with C atoms.
  • adhesion between the contact electrode 16 and the protective electrode 19 can be improved.
  • the number of Si atoms on second surface 16A is larger than the number of Ni atoms on second surface 16A. Therefore, oxidation of Ni atoms can be suppressed.
  • contact electrode 16 includes Ni atoms and Si atoms, and the number of Ni atoms is 87% or more and 92% or less of the total number of Ni atoms and the number of Si atoms. It is. Thereby, contact electrode 16 can achieve ohmic contact with n + source region 14 formed on silicon carbide substrate 10 and has low contact with p + region 18 formed on silicon carbide substrate 10. Resistance can be realized.
  • contact electrode 16 is formed in second layer 16C facing protective electrode 19 such that the number of Si atoms is greater than the number of Ni atoms.
  • precipitation of C atoms can be suppressed by combining Si atoms with C atoms.
  • adhesion between the contact electrode 16 and the protective electrode 19 can be improved.
  • a silicon carbide substrate in which a p-type impurity region was formed and a silicon carbide substrate in which an n-type impurity region was formed were prepared.
  • a contact electrode was formed in contact with the p-type impurity region formed on the silicon carbide substrate, and a contact electrode was formed in contact with the n-type impurity region formed on the silicon carbide substrate.
  • the silicon carbide substrate and the contact electrode were annealed. Annealing was performed under the conditions described in the embodiment.
  • the contact resistance of the contact electrode to the p-type impurity region and the n-type impurity region formed on the silicon carbide substrate was measured.
  • the contact resistance was measured by the TLM (Transmission Line Model) method.
  • the relationship between the contact resistance and the ratio of Ni atoms will be described.
  • the Ni atom ratio was measured by EPMA analysis. As shown in FIG. 9, it was confirmed that when the Ni atom ratio is 87% or more and 92% or less, the contact resistance of the p-type impurity region and the contact electrode is drastically reduced.
  • the contact resistance (resistivity) in this range was about 1 ⁇ 10 ⁇ 3 ⁇ cm 2 to 1 ⁇ 10 ⁇ 2 ⁇ cm 2 .
  • the contact resistance of the n-type impurity region and the contact electrode was about 1 ⁇ 10 ⁇ 6 ⁇ cm 2 to 1 ⁇ 10 ⁇ 5 ⁇ cm 2 even when the Ni atom ratio was in the range of 87% to 92%. It was confirmed that the n-type impurity region and the contact electrode are in ohmic contact.
  • MOSFET silicon carbide semiconductor device
  • 10 silicon carbide substrate, 11 n + substrate, 12 n ⁇ SiC layer, 12B second main surface, 13 p body, 13A channel region, 14 n + source region, 15 gate oxide film (Insulating film), 15A thermal oxide film, 16 contact electrode, 16A second surface, 16B first surface, 17 gate electrode, 18 p + region, 19 protective electrode, 20 drain electrode, 21 passivation film, 22 source electrode .

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　炭化珪素半導体装置（１）は、炭化珪素基板（１０）と、コンタクト電極（１６）とを有している。炭化珪素基板（１０）は、ｎ型領域（１４）およびｎ型領域（１４）と接するｐ型領域（１８）を含む。コンタクト電極（１６）は、ｎ型領域（１４）およびｐ型領域（１８）と接する。コンタクト電極（１６）はＮｉ原子およびＳｉ原子を含む。Ｎｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。これにより、ｎ型不純物領域に対してオーミック接触可能であり、かつｐ型不純物領域に対して低接触抵抗を実現可能な炭化珪素半導体装置およびその製造方法を提供することができる。

Description

炭化珪素半導体装置およびその製造方法
　本発明は炭化珪素半導体装置およびその製造方法に関し、より特定的には、コンタクト電極を有する炭化珪素半導体装置およびその製造方法に関する。
　近年、半導体装置の製造用に炭化珪素基板が用いられ始めている。炭化珪素は珪素に比べて大きなバンドギャップを有する。そのため、炭化珪素基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の劣化が小さいといった利点を有する。
　たとえば、特開平７－９９１６９号公報（特許文献１）において、ｎ型の炭化珪素基板にオーミック接触する電極を形成する方法が開示されている。当該方法よれば、ｎ型炭化珪素基板上にＮｉ（ニッケル）の組成比が３３～６７原子％のＮｉＳｉ（ニッケル珪素）合金層を形成後、熱処理を施すことにより、ｎ型炭化珪素基板とオーミック接触する電極が形成される。
特開平７－９９１６９号公報
　しかしながら、特開平７－９９１６９号公報（特許文献１）に記載の方法で製造された電極は、ｎ型炭化珪素基板に対してオーミック接触を実現することが可能であるが、ｐ型炭化珪素基板に対しての接触抵抗は大きかった。
　そこで本発明の目的は、ｎ型不純物領域に対してオーミック接触可能であり、かつｐ型不純物領域に対して低接触抵抗を実現可能な炭化珪素半導体装置およびその製造方法を提供することである。
　本発明に係る炭化珪素半導体装置は、炭化珪素基板と、コンタクト電極とを有している。炭化珪素基板は、ｎ型領域およびｎ型領域と接するｐ型領域を含む。コンタクト電極は、ｎ型領域およびｐ型領域と接する。コンタクト電極はＮｉ原子およびＳｉ原子を含む。Ｎｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。
　本発明に係る炭化珪素半導体装置によれば、コンタクト電極におけるＮｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。これにより、コンタクト電極は炭化珪素基板に形成されたｎ型領域に対してオーミック接触を実現可能であり、かつ炭化珪素基板に形成されたｐ型領域に対しても低接触抵抗を実現することができる。
　上記の炭化珪素半導体装置において好ましくは、保護電極をさらに有する。コンタクト電極は、炭化珪素基板と接する第１の面と、第１の面の反対側の第２の面とを有している。保護電極は、コンタクト電極と第２の面において接する。第２の面におけるＳｉ原子の数は、第１の面におけるＳｉ原子の数よりも多い。
　上記の炭化珪素半導体装置によれば、第２の面におけるＳｉ原子の数は、第１の面におけるＳｉ原子の数よりも多い。これにより、Ｓｉ原子がＣ原子と結合することによりＣ原子の析出を抑制することができる。結果として、コンタクト電極と保護電極との密着性を向上させることができる。
　上記の炭化珪素半導体装置において好ましくは、第２の面におけるＳｉ原子の数は、第２の面におけるＮｉ原子の数よりも多い。これにより、Ｎｉ原子の酸化を抑制することができる。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。ｎ型領域およびｎ型領域と接するｐ型領域を含む炭化珪素基板が準備される。ｎ型領域およびｐ型領域と接するコンタクト電極が形成される。コンタクト電極を形成後、コンタクト電極がアニールされる。コンタクト電極はＮｉ原子およびＳｉ原子を含み、Ｎｉ原子の数は、Ｎｉ原子の数およびＳｉ原子の数の総数の８７％以上９２％以下である。
　本発明に係る炭化珪素半導体装置の製造方法によれば、コンタクト電極はＮｉ原子およびＳｉ原子を含み、Ｎｉ原子の数は、Ｎｉ原子の数およびＳｉ原子の数の総数の８７％以上９２％以下である。これにより、コンタクト電極は炭化珪素基板に形成されたｎ型領域に対してオーミック接触を実現可能であり、かつ炭化珪素基板に形成されたｐ型領域に対しても低接触抵抗を実現することができる。
　上記の炭化珪素半導体装置の製造方法において好ましくは、コンタクト電極を形成する工程はさらに以下の工程を有している。Ｓｉ原子の数よりもＮｉ原子の数が多くなるようにＳｉ原子およびＮｉ原子を含む第１の層が炭化珪素基板上に形成される。Ｎｉ原子の数よりもＳｉ原子の数が多くなるようにＳｉ原子およびＮｉ原子を含む第２の層が第１の層上に形成される。
　上記の炭化珪素半導体装置の製造方法によれば、保護電極に対向する第２の層において、Ｓｉ原子の数がＮｉ原子の数よりも多くなる。これにより、Ｓｉ原子がＣ原子と結合することによりＣ原子の析出を抑制することができる。結果として、コンタクト電極と保護電極との密着性を向上させることができる。
　以上の説明から明らかなように、本発明によれば、ｎ型不純物領域に対してオーミック接触可能であり、かつｐ型不純物領域に対して低接触抵抗を実現可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構成を示す概略断面図である。 図１における領域Ｒの拡大断面図である。 コンタクト電極における原子の数と厚み方向の位置との関係を示す図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を示す概略断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を示す概略断面図である。 Ｎｉの組成比と接触抵抗との関係を示す図である。
　以下、図面に基づいて本発明の一実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　まず本発明の一実施の形態における炭化珪素半導体装置としてのＭＯＳＦＥＴ１（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
　図１を参照して、ＭＯＳＦＥＴ１は炭化珪素基板１０を有する。炭化珪素基板１０は、ｎ+基板１１と、ｎ-ＳｉＣ層１２と、ｐボディ１３と、ｎ+ソース領域１４と、ｐ+領域１８とを有する。
　ｎ+基板１１は、炭化珪素（ＳｉＣ）からなる、導電型がｎ型の基板である。ｎ+基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
　ｎ-ＳｉＣ層１２は、ＳｉＣからなる、導電型がｎ型の半導体層である。ｎ-ＳｉＣ層１２は、ｎ+基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成されている。ｎ-ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ+基板１１に含まれるｎ型不純物よりも低い濃度、たとえば５×１０15ｃｍ-3の濃度で含まれている。
　一対のｐボディ１３はｐ型の導電型を有する。一対のｐボディ１３は、ｎ-ＳｉＣ層１２において、ｎ+基板１１側の第１の主面１２Ａとは反対側の第２の主面１２Ｂ（基板面）を含むように互いに分離して形成されている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などであり、ｎ+基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０17ｃｍ-3の濃度で含まれている。
　ｎ+ソース領域１４はｎ型の導電型を有するｎ型領域である。ｎ+ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ+ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ-ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
　ｐ+領域１８はｐ型の導電型を有するｐ型領域である。ｐ+領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ+ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ+ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ+領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
　またＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５（絶縁膜）と、ゲート電極１７と、一対のコンタクト電極１６（ソースコンタクト電極）と、保護電極１９と、ドレイン電極２０と、パシベーション膜２１とを備えている。
　ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにｎ-ＳｉＣ層１２の第２の主面１２Ｂ上に形成されている。ゲート酸化膜１５は、好ましくは酸化珪素膜および窒化珪素膜の少なくともいずれかを含み、たとえば二酸化珪素（ＳｉＯ2）からなっている。
　ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
　コンタクト電極１６は、一対のｎ+ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ+領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。コンタクト電極１６の構成の詳細については後述する。
　保護電極１９は、コンタクト電極１６に接触して形成されており、Ａｌなどの導電体からなっている。そして、保護電極１９は、コンタクト電極１６を介してｎ+ソース領域１４と電気的に接続されている。この保護電極１９とコンタクト電極１６とは、ソース電極２２を構成する。
　ドレイン電極２０は、ｎ+基板１１においてｎ-ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極２０は、たとえば上記コンタクト電極１６と同様の構成を有していてもよいし、Ｎｉ（ニッケル）など、ｎ+基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。
　パシベーション膜２１は、一方の保護電極１９上からゲート電極１７上を通り、他方の保護電極１９上にまで延在するように形成されている。このパシベーション膜２１は、たとえばＳｉＯ2からなっており、保護電極１９およびゲート電極１７を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１を保護する機能を有している。
　次に、図２を参照して、図１におけるＭＯＳＦＥＴ１の領域Ｒの構成の詳細について説明する。
　図２を参照して、領域Ｒは、ｎ+ソース領域１４と、ｐ+領域１８と、コンタクト電極１６と、保護電極１９とを含んでいる領域である。ｐ+領域１８はｎ+ソース領域１４と接している。コンタクト電極１６は、ｎ+ソース領域１４およびｐ+領域１８に接している。コンタクト電極１６はＮｉ原子およびＳｉ原子を含んでおり、厚みＴ２はたとえば１００ｎｍである。コンタクト電極１６は、たとえばＮｉ－Ｓｉ結合を有する化合物を含んでいる。Ｎｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。なお、コンタクト電極１６は主成分としてＮｉ－Ｓｉを含んでいればよく、たとえば炭素などの他の元素が含まれていても構わない。また、Ｎｉ原子の数のＮｉ原子およびＳｉ原子の数の総数に対する比率は、たとえばＥＰＭＡ(Electron　Probe　Micro　Analyzer)により測定することができる。当該Ｎｉ原子の比率は、たとえばコンタクト電極１６の厚み方向の中央付近での値である。
　コンタクト電極１６は、炭化珪素基板１０と接する第１の面１６Ｂと、第１の面１６Ｂの反対側の第２の面１６Ａとを有している。保護電極１９は、コンタクト電極１６と第２の面１６Ａにおいて接している。
[規則91に基づく訂正 31.07.2014]　
　図２および図３を参照して、コンタクト電極１６におけるＮｉ原子およびＳｉ原子の分布について説明する。図３における右側が炭化珪素基板１０側であり、左側が保護電極１９側である。図３に示すように、コンタクト電極１６の保護電極１９との境界面である第２の面１６ＡにおけるＳｉ原子の数は、炭化珪素基板１０との境界面である第１の面１６ＢにおけるＳｉ原子の数よりも多いことが好ましい。また、コンタクト電極１６の第１の面１６ＢにおけるＳｉ原子の数はＮｉ原子の数よりも少ないが、コンタクト電極１６の第２の面１６ＡにおけるＳｉ原子の数はＮｉ原子の数よりも多いことが好ましい。
　上記のように、コンタクト電極１６は、好ましくは、Ｎｉ原子の数がＳｉ原子の数よりも多い第１の層１６ＤおよびＳｉ原子の数がＮｉ原子の数よりも多い第２の層１６Ｃを有している。当該第２の層１６Ｃの厚みＴ１は、たとえば１０ｎｍ程度である。
　次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ-ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ+ソース領域１４とｎ-ＳｉＣ層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
　次に、実施の形態における炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
　図５および図６を参照して、まず基板準備工程Ｓ１０（図４）によって炭化珪素基板１０が準備される。
　具体的には、まずｎ+ＳｉＣ基板１１上におけるエピタキシャル成長により、ｎ+ＳｉＣ基板１１の一方の主面１１Ａ上にｎ-ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮ（窒素）を導入する。これにより、ｎ+ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ-ＳｉＣ層１２を形成することができる。
　次に第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ｎ-ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ-ＳｉＣ層１２にイオン注入することにより、ｎ-ＳｉＣ層１２にｐボディ１３が形成される。
　次に、マスクとして使用された上記酸化膜が除去された上で、所望のｎ+ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐ（リン）などのｎ型不純物がｎ-ＳｉＣ層１２にイオン注入により導入されることによりｎ+ソース領域１４が形成される。次に、所望のｐ+領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ-ＳｉＣ層１２にイオン注入により導入されることによりｐ+領域１８が形成される。
　次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施されたｎ-ＳｉＣ層１２が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。以上により、ｎ+ソース領域１４およびｎ+ソース領域１４と接するｐ+領域１８を含む炭化珪素基板１０（図６）が準備される。
　図７を参照して、ゲート絶縁膜形成工程Ｓ２０（図４）によって、ゲート酸化膜１５（絶縁膜）が形成される。具体的には、まず、上記工程が実施されて所望のイオン注入領域を含むｎ-ＳｉＣ層１２が形成されたｎ+基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより第２の主面１２Ｂ上に、二酸化珪素（ＳｉＯ2）からなる熱酸化膜１５Ａ（たとえば厚み５０ｎｍ程度）が形成される。
　次に、熱酸化膜１５Ａ上にレジストが塗布された後、露光および現像が行なわれ、コンタクト電極１６（図１参照）を形成すべき領域に応じた開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより熱酸化膜が部分的に除去される。これにより、ｎ+ソース領域１４およびｐ+領域１８が露出される。
　図８を参照して、コンタクト電極形成工程Ｓ３０（図４）が行われる。
　上記工程で露出されたｎ+ソース領域１４およびｐ+領域１８上に接するコンタクト電極１６、たとえばスパッタリング法によって形成される。コンタクト電極１６はＮｉ原子およびＳｉ原子を含んでいる。コンタクト電極１６は、たとえばＮｉ－Ｓｉ結合を有する化合物を含んでいる。Ｎｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。なお、コンタクト電極１６は主成分としてＮｉ－Ｓｉを含んでいればよく、たとえば炭素などの他の元素が含まれていても構わない。
　コンタクト電極１６の成膜レートは、たとえば毎分１００Å程度である。好ましくは、コンタクト電極１６の成膜レートは、たとえば毎分５００Å程度以下である。これにより、炭化珪素基板１０に対するダメージを抑えることができる可能性がある。
　コンタクト電極１６の形成は、たとえば以下の方法で行われる。たとえば、まずＳｉ原子の数よりもＮｉ原子の数が多くなるようにＳｉ原子およびＮｉ原子を含む第１の層１６Ｄ（図２参照）が炭化珪素基板１０上に形成される。たとえば、ＮｉのスパッタリングレートがＳｉのスパッタリングレートよりも大きくなるように、Ｎｉのスパッタリング条件（第１のＮｉスパッタリング条件）およびＳｉのスパッタリング条件（第１のＳｉスパッタリング条件）がそれぞれ選定される。当該第１のＮｉスパッタリング条件および第１のＳｉスパッタリング条件により、ＮｉおよびＳｉが同時にスパッタリングされる。これにより、Ｓｉ原子の数よりもＮｉ原子の数が多い第１の層１６Ｄがｎ+ソース領域１４およびｐ+領域１８に接して形成される。
　次に、Ｎｉのスパッタリング条件およびＳｉのスパッタリング条件が変更される。その後、Ｎｉ原子の数よりもＳｉ原子の数が多くなるようにＳｉ原子およびＮｉ原子を含む第２の層１６Ｃ（図２参照）が第１の層１６Ｄ上に形成される。具体的には、ＳｉのスパッタリングレートがＮｉのスパッタリングレートよりも大きくなるように、Ｎｉのスパッタリング条件（第２のＮｉスパッタリング条件）およびＳｉのスパッタリング条件（第２のＳｉスパッタリング条件）がそれぞれ選定される。当該第２のＮｉスパッタリング条件および第２のＳｉスパッタリング条件により、ＮｉおよびＳｉが同時にスパッタリングされる。これにより、Ｎｉ原子の数よりもＳｉ原子の数が多い第２の層１６Ｃが第１の層１６Ｄ上に形成される。以上により、第１の層１６Ｄと第２の層１６Ｃとを含み、ｎ+ソース領域１４およびｐ+領域１８と接触するコンタクト電極１６が形成される。なお、コンタクト電極１６の形成はたとえば蒸着法によって行なわれても構わない。
[規則91に基づく訂正 31.07.2014]　
　図３を参照して、当該コンタクト電極１６におけるＮｉ原子およびＳｉ原子の分布について説明する。図３に示すように、コンタクト電極１６の保護電極１９との境界面である第２の面１６ＡにおけるＳｉ原子の数は、炭化珪素基板１０との境界面である第１の面１６ＢにおけるＳｉ原子の数よりも多いことが好ましい。また、コンタクト電極１６の第１の面１６ＢにおけるＳｉ原子の数はＮｉ原子の数よりも少ないが、コンタクト電極１６の第２の面１６ＡにおけるＳｉ原子の数はＮｉ原子の数よりも多いことが好ましい。
　コンタクト電極１６形成後、コンタクト電極１６をアニールする工程が行われる。これにより、コンタクト電極１６が合金化され、炭化珪素基板１０と低抵抗接触するコンタクト電極１６が形成される。具体的には、Ａｒなどの不活性ガス雰囲気中において、コンタクト電極１６および炭化珪素基板１０は、たとえば９５０℃以上１２００℃以下の温度、たとえば１０００℃に加熱され、たとえば３０秒以上３００秒以下の間保持される。
　次にドレイン電極形成工程Ｓ４０（図４）によってドレイン電極２０が炭化珪素基板１０の第２の主面１２Ｂとは反対側の面に形成される。たとえば、ＮｉをスパッタリングしてＮｉ層を当該反対側の面に形成し、当該Ｎｉ層をアニールすることによりドレイン電極２０が形成される。なお、当該Ｎｉ層の代わりに上述したＮｉ原子およびＳｉ原子を含む層が用いられても構わない。
　再び図１を参照して、ゲート電極形成工程Ｓ５０（図４）によってゲート電極１７が形成される。この工程では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐ（リン）が１×１０20ｃｍ-3を超える高い濃度で含まれるものとすることができる。
　次に保護電極形成工程Ｓ６０（図４）によって保護電極１９が形成される。この工程では、たとえば蒸着法により、導電体であるＡｌからなる保護電極１９が、コンタクト電極１６の第２の面１６Ａ上に形成される。これによりソース電極２２が完成する。なお、保護電極１９形成前に、コンタクト電極１６の第２の面１６Ａをエッチングすることにより、コンタクト電極１６の第２の面１６Ａ付近に形成されたＣ（炭素）を含む層を一部または全部除去することが好ましい。Ｃを含む層の除去は、たとえばＡｒまたはＣＨ4を用いたドライエッチングやアンモニア過酸化水素水を用いたウェットエッチングにより行うことができる。これにより、コンタクト電極１６および保護電極１９の密着性を向上させることができる。
　次にパシベーション膜形成工程Ｓ７０（図４）によってパシベーション膜２１が形成される。この工程では、一方の保護電極１９上からゲート電極１７上を通り、他方の保護電極１９上にまで延在するように、たとえばＳｉＯ2からなるこのパシベーション膜２１が形成される。このパシベーション膜２１は、たとえばＣＶＤ法により形成することができる。以上によりＭＯＳＦＥＴ１が完成する。
　なお上記実施の形態におけるｎ型とｐ型とが入れ替えられた構成が用いられてもよい。また上記においては、本発明の炭化珪素半導体装置の一例として、プレーナ型のＭＯＳＦＥＴについて説明したがこれに限られない。たとえば、炭化珪素半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポ-ラトランジスタ）などであっても構わない。
　次に、本実施の形態の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１によれば、コンタクト電極１６におけるＮｉ原子の数は、Ｎｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下である。これにより、コンタクト電極１６は炭化珪素基板１０に形成されたｎ+ソース領域１４に対してオーミック接触を実現可能であり、かつ炭化珪素基板１０に形成されたｐ+領域１８に対しても低接触抵抗を実現することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１によれば、第２の面１６ＡにおけるＳｉ原子の数は、第１の面１６ＢにおけるＳｉ原子の数よりも多い。これにより、Ｓｉ原子がＣ原子と結合することによりＣ原子の析出を抑制することができる。結果として、コンタクト電極１６と保護電極１９との密着性を向上させることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第２の面１６ＡにおけるＳｉ原子の数は、第２の面１６ＡにおけるＮｉ原子の数よりも多い。これにより、Ｎｉ原子の酸化を抑制することができる。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、コンタクト電極１６はＮｉ原子およびＳｉ原子を含み、Ｎｉ原子の数は、Ｎｉ原子の数およびＳｉ原子の数の総数の８７％以上９２％以下である。これにより、コンタクト電極１６は炭化珪素基板１０に形成されたｎ+ソース領域１４に対してオーミック接触を実現可能であり、かつ炭化珪素基板１０に形成されたｐ+領域１８に対しても低接触抵抗を実現することができる。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、保護電極１９に対向する第２の層１６Ｃにおいて、Ｓｉ原子の数がＮｉ原子の数よりも多くなるようにコンタクト電極１６が形成される。これにより、Ｓｉ原子がＣ原子と結合することによりＣ原子の析出を抑制することができる。結果として、コンタクト電極１６と保護電極１９との密着性を向上させることができる。
　次に、本発明の実施例について説明する。まず最初に、ｐ型不純物領域が形成された炭化珪素基板とｎ型不純物領域が形成された炭化珪素基板が準備された。炭化珪素基板に形成されたｐ型不純物領域に接してコンタクト電極を形成し、炭化珪素基板に形成されたｎ型不純物領域に接してコンタクト電極を形成した。コンタクト電極形成後、炭化珪素基板およびコンタクト電極をアニールした。アニールは、実施の形態で説明した条件で行われた。コンタクト電極に含まれるＳｉ原子およびＮｉ原子に対するＮｉ原子の比率を変更した５種類のコンタクト電極を、ｐ型不純物領域を有する炭化珪素基板およびｎ型不純物領域を有する炭化珪素基板のそれぞれに対して形成した。
　コンタクト電極の炭化珪素基板に形成されたｐ型不純物領域およびｎ型不純物領域に対する接触抵抗を測定した。接触抵抗の測定はＴＬＭ（Transmission　Line　Model）法により行った。
　図９を参照して、接触抵抗とＮｉ原子の比率との関係について説明する。なお、Ｎｉ原子の比率はＥＰＭＡ分析により測定された。図９に示すように、Ｎｉ原子の比率が８７％以上９２％以下の場合、ｐ型不純物領域およびコンタクト電極の接触抵抗が急激に低減することが確認された。当該範囲における接触抵抗（抵抗率）は、１×１０-3Ωｃｍ2以上１×１０-2Ωｃｍ2以下程度であった。また、ｎ型不純物領域およびコンタクト電極の接触抵抗は、Ｎｉ原子の比率が８７％以上９２％以下の範囲においても１×１０-6Ωｃｍ2以上１×１０-5Ωｃｍ2以下程度であった。ｎ型不純物領域およびコンタクト電極はオーミック接触していることが確認された。
　以上より、コンタクト電極におけるＮｉ原子の数をＮｉ原子およびＳｉ原子の数の総数の８７％以上９２％以下にすることにより、炭化珪素基板に形成されたｎ型不純物領域に対してオーミック接触可能であり、かつ炭化珪素基板に形成されたｐ型不純物領域に対して低接触抵抗を実現可能であることが実証された。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　ＭＯＳＦＥＴ（炭化珪素半導体装置）、１０　炭化珪素基板、１１　ｎ+基板、１２　ｎ-ＳｉＣ層、１２Ｂ　第２の主面、１３　ｐボディ、１３Ａ　チャネル領域、１４　ｎ+ソース領域、１５　ゲート酸化膜（絶縁膜）、１５Ａ　熱酸化膜、１６　コンタクト電極、１６Ａ　第２の面、１６Ｂ　第１の面、１７　ゲート電極、１８　ｐ+領域、１９　保護電極、２０　ドレイン電極、２１　パシベーション膜、２２　ソース電極。

Claims (5)

  1. 　ｎ型領域および前記ｎ型領域と接するｐ型領域を含む炭化珪素基板と、
    　前記ｎ型領域および前記ｐ型領域と接するコンタクト電極とを備え、
    　前記コンタクト電極はＮｉ原子およびＳｉ原子を含み、
    　前記Ｎｉ原子の数は、前記Ｎｉ原子および前記Ｓｉ原子の数の総数の８７％以上９２％以下である、炭化珪素半導体装置。
  2. 　前記コンタクト電極は、前記炭化珪素基板と接する第１の面と、前記第１の面の反対側の第２の面とを有し、
    　前記コンタクト電極と前記第２の面において接する保護電極をさらに備え、
    　前記第２の面における前記Ｓｉ原子の数は、前記第１の面における前記Ｓｉ原子の数よりも多い、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第２の面における前記Ｓｉ原子の数は、前記第２の面における前記Ｎｉ原子の数よりも多い、請求項２に記載の炭化珪素半導体装置。
  4. 　ｎ型領域および前記ｎ型領域と接するｐ型領域を含む炭化珪素基板を準備する工程と、
    　前記ｎ型領域および前記ｐ型領域と接するコンタクト電極を形成する工程とを備え、
    　前記コンタクト電極はＮｉ原子およびＳｉ原子を含み、前記Ｎｉ原子の数は、前記Ｎｉ原子の数および前記Ｓｉ原子の数の総数の８７％以上９２％以下であり、さらに
    　前記コンタクト電極を形成後、前記コンタクト電極をアニールする工程とを備えた、炭化珪素半導体装置の製造方法。
  5. 　前記コンタクト電極を形成する工程は、前記Ｓｉ原子の数よりも前記Ｎｉ原子の数が多くなるように前記Ｓｉ原子および前記Ｎｉ原子を含む第１の層を前記炭化珪素基板上に形成する工程と、
    　前記Ｎｉ原子の数よりも前記Ｓｉ原子の数が多くなるように前記Ｓｉ原子および前記Ｎｉ原子を含む第２の層を前記第１の層上に形成する工程とを含む、請求項４に記載の炭化珪素半導体装置の製造方法。
PCT/JP2013/061917 2012-06-21 2013-04-23 炭化珪素半導体装置およびその製造方法 WO2013190901A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012139385A JP2014003252A (ja) 2012-06-21 2012-06-21 炭化珪素半導体装置およびその製造方法
JP2012-139385 2012-06-21

Publications (2)

Publication Number Publication Date
WO2013190901A1 WO2013190901A1 (ja) 2013-12-27
WO2013190901A9 true WO2013190901A9 (ja) 2014-10-16

Family

ID=49768508

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/061917 WO2013190901A1 (ja) 2012-06-21 2013-04-23 炭化珪素半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US8866156B2 (ja)
JP (1) JP2014003252A (ja)
WO (1) WO2013190901A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105223420B (zh) * 2015-09-28 2017-07-07 深圳市华星光电技术有限公司 用于测量接触电阻的tft及接触电阻的测量方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3079851B2 (ja) 1993-09-28 2000-08-21 富士電機株式会社 炭化けい素電子デバイスの製造方法
US5442200A (en) * 1994-06-03 1995-08-15 Advanced Technology Materials, Inc. Low resistance, stable ohmic contacts to silcon carbide, and method of making the same
US7132701B1 (en) * 2001-07-27 2006-11-07 Fairchild Semiconductor Corporation Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
JP4594113B2 (ja) * 2005-01-19 2010-12-08 新電元工業株式会社 半導体装置の製造方法
JP5309600B2 (ja) * 2008-02-22 2013-10-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2011176183A (ja) * 2010-02-25 2011-09-08 Toyota Motor Corp 半導体装置の製造方法
JP5418466B2 (ja) 2010-11-01 2014-02-19 住友電気工業株式会社 半導体装置およびその製造方法
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2013190901A1 (ja) 2013-12-27
JP2014003252A (ja) 2014-01-09
US8866156B2 (en) 2014-10-21
US20130341646A1 (en) 2013-12-26

Similar Documents

Publication Publication Date Title
JP5558392B2 (ja) 半導体装置とその製造方法
JP5668414B2 (ja) 半導体装置の製造方法
KR20100100585A (ko) 반도체 장치의 제조 방법 및 반도체 장치
WO2012165008A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2014068813A1 (ja) 半導体装置
JP2007242744A (ja) 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置
WO2015076166A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
US20120231617A1 (en) Method of manufacturing semiconductor device
JP2010034481A (ja) 半導体装置の製造方法および半導体装置
WO2013190907A1 (ja) 炭化珪素半導体装置
JP5626037B2 (ja) 半導体装置の製造方法
JP5704003B2 (ja) 半導体装置の製造方法
WO2013190901A9 (ja) 炭化珪素半導体装置およびその製造方法
US8796123B2 (en) Method of manufacturing silicon carbide semiconductor device
JP6070790B2 (ja) 半導体装置の製造方法および半導体装置
WO2019198167A1 (ja) 半導体装置の製造方法及び半導体装置
JP5439856B2 (ja) 絶縁ゲート型電界効果トランジスタ
CA2793467A1 (en) Method of manufacturing silicon carbide semiconductor device
JP2013232563A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13807388

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13807388

Country of ref document: EP

Kind code of ref document: A1