JP6668843B2 - 半導体装置および製造方法 - Google Patents

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Description

本発明は、半導体装置および製造方法に関する。
従来、ＳｉＣ等の半導体基板に形成した半導体素子において、アルミニウム等の電極の下にチタン等のバリア膜を形成する構造が知られている（例えば、特許文献１参照）。バリア膜に水素原子または水素イオンを吸蔵することで、ゲート絶縁膜を保護し、半導体素子のしきい値の変動を抑制できる。
特許文献１ 特開２０１５−１０９４７４号公報
電極形成時、または、電極形成後の熱処理によってバリア膜が電極と合金化して、バリア膜が消失する場合がある。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は半導体基板を有してよい。半導体装置は、半導体基板の上方に形成された第１層を有してよい。第１層は、水素吸蔵性を有する第１金属を含有してよい。半導体装置は、第１金属の層の上方に形成された第２層を有してよい。第２層は、第１金属とは異なる第２金属を含有してよい。半導体装置は、第１層および第２層の間に形成され、シリコンを含有するＳｉ含有層を有してよい。
第２層はシリコンを更に含有してよい。Ｓｉ含有層は、シリコン濃度が第２層よりも高くてよい。第２金属はアルミニウムであってよい。第１金属はチタンであってよい。
第１層および第２層の間に形成された第１金属および第２金属の合金層を更に備えてよい。第１層と合金層との間に、Ｓｉ含有層が配置されてよい。
Ｓｉ含有層の深さ方向におけるシリコンの濃度分布はピークを有してよい。ピークよりも第１層側に比べて、ピークよりも第２層側におけるシリコン濃度が緩やかに減少してよい。
シリコンの濃度分布のピークの位置においてシリコンの質量比が１０％以上であってよい。Ｓｉ含有層の厚みが、１０ｎｍ以上であってよい。Ｓｉ含有層の厚みが１５０ｎｍ以下であってよい。第１層の厚みが１０ｎｍ以上であってよい。第１層の厚みが１．０μｍ以下であってよい。
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の上方に第１層を形成する第１層形成段階を有してよい。第１層は、水素吸蔵性を有する第１金属を含有してよい。製造方法は、第１金属の層の上方に第２層を形成する第２層形成段階を有してよい。第２層は、第１金属とは異なる第２金属を含有してよい。製造方法は、第１層および第２層の間に、シリコンを含有するＳｉ含有層を形成するＳｉ含有層形成段階を有してよい。
第２層形成段階においては、成膜チャンバー内がアルゴン雰囲気であってよい。チャンバー圧力が０．１Ｐａ以上であってよい。チャンバー圧力が０．５Ｐａ以下であってよい。半導体基板の温度が１９０度以上であってよい。半導体基板の温度が４００度以下であってよい。第２層形成段階において第２層を形成することで、第１層および第２層の間にシリコンを偏析させ、Ｓｉ含有層を形成してよい。
第２層形成段階において、半導体基板の温度が２５０度以上であってよい。半導体基板の温度が２７０度以下であってよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００を示す断面図である。 ゲート絶縁膜２２近傍の断面における、シリコン濃度分布を計測した計測結果の模式図である。 図２に示したＳｉ含有層４２の深さ方向におけるシリコンの濃度分布の一例を示す図である。 半導体装置１００の製造方法において、上側水素吸蔵層４０からソース電極３０までの各金属層を形成する工程の一例を示す断面図である。 半導体装置１００のしきい値変動を測定した結果を示す図である。 半導体装置１００の他の構造例を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の一つの実施形態に係る半導体装置１００を示す断面図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０には、パワーＭＯＳＦＥＴ等の半導体素子が形成される。半導体基板１０は、例えばＳｉＣ等の半導体で形成される。本例の半導体基板１０はＮ型である。
本例の半導体基板１０の上面には、Ｎ型のドリフト層１２が形成される。ドリフト層１２は、例えばＳｉＣ等の半導体を半導体基板１０の上にエピタキシャル成長して形成する。半導体基板１０の下面には、ドレイン電極２６が形成される。
ドリフト層１２の上面の一部の領域には、Ｐ型のベース領域１４が形成される。ベース領域１４は、例えばドリフト層１２の上面の一部の領域にアルミニウム等のＰ型の不純物を注入して形成する。
ベース領域１４の上面には、Ｐ型の上面領域１８が形成される。上面領域１８は、例えばＳｉＣ等の半導体をベース領域１４上にエピタキシャル成長して形成する。上面領域１８の一部の領域には、上面領域１８の上面から下面まで到達するＰ＋型のコンタクト領域１６が形成される。コンタクト領域１６は、例えば上面領域１８の一部の領域に、アルミニウム等のＰ型の不純物を注入して形成する。
上面領域１８の一部の領域には、Ｎ＋型のソース領域２０が形成される。ソース領域２０は、例えば上面領域１８の一部の領域に、リン等のＮ型の不純物を注入して形成する。分離した上面領域１８の間、および、分離したベース領域１４の間にはＮ型の領域が形成され、ドリフト層１２と接続されている。本明細書では、当該Ｎ型の領域も、ドリフト層１２と称する。ソース領域２０およびコンタクト領域１６に不純物を注入した後、アルゴン等の不活性ガス雰囲気中で半導体層をアニールして、不純物を活性化させてもよい。
半導体層の上面において、上面領域１８は、ソース領域２０およびドリフト層１２に挟まれて形成される。ソース領域２０およびドリフト層１２の間の上面領域１８の上方には、ゲート電極２４が形成される。ゲート電極２４は、例えば不純物が注入されたポリシリコンで形成される。ゲート電極２４は、ソース領域２０およびドリフト層１２の上方にも形成されてよい。
ゲート絶縁膜２２は、ゲート電極２４とドリフト層１２等の半導体層とを絶縁する。ゲート絶縁膜２２として、例えばＳｉＯ２等の絶縁材料を、ＣＶＤ等の方法で形成する。ゲート絶縁膜２２は、ソース領域２０およびコンタクト領域１６の一部を露出させる。
ゲート絶縁膜２２上には、バリア層３４が形成される。バリア層３４は、ゲート絶縁膜２２を覆って形成される。バリア層３４は、例えば窒化チタンで形成される。また、ゲート絶縁膜２２で覆われていないソース領域２０およびコンタクト領域１６の上面に、シリサイド層３２を形成する。シリサイド層３２は、例えばニッケルシリサイド層である。
バリア層３４およびシリサイド層３２の上には、下側水素吸蔵層３６が形成される。下側水素吸蔵層３６は、チタン等の水素吸蔵性を有する金属で形成される。下側水素吸蔵層３６上には、窒化物層３８が形成される。窒化物層３８は、例えば窒化チタンで形成される。
窒化物層３８上には、第１層の一例である上側水素吸蔵層４０が形成される。上側水素吸蔵層４０は水素吸蔵性を有する第１金属を含有する。第１金属は、例えばチタンである。上側水素吸蔵層４０は、下側水素吸蔵層３６と同一の材料で形成されてよい。
上側水素吸蔵層４０の上方には、第１金属とは異なる第２金属を含有するソース電極３０が形成される。第２金属は、例えばアルミニウムである。ソース電極３０は、第２金属以外の物質を含んでよい。例えばソース電極３０は、シリコンを含有するＡｌＳｉ合金である。
上側水素吸蔵層４０と、ソース電極３０との間には、シリコンを含有するＳｉ含有層４２が形成される。Ｓｉ含有層４２は、ソース電極３０よりもシリコンの濃度が高い領域を指す。ソース電極３０のシリコン濃度は、ソース電極３０全体におけるシリコンの質量比を指す。Ｓｉ含有層４２には、シリコン以外の物質が含まれていてよい。例えばＳｉ含有層４２には、チタン等の第１金属が含まれる。
上側水素吸蔵層４０と、ソース電極３０との間にＳｉ含有層４２を設けることで、ソース電極３０と上側水素吸蔵層４０とが合金化することを抑制できる。このため、上側水素吸蔵層４０が所定の厚みで残存し、水素吸蔵機能を維持できる。従って、ゲート絶縁膜２２に水素が到達することを抑制し、半導体装置１００のしきい値の変動を抑制できる。
また、上側水素吸蔵層４０と、ソース電極３０との間には、第１金属および第２金属を含む合金層４４が形成されてよい。本例の合金層４４は、アルミニウムおよびチタンを含む合金である。なおＳｉ含有層４２には第２金属が含まれてもよいが、Ｓｉ含有層４２における第２金属の質量比は、ソース電極３０における第２金属の質量比よりも小さい。Ｓｉ含有層４２の少なくとも一部の領域には、第２金属が含まれないことが好ましい。少なくとも上側水素吸蔵層４０との界面には、第２金属が含まれないことが好ましい。上側水素吸蔵層４０には、第２金属が含まれない。
Ｓｉ含有層４２は、上側水素吸蔵層４０と合金層４４との間に形成されてよい。これにより、合金層４４に含まれる第２金属と、上側水素吸蔵層４０の第１金属とが合金化することを効率よく抑制できる。また、合金層４４の一部に、Ｓｉ含有層４２の一部が形成されてもよい。つまり、合金層４４の上側水素吸蔵層４０側の少なくとも一部の領域には、第１金属、第２金属およびシリコンの合金が存在してよい。
Ｓｉ含有層４２は、上側水素吸蔵層４０を形成した後、且つ、ソース電極３０を形成する前にスパッタ等で形成してよい。また、Ｓｉ含有層４２は、シリコンを含有するソース電極３０を形成する過程、または、シリコンを含有するソース電極３０を形成した後の熱処理により、上側水素吸蔵層４０の上方にシリコンを偏析させることで形成してもよい。シリコンの偏析は、ソース電極３０に含まれるシリコン濃度、ソース電極３０を形成する温度および時間、ならびに、ソース電極３０を形成した後の熱処理温度および時間等で制御することができる。
図２は、ゲート絶縁膜２２近傍の断面における、シリコン濃度分布を計測した計測結果の模式図である。本例のＳｉ含有層４２は、ソース電極３０に含有されていたシリコンを、ソース電極３０の形成過程等において上側水素吸蔵層４０の上方に偏析させることで形成した。図２においては、シリコンの濃度を、ドットの密度で模式的に示している。
図２に示すように、本例のＳｉ含有層４２は、上側水素吸蔵層４０の上端と接する領域に形成される。これにより、Ｓｉ含有層４２の下に設けた上側水素吸蔵層４０と、Ｓｉ含有層４２よりも上側の各金属とが合金化することを抑制できる。
図３は、図２に示したＳｉ含有層４２の深さ方向におけるシリコンの濃度分布の一例を示す図である。深さ方向とは、上側水素吸蔵層４０と、ソース電極３０とを最短距離で結ぶ直線の方向を指す。図３における縦軸は、シリコン濃度を示し、横軸は深さ方向の位置を示す。なお、図３における縦軸は、ソース電極３０におけるシリコン濃度を原点としている。
ソース電極３０に含まれるシリコンを偏析させて形成したＳｉ含有層４２においては、シリコン濃度が一様とならず、所定の深さ位置においてシリコン濃度のピーク４３を有する。ピーク４３ではシリコン濃度が高いので、ピーク４３よりも下側に、アルミニウム等の金属が拡散することを抑制できる。
ピーク４３よりも上側水素吸蔵層４０側におけるシリコン濃度に比べて、ピーク４３よりもソース電極３０側におけるシリコン濃度は、緩やかに減少する。つまり、ピーク４３よりも上側水素吸蔵層４０側におけるシリコン濃度は急峻に減少する。これにより、ピーク４３の近傍まで、上側水素吸蔵層４０を形成することができ、上側水素吸蔵層４０の膜厚を容易に確保することができる。
一例として、ピーク４３におけるシリコンの質量比は１０％以上である。これにより、ピーク４３よりも下側において、チタン等の第１金属とアルミニウム等の第２金属とが合金化することを、効率よく抑制できる。ピーク４３におけるシリコンの質量比は、ソース電極３０におけるシリコンの質量比の５倍以上であってよく、１０倍以上であってもよい。
なお、ソース電極３０がＡｌＳｉ合金の場合、ソース電極３０におけるシリコンの質量比は１％程度であってよく、２％以上であってよく、３％以上であってもよい。ソース電極３０におけるシリコン濃度を高めることで、Ｓｉ含有層４２に偏析するシリコン濃度を高めることができる場合がある。このため、チタン等の第１金属とアルミニウム等の第２金属とが合金化することを、効果的に抑制することができる。
図４は、半導体装置１００の製造方法において、上側水素吸蔵層４０からソース電極３０までの各金属層を形成する工程の一例を示す断面図である。図４においては、各金属層を模式的に平坦な層として示している。
半導体装置１００における、チタンの下側水素吸蔵層３６、窒化チタンの窒化物層３８、チタンの上側水素吸蔵層４０およびＡｌＳｉ合金のソース電極３０は、スパッタ法により大気暴露せず連続成膜してよい。一例として、マグネトロンスパッタ装置を用いて、成膜チャンバー圧力０．３Ｐａで連続成膜した。
まず第１層形成段階Ｓ４００において、半導体基板１０の上方に、上側水素吸蔵層４０を形成する。本例では、窒化物層３８上に、上側水素吸蔵層４０を形成する。一例として下側水素吸蔵層３６の膜厚は７５ｎｍ程度、窒化物層３８の膜厚は７５ｎｍ程度である。上側水素吸蔵層４０の初期膜厚Ｔ１は、例えば７５ｎｍ程度である。一例として上側水素吸蔵層４０は、成膜チャンバー内がアルゴン雰囲気中で、ランプ加熱により半導体基板１０の温度を１５０度から２５０度の範囲に制御して成膜する。
次に、第２層形成段階Ｓ４０２において、上側水素吸蔵層４０上に、ソース電極３０を成膜する。ソース電極３０の初期膜厚は、例えば５μｍ程度である。一例としてソース電極３０は、成膜チャンバー内がアルゴン雰囲気中で、ランプ加熱により半導体基板１０の温度を１９０度から４００度の範囲に制御して成膜する。また、ソース電極３０の上方には、ポリイミド等の保護膜を形成する。保護膜形成後、３８０度程度の温度でアニールする。
ソース電極３０を形成している間、または、保護膜形成後のアニール等において、ソース電極３０に含まれるシリコンが偏析して、上側水素吸蔵層４０およびソース電極３０の間にＳｉ含有層４２が形成される。なお、上側水素吸蔵層４０の一部のチタンと、ソース電極３０の一部のアルミニウムは合金化して、合金層４４が形成される。
ただし、Ｓｉ含有層４２のピーク４３よりも下側においては、合金層４４の形成が抑制される。これにより、上側水素吸蔵層４０の上方にソース電極３０を形成しても、上側水素吸蔵層４０の少なくとも一部は合金化せずに、水素吸蔵機能が維持される。本例では、残存した上側水素吸蔵層４０の厚みＴ２は４５ｎｍ程度であった。
また、Ｓｉ含有層４２により、ソース電極３０に含まれるアルミニウム等と、上側水素吸蔵層４０に含まれるチタン等とが合金化することを抑制できるので、ソース電極３０を高温で形成しても、上側水素吸蔵層４０を残存させることができる。このため、ソース電極３０を高レートで形成し、且つ、ソース電極３０のカバレッジを向上させることができる。
第２層形成段階Ｓ４０２におけるチャンバー圧力は、０．１Ｐａ以上、０．５Ｐａ以下であってよい。また、第２層形成段階Ｓ４０２における基板温度は、２５０度以上、２７０度以上を目標値として制御してもよい。このような条件により、Ｓｉ含有層４２を効率よく形成できる。
Ｓｉ含有層４２の厚みは、１０ｎｍ以上、１５０ｎｍ以下であってよい。Ｓｉ含有層４２の厚みは、５０ｎｍ以上、１００ｎｍ以下であってもよい。Ｓｉ含有層４２が薄すぎると、合金化の抑制効果が小さくなる。また、Ｓｉ含有層４２が厚すぎると、ソース電極３０とソース領域２０等との間の抵抗値が大きくなってしまう。Ｓｉ含有層４２の厚みは、ソース電極３０に含有されるシリコン濃度、ソース電極３０の成膜温度、成膜チャンバー内の圧力等により調整できる。
残存する上側水素吸蔵層４０の厚みＴ２は、１０ｎｍ以上、１．０μｍ以下であることが好ましい。上側水素吸蔵層４０が薄すぎると、水素吸蔵効果が小さくなる。また、チタン等の水素吸蔵性の金属は比較的に硬い材質であるので、上側水素吸蔵層４０が厚すぎると、割れが生じやすくなる。上側水素吸蔵層４０の厚みＴ２は、１００ｎｍ以下であってもよい。残存する上側水素吸蔵層４０の厚みＴ２は、初期厚みＴ１、ソース電極３０の成膜温度、および、ソース電極３０形成後のアニール温度等により調整できる。また、合金層４４の厚みは、１０ｎｍ以上、５０ｎｍ以下であってよい。
図５は、半導体装置１００のしきい値変動を測定した結果を示す図である。本例では、周囲温度が２００度の環境でゲート電圧として−３０Ｖを印加したときの、印加時間に対するしきい値電圧Ｖｔｈの変動を測定した。
なお図５には、比較例として、Ｓｉ含有層４２を有さない半導体装置の測定結果も合わせて示している。一つの比較例は、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌを積層して金属膜を形成し、他の比較例は、Ｔｉ／Ａｌを積層して金属膜を形成した。これらの比較例におけるＴｉおよびＡｌの成膜条件は、上側水素吸蔵層４０およびソース電極３０の成膜条件と同等である。比較例においてＡｌの下に形成したＴｉの全てがＡｌと合金化していた。
図５に示すように、半導体装置１００のしきい値電圧は、１０００時間経過してもほとんど変動しない。これに対して比較例に係る装置のしきい値電圧は、印加時間の増大とともに減少する。半導体装置１００は、Ｓｉ含有層４２を設けたことで、水素吸蔵効果を維持することができ、しきい値電圧の変動が抑制されることが確認できた。
図５の測定における半導体装置１００では、（０００−１）面（Ｃ面）が主面の半導体基板１０を用いたが、（０００１）面（Ｓｉ面）が主面の半導体基板１０を用いた半導体装置１００も同様の結果を示した。
図６は、半導体装置１００の他の構造例を示す断面図である。図１に示した半導体装置１００は、プレーナー型のゲート構造を有していたが、本例の半導体装置１００は、トレンチ型のゲート構造を有している。
本例におけるゲート絶縁膜２２は、半導体層の上面に形成されたトレンチの側壁を覆って形成される。また、トレンチの上面は、絶縁膜２３により覆われる。ゲート電極２４は、トレンチ内においてゲート絶縁膜２２に覆われる。当該トレンチは、ソース領域２０およびベース領域１４を貫通して形成される。ゲート電極２４は、少なくともベース領域１４と対向する範囲に形成される。ゲート電極２４に所定のオン電圧が印加されることで、ゲート電極２４と対向するベース領域１４にチャネルが形成される。
本例の半導体装置１００も、図１に示した半導体装置１００と同様の金属膜の積層構造を有する。つまり、上側水素吸蔵層４０と、ソース電極３０との間に、Ｓｉ含有層４２が設けられる。本例の半導体装置１００においても、しきい値の変動を抑制することができる。
また、半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。この場合、半導体基板１０の下面側には、Ｐ＋型のコレクタ領域が形成される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本明細書における「上」、「下」、「上方」、「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、任意の軸における相対的な方向を指す。
１００・・・半導体装置、１０・・・半導体基板、１２・・・ドリフト層、１４・・・ベース領域、１６・・・コンタクト領域、１８・・・上面領域、２０・・・ソース領域、２２・・・ゲート絶縁膜、２３・・・絶縁膜、２４・・・ゲート電極、２６・・・ドレイン電極、３０・・・ソース電極、３２・・・シリサイド層、３４・・・バリア層、３６・・・下側水素吸蔵層、３８・・・窒化物層、４０・・・上側水素吸蔵層、４２・・・Ｓｉ含有層、４３・・・ピーク、４４・・・合金層、１００・・・半導体装置

Claims (11)

  1. 半導体基板と、
    前記半導体基板の上方に形成され、水素吸蔵性を有する第１金属を含有する第１層と、
    前記第１金属の層の上方に形成され、前記第１金属とは異なる第２金属を含有する第２層と、
    前記第１層および前記第２層の間に形成され、シリコンを含有するＳｉ含有層と、
    前記Ｓｉ含有層および前記第２層の間に形成された前記第１金属および前記第２金属の合金層と
    を備える半導体装置。
  2. 前記第２層はシリコンを更に含有し、
    前記Ｓｉ含有層は、シリコン濃度が前記第２層よりも高い
    請求項１に記載の半導体装置。
  3. 前記第２金属はアルミニウムである
    請求項１または２に記載の半導体装置。
  4. 前記第１金属はチタンである
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記Ｓｉ含有層の深さ方向におけるシリコンの濃度分布はピークを有し、前記ピークよりも前記第１層側に比べて、前記ピークよりも前記第２層側におけるシリコン濃度が緩やかに減少する
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記ピークの位置において前記シリコンの質量比が１０％以上である
    請求項５に記載の半導体装置。
  7. 前記Ｓｉ含有層の厚みが、１０ｎｍ以上、１５０ｎｍ以下である
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１層の厚みが１０ｎｍ以上、１．０μｍ以下である
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記半導体基板の上方に形成されたゲート電極と、
    前記ゲート電極を覆う絶縁膜と
    を更に備え、
    前記第１層は、前記ゲート電極と直接接触しないように前記絶縁膜の上方に形成される
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 半導体装置の製造方法であって、
    半導体基板の上方に、水素吸蔵性を有する第１金属を含有する第１層を形成する第１層形成段階と、
    前記第１金属の層の上方に、前記第１金属とは異なる第２金属を含有する第２層を形成する第２層形成段階と、
    前記第１層および前記第２層の間に、シリコンを含有するＳｉ含有層を形成するＳｉ含有層形成段階と
    を備え、
    前記Ｓｉ含有層形成段階では、前記Ｓｉ含有層および前記第２層の間に、前記第１金属および前記第２金属の合金層を形成する
    製造方法。
  11. 前記第２層形成段階では、シリコンを含む前記第２層を形成し、
    前記Ｓｉ含有層形成段階では、前記第２層に含まれるシリコンを偏析させて、前記Ｓｉ含有層を形成する
    請求項１０に記載の製造方法。
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RU2017133486A (ru) * 2015-02-27 2019-03-27 К-Фее Зюстем Гмбх Порционная капсула с прикрепленным посредством термосварки фильтрующим элементом
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
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US6046490A (en) * 1998-08-10 2000-04-04 Matsushita Electronics Corporation Semiconductor device having a capacitor dielectric element and wiring layers
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JP6324914B2 (ja) 2010-11-25 2018-05-16 三菱電機株式会社 炭化珪素半導体装置
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP6091453B2 (ja) 2014-02-28 2017-03-08 三菱電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
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