WO2016114055A1 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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film
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卓巳 藤本
熊谷　直樹
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富士電機株式会社
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method of manufacturing the silicon carbide semiconductor device.
  • Silicon carbide (SiC) semiconductors have higher breakdown field strengths than silicon (silicon: Si) semiconductors and can reduce the on resistance that is inversely proportional to the breakdown field strengths, making them ideal semiconductors for low-loss power devices.
  • SiC-power MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a silicon carbide semiconductor substrate comprising a silicon carbide semiconductor substrate (a semiconductor substrate formed using a silicon carbide semiconductor) in a MOS gate (metal-oxide film-semiconductor insulated gate) type silicon carbide semiconductor device
  • MOS gate metal-oxide film-semiconductor insulated gate
  • a MOS gate structure is formed on the surface of which an oxide film (SiO 2 film) formed by thermal oxidation is used as a gate insulating film.
  • SiO 2 film oxide film formed by thermal oxidation
  • a defect is formed in the vicinity of the bonding interface (hereinafter referred to as SiO 2 / SiC interface) between the gate insulating film and the silicon carbide semiconductor portion. ) Is formed, and interface state density (Dit: Interface State Density) becomes high. For this reason, there is a problem that the channel mobility is lowered to increase the on-resistance and the conduction loss is increased.
  • the SiO 2 / SiC interface is formed by forming an oxide film on a silicon carbide semiconductor substrate by thermal oxidation in an atmosphere containing nitrous oxide (N 2 O) or nitrogen monoxide (NO).
  • the method of reducing the interface state density of is proposed (for example, refer to following patent document 1).
  • the interface state density of the SiO 2 / SiC interface is 2 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 or less by forming an oxide film to be a gate insulating film by thermal oxidation in an atmosphere containing nitrous oxide or nitric oxide. High channel mobility is achieved. Therefore, in the SiC-MOSFET, it is possible to form a MOS gate structure in which a good oxide film is used as a gate insulating film.
  • FIG. 6 is a cross-sectional view showing a structure of a conventional silicon carbide semiconductor device.
  • the n + -type drain region to become n + type silicon carbide substrate 101 on the front face on, n - the type drift layer 102 n - -type silicon carbide epitaxial layer , p - p a type well layer 104 - -type epitaxial semiconductor layer are deposited in order.
  • a stacked body formed by sequentially stacking an n ⁇ -type drift layer 102 and a p ⁇ -type well layer 104 on an n + -type silicon carbide substrate 101 is used as a silicon carbide semiconductor substrate.
  • the p-type semiconductor region 103, the p ⁇ -type well layer 104, the p + -type contact region 105, and the n + -type source region 106 are provided on the front surface side (the surface on the p ⁇ -type well layer 104 side) of the silicon carbide semiconductor substrate.
  • a MOS gate structure including the gate insulating film 108 and the gate electrode 109 is provided.
  • the p-type semiconductor region 103 and the p ⁇ -type well layer 104 function as a base region.
  • An interlayer insulating film 110 is provided to cover the gate electrode 109.
  • the nickel silicide (NiSi) layer 111 forms an ohmic contact (electrical contact portion) with the silicon carbide semiconductor portion in the contact hole penetrating the interlayer insulating film 110 in the depth direction.
  • a source electrode 112 is provided on the interlayer insulating film 110 and the nickel silicide layer 111.
  • Source electrode 112 is electrically connected to p + -type contact region 105 and n + -type source region 106 via nickel silicide layer 111 and is electrically insulated from gate electrode 109 by interlayer insulating film 110. .
  • a back surface electrode 113 to be a drain electrode is provided on the entire back surface of the silicon carbide semiconductor substrate (the surface on the n + -type silicon carbide substrate 101 side, ie, the back surface of the n + -type silicon carbide substrate 101).
  • Reference numeral 107 denotes an n - type drift layer 102 provided in a portion sandwiched between the p - type well layers 104 immediately below the gate electrode 109 (a portion facing the gate electrode 109 via the gate insulating film 108).
  • - is the type of JFET (Junction Field Effect Transistor) region.
  • Reference numeral 114 is a passivation protective film.
  • an n ⁇ -type drift layer 102 doped with 5 ⁇ 10 15 / cm 3 of nitrogen (N) by epitaxial growth on the front surface of an n + -type silicon carbide substrate 101 to be an n + -type drain region is 10 ⁇ m thick.
  • Deposit (form) in thickness is next, p-type semiconductor regions 103 are selectively formed in the surface layer of the n ⁇ -type drift layer 102 by ion implantation of p-type impurities.
  • p ⁇ -type well layer 104 doped with 5 ⁇ 10 15 / cm 3 of aluminum (Al) on n ⁇ -type drift layer 102 to cover p-type semiconductor region 103 by epitaxial growth.
  • Al aluminum
  • n + -type source region 106 is selectively formed inside the p ⁇ -type well layer 104 apart from the JFET region 107.
  • p + -type contact region 105 in contact with n + -type source region 106 is selectively formed in p ⁇ -type well layer 104 by ion implantation of aluminum.
  • activation annealing is performed at a temperature of 1600 ° C. in an argon (Ar) atmosphere.
  • the gate insulating film 108 is 70 nm thick on the surface of the portion of the p ⁇ -type well layer 104 sandwiched between the n + -type source region 106 and the JFET region 107 by thermal oxidation in a nitrous oxide atmosphere. Form in thickness.
  • a polysilicon (poly-Si) layer to be the gate electrode 109 is formed on the gate insulating film 108.
  • interlayer insulating film 110 is formed on the entire front surface of the silicon carbide semiconductor base so as to cover gate electrode 109.
  • a contact hole penetrating the interlayer insulating film 110 in the depth direction is formed by photolithography and etching, and the p + -type contact region 105 and the n + -type source region 106 are exposed in the contact hole.
  • a nickel (Ni) film is formed on the silicon carbide semiconductor portion exposed to the contact hole, and a nickel silicide layer 111 is formed by sintering (heat treatment).
  • an aluminum layer to be the source electrode 112 is deposited to a thickness of 5.0 ⁇ m on the interlayer insulating film 110 and the nickel silicide layer 111.
  • a polyimide layer to be the passivation protective film 114 is formed on the source electrode 112, and the passivation protective film 114 is cured by heat treatment at a temperature of 380.degree.
  • back electrode 113 is formed on the back surface of the silicon carbide semiconductor substrate, whereby the SiC-vertical MOSFET shown in FIG. 6 is completed.
  • the fluctuation range of the threshold voltage is the difference from the threshold voltage (reference value) at the time of product shipment determined based on the design conditions.
  • a negative voltage was applied to the gate electrode 109, it was confirmed that the threshold voltage largely fluctuated to the negative side (that is, the threshold voltage became smaller).
  • the phenomenon that the threshold voltage fluctuates to the negative side is the vicinity of the bonding interface (SiO 2 / SiC interface) between the gate insulating film 108 and the silicon carbide semiconductor portion by the application of a negative voltage to the gate electrode 109 under high temperature operation.
  • the bonding interface SiO 2 / SiC interface
  • positive charges holes
  • SiO 2 film the gate insulating film 108
  • the junction interface between the gate insulating film and the silicon semiconductor portion when a negative voltage is applied to the gate electrode (hereinafter referred to as There are few reports on the phenomenon of positive fixed charge generation in the SiO 2 / Si interface) or in the gate insulating film.
  • Si-p channel type MOSFET the phenomenon that the gate threshold voltage fluctuates (slow trap phenomenon) when a negative voltage is applied to the gate electrode has been reported. Even when a negative voltage of 3 MV / cm is applied for 1000 hours, the fluctuation range of the threshold voltage is 0.1 V.
  • the fluctuation range of the threshold voltage of the SiC-MOSFET under the same conditions (operating temperature 150 ° C, gate voltage -3 MV / cm) is -7 V or more, so the threshold voltage of the Si-MOSFET and the SiC-MOSFET The fluctuation range is largely different.
  • the interface state density of the SiO 2 / Si interface of the Si-MOSFET is 1.0 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 or less.
  • the interface state density of the SiO 2 / SiC interface of the SiC-MOSFET is 1.0 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 or more.
  • An object of the present invention is to provide a highly reliable silicon carbide semiconductor device having stable electric characteristics and a method of manufacturing the silicon carbide semiconductor device, in order to solve the above-mentioned problems of the prior art.
  • the silicon carbide semiconductor device has the following features.
  • An insulating gate structure is provided in which a silicon dioxide film in contact with the silicon carbide semiconductor portion is used as a gate insulating film.
  • An interlayer insulating film covering the insulating gate structure is provided.
  • a polysilicon film is provided on the surface of the interlayer insulating film.
  • a first main electrode is provided on the surface of the polysilicon film. The first main electrode is electrically connected to the silicon carbide semiconductor portion.
  • the semiconductor device further includes a first titanium film provided between the polysilicon film and the first main electrode.
  • the titanium nitride film provided between the first titanium film and the first main electrode is further provided.
  • the semiconductor device further includes a second titanium film provided between the titanium nitride film and the first main electrode.
  • the thickness of the polysilicon film is 0.2 ⁇ m or more and 1.0 ⁇ m or less.
  • the thickness of the polysilicon film is 0.5 ⁇ m or more.
  • the silicon carbide semiconductor device further has the following features in the above-described invention.
  • An n-type drift layer made of a silicon carbide semiconductor is provided on one main surface of a semiconductor substrate made of a silicon carbide semiconductor.
  • a p-type semiconductor region constituting the silicon carbide semiconductor portion is selectively provided on the opposite side to the semiconductor substrate side of the n-type drift layer.
  • An n-type semiconductor region constituting the silicon carbide semiconductor portion is selectively provided in the p-type semiconductor region.
  • the gate insulating film is provided on the surface of a portion of the p-type semiconductor region which is sandwiched between the n-type drift layer and the n-type semiconductor region.
  • a gate electrode constituting the insulating gate structure is provided on the gate insulating film.
  • the first main electrode electrically connected to the n-type semiconductor region is provided.
  • a second main electrode is provided on the other main surface of the semiconductor substrate.
  • the semiconductor substrate is n-type, and the impurity concentration is higher than that of the n-type drift layer.
  • the method for manufacturing a silicon carbide semiconductor device has the following features. First, a step of thermally oxidizing the silicon carbide semiconductor portion to form a silicon dioxide film on the surface of the silicon carbide semiconductor portion is performed. Next, a step of forming an insulating gate structure using the silicon dioxide film as a gate insulating film is performed. Next, a step of forming an interlayer insulating film covering the insulating gate structure is performed. Next, a polysilicon film is formed on the interlayer insulating film. Next, a step of forming a first main electrode on the polysilicon film so as to be electrically connected to the silicon carbide semiconductor portion is performed.
  • hydrogen atoms and hydrogen ions generated from the first main electrode under high temperature operation are occluded in the polysilicon film under the first main electrode, so the hydrogen atoms and hydrogen ions are gate-insulated. It is possible to suppress migration to the film side and diffusion into the gate insulating film. Thereby, generation of positive charge can be suppressed in the vicinity of the interface between the gate insulating film and the silicon carbide semiconductor portion or in the gate insulating film, and the threshold voltage when a negative voltage is applied to the gate electrode The fluctuation range can be reduced.
  • hydrogen atoms and hydrogen ions generated from the first main electrode are shielded by the first titanium film between the polysilicon film and the first main electrode, so hydrogen atoms and hydrogen ions are generated. Can be further suppressed. Thus, the fluctuation range of the threshold voltage when a negative voltage is applied to the gate electrode can be further reduced. Further, according to the invention described above, hydrogen atoms and hydrogen ions generated from the first main electrode are occluded in the titanium nitride film and the second titanium film between the first titanium film and the first main electrode. The movement of hydrogen atoms and hydrogen ions to the gate insulating film side can be further suppressed. Thus, the fluctuation range of the threshold voltage when a negative voltage is applied to the gate electrode can be further reduced.
  • predetermined electrical characteristics can be stably obtained, and the effect of improving the reliability can be obtained.
  • FIG. 1 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 3 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 4 is a cross-sectional view showing the structure of the silicon carbide semiconductor device of Comparative Example 1.
  • FIG. 5 is a cross-sectional view showing a structure of a silicon carbide semiconductor device of Comparative Example 2.
  • FIG. 6 is a cross-sectional view showing a structure of a conventional silicon carbide semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the same components are denoted by the same reference numerals and redundant description will be omitted.
  • "-" means a bar attached to the index immediately after that, and a negative index is represented by putting "-" in front of the index.
  • FIG. 1 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 1 shows one unit cell (functional unit of the element) of an active region (a region through which current flows in the on state) responsible for current driving, and another unit cell repeatedly arranged to be adjacent to this unit cell.
  • the unit cell and the pressure-resistant structure surrounding the periphery of the active region are not shown (the same applies to FIGS. 2 and 3).
  • the breakdown voltage structure portion is a region that relaxes the electric field on the front surface side of the n ⁇ -type drift layer 2 to maintain breakdown voltage, and has, for example, a breakdown voltage structure combining a guard ring, a field plate, and a resurf.
  • the n + -type drain region to become n + -type silicon carbide substrate 1 of the front surface on, n - the type drift layer 2 n - -type silicon carbide epitaxial layer is deposited It is done.
  • a p-type semiconductor region 3 is selectively provided in the surface layer opposite to the n + -type silicon carbide substrate 1 side of the n ⁇ -type drift layer 2.
  • An epitaxial layer is deposited.
  • the p-type semiconductor region 3 and the p ⁇ -type well layer 4 function as a base region (p-type semiconductor region).
  • the impurity concentration of the p-type semiconductor region 3 may be higher than, for example, the impurity concentration of the p ⁇ -type well layer 4.
  • punch-through of the p ⁇ -type well layer 4 can be prevented.
  • p - Inside the type well layer 4 p - n through the type well layer 4 in the depth direction - n reaches the type drift layer 2 - -type region (JFET region) 7 is selectively provided .
  • JFET region 7, n - type drift layer 2 is provided on the surface of the sandwiched between the adjacent p-type semiconductor region 3 moiety, n - with type drift layer 2 serves as a drift region.
  • the impurity concentration of the JFET region 7 may be higher than, for example, the impurity concentration of the n ⁇ -type drift layer 2 in order to reduce the JFET resistance.
  • the p + -type contact region 5 and the n + -type source region (n-type semiconductor region) 6 are selectively selectively provided in portions facing the p-type semiconductor region 3 in the depth direction. It is provided.
  • p + -type contact region 5, the n + -type source regions 6, on the opposite side of the JFET region 7 side is provided so as for example in contact with the n + -type source region 6.
  • the p + -type contact region 5 may be provided to penetrate the p ⁇ -type well layer 4 and reach the p-type semiconductor region 3.
  • a gate electrode 9 is provided via the gate insulating film 8.
  • Gate insulating film 8 is a front surface (p -- type) of a silicon carbide semiconductor substrate (a laminated body formed by sequentially laminating n + -type silicon carbide substrate 1, n -- type drift layer 2 and p -- type well layer 4). It is a silicon dioxide (SiO 2 ) film formed by thermally oxidizing the surface of the well layer 4 side).
  • a silicon carbide semiconductor portion (each semiconductor region such as p - type well layer 4 or n + type source region 6), gate insulating film 8 and A MOS gate structure comprising the gate electrode 9 is provided.
  • An interlayer insulating film 10 is provided to cover the gate electrode 9.
  • a contact hole which penetrates interlayer insulating film 10 in the depth direction and reaches p + -type contact region 5 and n + -type source region 6 is provided.
  • a nickel silicide (NiSi) layer 11 forming an ohmic contact with the silicon carbide semiconductor portion is provided.
  • a polysilicon (poly-Si) film 16 is provided on the surfaces of interlayer insulating film 10 and nickel silicide layer 11.
  • the polysilicon film 16 has a function of storing hydrogen (H) atoms and hydrogen ions generated from a source electrode 12 mainly composed of aluminum (Al) described later. Therefore, the movement of hydrogen atoms and hydrogen ions generated from the source electrode 12 into the interface (SiO 2 / SiC interface) between the gate insulating film 8 and the silicon carbide semiconductor portion or the gate insulating film 8 is to be suppressed. it can. By this, it is possible to suppress the generation of positive charge by hydrogen atoms and hydrogen ions.
  • the hydrogen atom / hydrogen ion is a particle having a hydrogen atom as the minimum structural unit, and specifically, a hydrogen atom, a hydrogen ion and a hydrogen molecule.
  • the polysilicon film 16 is electrically insulated from the gate electrode 9 by the interlayer insulating film 10 and functions as a source wiring.
  • the thickness of the polysilicon film 16 is preferably, for example, about 0.2 ⁇ m or more and 1.0 ⁇ m or less, and more preferably 0.5 ⁇ m or more. The reason is as follows. By setting the thickness of the polysilicon film 16 to 0.2 ⁇ m or more, the function of storing hydrogen (H) atoms and hydrogen ions is sufficient.
  • a source electrode (first main electrode) 12 mainly composed of aluminum is provided on the surface of the polysilicon film 16 so as to fill the contact hole.
  • Source electrode 12 is electrically connected to p + -type contact region 5 and n + -type source region 6 through polysilicon film 16 and nickel silicide layer 11.
  • the source electrode 12 functions as a source wiring.
  • a passivation protective film 14 is provided on the source electrode 12 to protect the front surface of the chip.
  • a back surface electrode 13 serving as a drain electrode (second main electrode) is provided on the back surface of the silicon carbide semiconductor substrate (the surface on the n + silicon carbide substrate 1 side, ie, the back surface of the n + silicon carbide substrate 1). .
  • an n + -type silicon carbide substrate (semiconductor wafer) 1 of four-layer periodic hexagonal (4H—SiC) to be an n + -type drain region is prepared.
  • the front surface of the n + -type silicon carbide substrate 1 may be, for example, a (000-1) surface (so-called C surface).
  • n ⁇ type drift layer 2 doped with n type impurities such as 5 ⁇ 10 15 / cm 3 of nitrogen (N) by epitaxial growth on the front surface of n + type silicon carbide substrate 1 is for example about 10 ⁇ m Deposit (form) with a thickness of
  • p-type semiconductor regions 3 are selectively formed in the surface layer of the n ⁇ -type drift layer 2 by ion implantation of p-type impurities.
  • ap ⁇ type well layer doped with ap type impurity such as 5 ⁇ 10 15 / cm 3 of aluminum (Al) to cover the p type semiconductor region 3 by epitaxial growth. 4 is deposited, for example, to a thickness of about 0.5 ⁇ m.
  • n-type impurities such as nitrogen
  • p - the interior of the mold well layer 4 p - through the type well layer 4 in the depth direction (substrate depth direction)
  • n - -type drift layer A JFET region 7 reaching 2 is selectively formed.
  • an n-type impurity such as phosphorus (P)
  • the p + -type contact region 5 is selectively formed in the p ⁇ -type well layer 4 so as to be in contact with, for example, the n + -type source region 6 by ion implantation of p-type impurities such as aluminum.
  • activation annealing heat treatment
  • a gate is formed on the surface of the portion of p ⁇ well layer 4 sandwiched between n + source region 6 and JFET region 7.
  • the insulating film 8 is formed to a thickness of, for example, about 70 nm.
  • a polysilicon layer to be the gate electrode 9 is formed on the gate insulating film 8.
  • an interlayer insulating film 10 is formed on the entire front surface (surface on the p ⁇ -type well layer 4 side) of the silicon carbide semiconductor substrate so as to cover the gate electrode 9.
  • a contact hole penetrating the interlayer insulating film 10 in the depth direction is formed by photolithography and etching, and the p + -type contact region 5 and the n + -type source region 6 are exposed to the contact hole.
  • a nickel (Ni) film is formed on the silicon carbide semiconductor portion exposed to the contact hole, and the silicon carbide semiconductor portion and the nickel film are reacted by sintering (heat treatment) to form the nickel silicide layer 11, for example. It is formed with a thickness of 0 ⁇ m.
  • a polysilicon film 16 doped with an n-type impurity such as phosphorus is formed on the interlayer insulating film 10 and the nickel silicide layer 11 by 0.2 ⁇ m, for example, by low pressure CVD (Chemical Vapor Deposition) method. Deposit (form) with a certain thickness.
  • the polysilicon film 16 is annealed (heat treatment), for example, at a temperature of about 800.degree. As a result, the sheet resistance of the polysilicon film 16 is, for example, about 50 ⁇ / ⁇ ( ⁇ / square) or less.
  • a metal layer mainly composed of aluminum (hereinafter referred to as an aluminum layer) to be the source electrode 12 is deposited to a thickness of 5.0 ⁇ m, for example, by sputtering, for example.
  • the source electrode 12 is patterned by photolithography and etching to form a source wiring of a predetermined pattern.
  • a polyimide layer to be the passivation protective film 14 is formed on the source electrode 12, and the passivation protective film 14 is cured by heat treatment at a temperature of, for example, about 380.degree.
  • back surface electrode 13 is formed on the entire back surface (the back surface of n + -type silicon carbide substrate 1) of the silicon carbide semiconductor substrate. Thereafter, the silicon carbide semiconductor substrate is cut into individual chips (dicing) to complete the SiC-vertical MOSFET shown in FIG.
  • the polysilicon film in the lower layer of the source electrode by providing the polysilicon film in the lower layer of the source electrode, hydrogen atoms and hydrogen ions generated from the source electrode under high temperature operation become poly in the lower layer of the source electrode. It is stored in the silicon film. Therefore, hydrogen atoms and hydrogen ions generated from the source electrode under high temperature operation can be prevented from moving to the gate insulating film side and being diffused into the gate insulating film. Thereby, generation of positive charge can be suppressed in the vicinity of the interface between the gate insulating film and the silicon carbide semiconductor portion or in the gate insulating film, and the threshold voltage when a negative voltage is applied to the gate electrode The fluctuation range can be reduced. That is, a gate insulating film with a stable threshold voltage can be formed.
  • the gate electrode even when positive or negative voltage is applied to the gate electrode, it is possible to suppress the fluctuation of the threshold voltage and provide a highly reliable silicon carbide semiconductor device having stable electrical characteristics.
  • the first embodiment by forming the polysilicon film under the source electrode by the CVD method, it is possible to form a stable polysilicon film which has good step coverage and is hard to be cracked. Can be further suppressed.
  • FIG. 2 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the second embodiment.
  • the silicon carbide semiconductor device according to the second embodiment is different from the silicon carbide semiconductor device according to the first embodiment in that a metal film containing titanium (Ti) as a main component between the polysilicon film 16 and the source electrode 12 It is a point provided with a titanium film (hereinafter referred to as a titanium film) 15.
  • the titanium film 15 has a function of shielding hydrogen atoms and hydrogen ions generated in the source electrode 12. That is, the diffusion coefficient of hydrogen atoms / hydrogen ions in the titanium film 15 is so small that hydrogen atoms / hydrogen ions moving in the titanium film 15 do not reach the lower polysilicon film 16 substantially.
  • the polysilicon film 16 is formed in the method of manufacturing the silicon carbide semiconductor device according to the first embodiment, poly is formed before the source electrode 12 is formed.
  • the titanium film 15 may be deposited (formed) on the silicon film 16. That is, the polysilicon film 16, the titanium film 15, and the source electrode 12 are sequentially deposited as a source wiring.
  • the thicknesses of the polysilicon film 16, the titanium film 15 and the source electrode 12 at the time of deposition may be, for example, 0.3 ⁇ m, 0.1 ⁇ m and 5.0 ⁇ m, respectively.
  • an alloy layer formed by the reaction of the titanium film 15 and the source electrode 12 is formed between the titanium film 15 and the source electrode 12.
  • the same effect as that of the first embodiment can be obtained. Further, according to the second embodiment, hydrogen atoms and hydrogen ions generated from the source electrode under high temperature operation are shielded by the titanium film under the source electrode. Therefore, movement of hydrogen atoms and hydrogen ions from the source electrode to the gate insulating film side can be further suppressed, and the fluctuation range of the threshold voltage can be further reduced.
  • FIG. 3 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the third embodiment.
  • the silicon carbide semiconductor device according to the third embodiment is different from the silicon carbide semiconductor device according to the second embodiment in that titanium nitride is used between the titanium film (hereinafter referred to as the first titanium film) 15 and the source electrode 12. It is a point that a metal film (hereinafter, referred to as a titanium nitride film) 17 and a second titanium film 18 mainly composed of (TiN) are provided.
  • the titanium nitride film 17 and the second titanium film 18 have a function of storing hydrogen atoms and hydrogen ions generated in the source electrode 12.
  • the method of manufacturing a silicon carbide semiconductor device for example, after forming the first titanium film 15 in the method of manufacturing the silicon carbide semiconductor device according to the first embodiment, before forming the source electrode 12.
  • the titanium nitride film 17 and the second titanium film 18 may be deposited (formed) on the first titanium film 15. That is, a polysilicon film 16, a first titanium film 15, a titanium nitride film 17, a second titanium film 18 and a source electrode 12 are sequentially deposited as a source wiring.
  • the second titanium film 18 may not be provided.
  • the thicknesses of the polysilicon film 16, the first titanium film 15, the titanium nitride film 17, the second titanium film 18 and the source electrode 12 at deposition are, for example, 0.3 ⁇ m, 0.1 ⁇ m, 0.1 ⁇ m, 0. It may be 1 ⁇ m and 5.0 ⁇ m.
  • an alloy layer formed by the reaction of the second titanium film 18 and the source electrode 12 is formed between the second titanium film 18 and the source electrode 12.
  • the same effects as those of the first and second embodiments can be obtained. Further, according to the third embodiment, the movement of hydrogen atoms and hydrogen ions from the source electrode to the gate insulating film side is further suppressed by the titanium nitride film or the second titanium film between the source electrode and the first titanium film. It is possible to further reduce the fluctuation of the threshold voltage.
  • FIG. 6 is a cross-sectional view showing the structure of the silicon carbide semiconductor device of Comparative Example 1. As shown in FIG. FIG.
  • FIG. 5 is a cross-sectional view showing a structure of a silicon carbide semiconductor device of Comparative Example 2.
  • a planar-gate SiC lateral MOSFET having a structure in which the electrode layer (aluminum layer) is not disposed on the interlayer insulating film 30 and the electrode layer and the interlayer insulating film 30 are not in contact in contact holes (Hereinafter referred to as Comparative Example 1).
  • Comparative Example 1 is a lateral type of the MOS gate structure of the conventional example, and the impurity concentration, thickness, and the like of each region of Comparative Example 1 are the same as the impurity concentration, thickness, and the like of each corresponding region of the conventional example. It is. Further, in Comparative Example 1, the electrode layer (the source electrode 32 a and the drain electrode 32 b) and the interlayer insulating film 30 are disposed so as not to be in contact with each other. Specifically, first, a silicon carbide epitaxial layer to be n ⁇ type drift layer 22 is deposited on the front surface of n + type silicon carbide substrate 21.
  • the p-type semiconductor region 23 is formed in the surface layer of the n ⁇ -type drift layer 22 by ion implantation.
  • a silicon carbide epitaxial layer to be the p ⁇ -type well layer 24 is deposited on the p-type semiconductor region 23.
  • n + -type source region 26 a and the n + -type drain region 26 b are selectively formed in the p ⁇ -type well layer 24 respectively.
  • p + -type contact regions 25 a and 25 b are selectively formed in the p ⁇ -type well layer 24 by ion implantation of aluminum.
  • p + -type contact region 25a is at a position apart from the gate electrode 29 to be described later than the n + -type source region 26a, it is disposed in contact with the n + -type source region 26a.
  • p + -type contact region 25b is at a position away from the n + -type drain region a gate electrode 29 than 26b, it is arranged so as to be in contact with the n + -type drain region 26b.
  • activation annealing is performed at a temperature of 1600 ° C. in an argon atmosphere.
  • the gate insulating film 28 is formed on the surface of the portion of the p ⁇ -type well layer 24 sandwiched by the n + -type source region 26 a and the n + -type drain region 26 b by thermal oxidation in a nitrous oxide atmosphere.
  • a polysilicon layer to be the gate electrode 29 is formed on the gate insulating film 28.
  • an interlayer insulating film 30 is formed to cover the gate electrode 29.
  • first and second contact holes penetrating the interlayer insulating film 30 in the depth direction are formed by photolithography and etching, and the p + -type contact region 25a and the n + -type source region 26a are exposed in the first contact hole.
  • the p + -type contact region 25 b and the n + -type drain region 26 b are exposed in the second contact hole.
  • a nickel film is formed on each of the silicon carbide semiconductor portions exposed to the first and second contact holes, and the silicon carbide semiconductor portion and the nickel film are reacted by sintering to form nickel silicide layers 31a and 31b.
  • an aluminum layer is deposited on the interlayer insulating film 30 and the nickel silicide layer 31 and patterned to leave an aluminum layer to be the source electrode 32a and the drain electrode 32b only in the first and second contact holes.
  • the source electrode 32 a and the drain electrode 32 b are formed apart from the interlayer insulating film 30 so as not to be in contact with the interlayer insulating film 30.
  • back surface electrode 33 is formed on the back surface of n + -type silicon carbide substrate 21. Thereafter, the silicon carbide semiconductor substrate is cut into individual chips to complete the SiC-horizontal MOSFET of Comparative Example 1 shown in FIG.
  • a planar-gate SiC lateral MOSFET having a planar gate structure in which the electrode layer 32 c of the source potential is disposed on the surface of the portion of the interlayer insulating film 30 above the gate electrode 29 was manufactured. And).
  • the configuration other than the electrode layer 32 c of Comparative Example 2 is the same as that of Comparative Example 1.
  • the electrode layer 32 c is further formed on the interlayer insulating film 30. Leaving an aluminum layer that The electrode layer 32 c faces the gate electrode 29 in the depth direction via the interlayer insulating film 30.
  • the distance X from the end of the electrode layer 32c to the end of the gate electrode 29 is 100 ⁇ m or more, and hydrogen atoms generated from the interface between the interlayer insulating film 30 and the electrode layer 32c or in the electrode layer 32c.
  • the structure is such that diffusion of hydrogen ions from the vicinity of the end of the gate electrode 29 into the gate insulating film 28 is suppressed.
  • the distance X from the end of the electrode layer 32c to the end of the gate electrode 29 is the distance from the end of the electrode layer 32c on the source electrode 32a side to the end of the gate electrode 29 on the source electrode 32a side; The distance from the end of the layer 32c on the drain electrode 32b side to the end of the gate electrode 29 on the drain electrode 32b side.
  • polysilicon which is a constituent material of the gate electrode 29 has grain boundaries, and dangling bonds (unbonded hands) exist in the grain boundaries. It is known that dangling bonds in grain boundaries of polysilicon are terminated by hydrogen atoms when hydrogen is introduced. Therefore, the fact that the threshold voltage in Comparative Example 2 does not fluctuate means that hydrogen atoms and hydrogen ions generated from the interface between interlayer insulating film 30 and electrode layer 32c or in electrode layer 32c are constituent materials of gate electrode 29. By terminating dangling bonds of grain boundaries of polysilicon, it is stored in polysilicon and shows that it hardly diffuses in the gate insulating film 28.
  • SiC-MOSFET when manufacturing a SiC-MOSFET, a large number of SiO 2 / SiC interfaces are formed by thermal oxidation treatment for oxide film formation at a high temperature of 800 ° C. or more or annealing treatment at a high temperature of 800 ° C. or more. Hydrogen ions are taken in. The hydrogen ions taken into the SiO 2 / SiC interface by the high-temperature heat treatment at 800 ° C. or higher bond with dangling bonds at the SiO 2 / SiC interface, and silicon-hydrogen (Si-H) bond or carbon-hydrogen (C- H) Form a bond to be immobilized. As described above, hydrogen atoms of silicon-hydrogen bond and carbon-hydrogen bond formed at the SiO 2 / SiC interface by high temperature heat treatment do not change (dissociate) by low temperature heat treatment at 400 ° C. or lower.
  • the electrode layer (aluminum layer for wiring) is deposited on the interlayer insulating film by low-temperature heat treatment at 400 ° C. or lower. Hydrogen atoms and hydrogen ions generated from the interface between the interlayer insulating film and the electrode layer or in the electrode layer during deposition of the electrode layer by low temperature heat treatment are not fixed, and a negative voltage is applied to the gate electrode of SiC-MOSFET under high temperature operation When moved to the SiO 2 / SiC interface.
  • the hydrogen atom / hydrogen ion dissociates the hydrogen atom fixed from the silicon-hydrogen bond or carbon-hydrogen bond of the SiO 2 / SiC interface by the hydrogen atom / hydrogen ion, and dangling bond (Si + or C + ) of silicon atom or carbon atom It is estimated that positive charge is generated near the SiO 2 / SiC interface or in the gate insulating film.
  • the diffusion coefficient of hydrogen atoms and hydrogen ions in an oxide film (SiO 2 film) at 200 ° C. is 1.0 ⁇ 10 ⁇ 8 cm 2 / sec, and the diffusion length is 24.5 ⁇ m in 10 minutes. . Therefore, when the interlayer insulating film 110 and the source electrode 112 are in contact with each other in the contact hole as in the conventional example, they are generated from the interface between the interlayer insulating film 110 and the source electrode 112 or in the source electrode 112 under high temperature operation. Hydrogen atoms and hydrogen ions easily move in the interlayer insulating film 110 and reach the gate insulating film 108 from the end side of the gate electrode 109 to cause threshold voltage fluctuation.
  • Such movement of hydrogen atoms and hydrogen ions from the electrode layer to the interlayer insulating film can be shielded, for example, by forming a titanium film or a titanium nitride film between the interlayer insulating film and the electrode layer, Since the titanium film or the titanium nitride film is formed by sputtering, for example, the step coverage is deteriorated.
  • the unit cell a gap between the electrode layer and the sidewall of the contact hole Since the size of the unit region in which one MOS gate structure is formed becomes large, practical use is difficult.
  • the polysilicon film 16 having a function of storing at least hydrogen atoms and hydrogen ions generated from the inside of the source electrode 12 is formed between the interlayer insulating film 10 and the source electrode 12. .
  • a negative voltage of -3 MV / cm is applied to gate electrode 9 for 1000 hours under high temperature operation where the operating temperature is 200 ° C.
  • the variation of threshold voltage can be suppressed to ⁇ 0.1 V.
  • by forming the polysilicon film 16 between the interlayer insulating film 10 and the source electrode 12 a gap is not generated between the electrode layer (the source electrode 12) and the sidewall of the contact hole. Since the source electrode 12 can be formed, it is possible to avoid an increase in size of the unit cell.
  • the present invention is directed to, for example, an element (that is, the C surface serving as a chip front surface) for forming a channel (inversion layer) in the (000-1) plane of a four-layer periodic hexagonal (4H-SiC) silicon carbide semiconductor.
  • an element that is, the C surface serving as a chip front surface
  • 4H-SiC four-layer periodic hexagonal
  • Elements that are particularly effective, but the same applies to elements that form channels in other plane orientations eg, (0001) plane (so-called Si plane), (11-20) plane, (03-38) plane). Play an effect.
  • the SiC-vertical MOSFET is described as an example, but the present invention is also applicable to other MOS-type silicon carbide semiconductor devices such as a SiC-horizontal MOSFET and a SiC-IGBT.
  • the same effect can be obtained also in the case of a trench gate structure instead of the planar gate structure.
  • the p + -type contact region and the n + -type source region may be selectively formed in the p -- type semiconductor region functioning as the base region without providing the p -- type well layer.
  • the dimensions of each part, the impurity concentration, and the like are variously set according to the required specifications and the like.
  • the silicon carbide semiconductor device and the method for manufacturing the silicon carbide semiconductor device according to the present invention are useful for a power semiconductor device used for a control circuit of an industrial machine or an automobile.

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Abstract

　炭化珪素半導体基体のおもて面側に、ｐ-型ウエル層（４）、ｎ+型ソース領域（６）、ゲート絶縁膜（８）およびゲート電極（９）からなるＭＯＳゲート構造が設けられている。ゲート絶縁膜（８）は、熱酸化によるＳｉＯ2膜である。ゲート電極（９）上には層間絶縁膜（１０）が設けられ、層間絶縁膜（１０）上にはポリシリコン膜（１６）およびソース電極（１２）が順に積層されている。ソース電極（１２）は、ポリシリコン膜（１６）およびニッケルシリサイド層（１１）を介してｐ-型ウエル層（４）およびｎ+型ソース領域（６）に電気的に接続されている。ポリシリコン膜（１６）は、高温動作下においてソース電極（１２）中から発生する水素原子・水素イオンを吸蔵する機能を有する。所定の電気的特性を安定して得ることができ、信頼性を向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。

Description

炭化珪素半導体装置および炭化珪素半導体装置の製造方法
　この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
　炭化珪素（ＳｉＣ）半導体は、シリコン（珪素：Ｓｉ）半導体よりも絶縁破壊電界強度が高く、絶縁破壊電界強度に反比例するオン抵抗を小さくすることができるため、低損失なパワーデバイスに最適な半導体として近年注目されている。炭化珪素半導体を用いた半導体装置（以下、炭化珪素半導体装置とする）として、例えばオン抵抗が小さくスイッチング速度が速いＳｉＣ－パワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の開発が進められている。
　ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）型の炭化珪素半導体装置では、炭化珪素半導体基板（炭化珪素半導体を用いて形成された半導体基板）からなる炭化珪素半導体基体（半導体チップ）の表面に熱酸化により形成した酸化膜（ＳｉＯ2膜）をゲート絶縁膜とするＭＯＳゲート構造が形成される。しかしながら、熱酸化により炭化珪素半導体基体の表面にゲート絶縁膜を形成した場合、ゲート絶縁膜と炭化珪素半導体部との接合界面（以下、ＳｉＯ2／ＳｉＣ界面とする）付近に欠陥（界面準位）が多く形成され、界面準位密度（Ｄｉｔ：Ｉｎｔｅｒｆａｃｅ　Ｓｔａｔｅ　Ｄｅｎｓｉｔｙ）が高くなる。このため、チャネル移動度が低下してオン抵抗が大きくなり、導通低損が大きくなるという問題がある。
　この問題を解消する方法として、亜酸化窒素（Ｎ2Ｏ）や一酸化窒素（ＮＯ）を含む雰囲気での熱酸化により炭化珪素半導体基板上に酸化膜を形成することによって、ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減させる方法が提案されている（例えば、下記特許文献１参照。）。ゲート絶縁膜となる酸化膜を亜酸化窒素や一酸化窒素を含む雰囲気での熱酸化で形成することにより、ＳｉＯ2／ＳｉＣ界面の界面準位密度を２×１０12ｃｍ-2ｅＶ-1以下にすることができ、高チャンネル移動度が実現される。このため、ＳｉＣ－ＭＯＳＦＥＴにおいて、良質な酸化膜をゲート絶縁膜とするＭＯＳゲート構造を形成することができる。
　従来の炭化珪素半導体装置の構造について、プレーナーゲート構造のＳｉＣ－縦型ＭＯＳＦＥＴを例に説明する。図６は、従来の炭化珪素半導体装置の構造を示す断面図である。図６に示す従来の炭化珪素半導体装置では、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、ｎ-型ドリフト層１０２となるｎ-型炭化珪素エピタキシャル層と、ｐ-型ウエル層１０４となるｐ-型エピタキシャル半導体層が順に堆積されている。以下、ｎ+型炭化珪素基板１０１上にｎ-型ドリフト層１０２およびｐ-型ウエル層１０４を順に積層して成る積層体を炭化珪素半導体基体とする。
　炭化珪素半導体基体のおもて面（ｐ-型ウエル層１０４側の面）側には、ｐ型半導体領域１０３、ｐ-型ウエル層１０４、ｐ+型コンタクト領域１０５、ｎ+型ソース領域１０６、ゲート絶縁膜１０８およびゲート電極１０９からなるＭＯＳゲート構造が設けられている。ｐ型半導体領域１０３およびｐ-型ウエル層１０４は、ベース領域として機能する。ゲート電極１０９を覆うように層間絶縁膜１１０が設けられている。ニッケルシリサイド（ＮｉＳｉ）層１１１は、層間絶縁膜１１０を深さ方向に貫通するコンタクトホールにおいて、炭化珪素半導体部とのオーミックコンタクト（電気的接触部）を形成する。層間絶縁膜１１０およびニッケルシリサイド層１１１上には、ソース電極１１２が設けられている。
　ソース電極１１２は、ニッケルシリサイド層１１１を介してｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６に電気的に接続されるとともに、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１０１側の面、すなわちｎ+型炭化珪素基板１０１の裏面）全体に、ドレイン電極となる裏面電極１１３が設けられている。符号１０７は、ｎ-型ドリフト層１０２の、ゲート電極１０９直下（ゲート絶縁膜１０８を介してゲート電極１０９に対向する部分）のｐ-型ウエル層１０４間に挟まれた部分に設けられたｎ-型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域である。符号１１４はパッシベーション保護膜である。
　次に、従来の炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、エピタキシャル成長により５×１０15／ｃｍ3の窒素（Ｎ）をドーピングしたｎ-型ドリフト層１０２を１０μｍの厚さで堆積（形成）する。次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層１０２の表面層にｐ型半導体領域１０３を選択的に形成する。次に、ｎ-型ドリフト層１０２上に、エピタキシャル成長により、ｐ型半導体領域１０３を覆うように、５×１０15／ｃｍ3のアルミニウム（Ａｌ）をドーピングしたｐ-型ウエル層１０４を０．５μｍの厚さで堆積する。
　次に、窒素のイオン注入により、ｐ-型ウエル層１０４の内部に、ｐ-型ウエル層１０４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層１０２に達するＪＦＥＴ領域１０７を選択的に形成する。次に、リン（Ｐ）のイオン注入により、ｐ-型ウエル層１０４の内部に、ＪＦＥＴ領域１０７と離してｎ+型ソース領域１０６を選択的に形成する。また、アルミニウムのイオン注入により、ｐ-型ウエル層１０４の内部に、ｎ+型ソース領域１０６に接するｐ+型コンタクト領域１０５を選択的に形成する。次に、アルゴン（Ａｒ）雰囲気中で１６００℃の温度で活性化アニール（熱処理）を行う。
　次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層１０４の、ｎ+型ソース領域１０６とＪＦＥＴ領域１０７とに挟まれた部分の表面上に、ゲート絶縁膜１０８を７０ｎｍの厚さで形成する。次に、ゲート絶縁膜１０８上にゲート電極１０９となるポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、炭化珪素半導体基体のおもて面全体に、ゲート電極１０９を覆うように層間絶縁膜１１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１０を深さ方向に貫通するコンタクトホールを形成し、当該コンタクトホールにｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６を露出させる。
　次に、コンタクトホールに露出された炭化珪素半導体部上にニッケル（Ｎｉ）膜を形成し、シンタリング（熱処理）によりニッケルシリサイド層１１１を形成する。次に、層間絶縁膜１１０およびニッケルシリサイド層１１１上に、ソース電極１１２となるアルミニウム層を５．０μｍの厚さで堆積する。次に、ソース電極１１２上に、パッシベーション保護膜１１４となるポリイミド層を形成し、３８０℃の温度の熱処理によりパッシベーション保護膜１１４を硬化（キュア）する。その後、炭化珪素半導体基体の裏面に裏面電極１１３を形成することで、図６に示すＳｉＣ－縦型ＭＯＳＦＥＴが完成する。
特表２００４－５１１１０１号公報
　しかしながら、発明者らが鋭意研究を重ねた結果、亜酸化窒素や一酸化窒素を含む雰囲気での熱酸化によってＳｉＣ－ＭＯＳＦＥＴのゲート絶縁膜となる酸化膜を形成した場合、ゲート電極に負電圧が印加されたときに、しきい値電圧（Ｖｔｈ）が大きく変動することが新たに判明した。炭化珪素半導体装置を実用化するにあたって、ストレス印加（電圧や温度）時においても安定して動作可能な高い信頼性を確保することが課題となる。例えば、ＳｉＣ－パワーＭＯＳＦＥＴでは、駆動時に正電圧および負電圧ともに高電圧がゲート電極に印加される。また、ＳｉＣ－パワーＭＯＳＦＥＴでは、ジャンクション（接合）温度が２００℃以上となる高温環境下での動作を保証する必要がある。
　具体的には、ゲート絶縁膜に加わる電界強度±２ＭＶ／ｃｍ～±４ＭＶ／ｃｍ程度、および動作保証温度２００℃程度を必要とするが、この場合、ある条件下においてしきい値電圧が大きく変動する現象が観測された。以下、信頼性試験によりＳｉＣ－パワーＭＯＳＦＥＴの電気的特性を検証した結果について説明する。まず、上述した従来の炭化珪素半導体装置の製造方法にしたがい、例示した上記諸条件でＳｉＣ－ＭＯＳＦＥＴを作製（製造）した（以下、従来例とする）。そして、この従来例について、動作温度（ジャンクション温度）が２００℃となる高温動作下でゲート電極１０９に３ＭＶ／ｃｍ（正電圧）および－３ＭＶ／ｃｍ（負電圧）をそれぞれ１０分間印加し、しきい値電圧変動を観測した。
　その結果、ゲート電極１０９に正電圧を印加したときには、しきい値電圧の変動は小さく、その変動幅（変動量）は±０．１Ｖ以下であることが確認された。しきい値電圧の変動幅とは、設計条件に基づいて決定された製品出荷時のしきい値電圧（基準値）からの差分である。一方、ゲート電極１０９に負電圧を印加したときには、しきい値電圧は負側に大きく変動する（すなわちしきい値電圧が小さくなる）ことが確認された。このしきい値電圧が負側に変動する現象は、高温動作下でのゲート電極１０９への負電圧印加により、ゲート絶縁膜１０８と炭化珪素半導体部との接合界面（ＳｉＯ2／ＳｉＣ界面）付近またはゲート絶縁膜１０８（ＳｉＯ2膜）中に正電荷（ホール）が捕獲されて帯電し、正の固定電荷が発生することを示している。
　シリコン半導体を用いたＳｉ－ＭＯＳＦＥＴやＳｉ－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では、ゲート電極に負電圧を印加したときにゲート絶縁膜とシリコン半導体部との接合界面（以下、ＳｉＯ2／Ｓｉ界面とする）またはゲート絶縁膜中に正の固定電荷が発生する現象についての報告は少ない。例えば、Ｓｉ－ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極に負電圧を印加したときにゲートしきい値電圧が変動する現象（スロートラップ現象）について報告されているが、動作温度１５０℃でゲート電極に－３ＭＶ／ｃｍの負電圧を１０００時間印加する場合であっても、しきい値電圧の変動幅は０．１Ｖである。
　同条件（動作温度１５０℃、ゲート電圧－３ＭＶ／ｃｍ）でのＳｉＣ－ＭＯＳＦＥＴのしきい値電圧の変動幅は－７Ｖ以上であるため、Ｓｉ－ＭＯＳＦＥＴとＳｉＣ－ＭＯＳＦＥＴとでしきい値電圧の変動幅が大きく異なる。具体的には、Ｓｉ－ＭＯＳＦＥＴのＳｉＯ2／Ｓｉ界面の界面準位密度は１．０×１０11ｃｍ-2ｅＶ-1以下である。一方、ＳｉＣ－ＭＯＳＦＥＴのＳｉＯ2／ＳｉＣ界面の界面準位密度は１．０×１０12ｃｍ-2ｅＶ-1以上である。ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減するための多くの研究がなされているが、ＳｉＯ2／ＳｉＣ界面の界面準位密度をＳｉＯ2／Ｓｉ界面の界面準位密度と同程度まで低減する技術については報告されていない。
　この発明は、上述した従来技術による問題点を解消するため、安定した電気的特性を有し、信頼性の高い炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造が設けられている。前記絶縁ゲート構造を覆う層間絶縁膜が設けられている。前記層間絶縁膜の表面にポリシリコン膜が設けられている。前記ポリシリコン膜の表面に第１主電極が設けられている。前記第１主電極は、前記炭化珪素半導体部に電気的に接続されている。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜と前記第１主電極との間に設けられた第１チタン膜をさらに備えることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１チタン膜と前記第１主電極との間に設けられた窒化チタン膜をさらに備えることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記窒化チタン膜と前記第１主電極との間に設けられた第２チタン膜をさらに備えることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜の厚さは、０．２μｍ以上１．０μｍ以下であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ポリシリコン膜の厚さは、０．５μｍ以上であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、さらに次の特徴を有する。炭化珪素半導体からなる半導体基板の一方の主面に、炭化珪素半導体からなるｎ型ドリフト層が設けられている。前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に、前記炭化珪素半導体部を構成するｐ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の内部に、前記炭化珪素半導体部を構成するｎ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に、前記ゲート絶縁膜が設けられている。前記ゲート絶縁膜の上に、前記絶縁ゲート構造を構成するゲート電極が設けられている。前記ｎ型半導体領域に電気的に接続された前記第１主電極が設けられている。前記半導体基板の他方の主面に第２主電極が設けられている。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程を行う。次に、前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程を行う。次に、前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程を行う。次に、前記層間絶縁膜の上にポリシリコン膜を形成する工程を行う。次に、前記ポリシリコン膜の上に、前記炭化珪素半導体部に電気的に接続されるように第１主電極を形成する工程を行う。
　上述した発明によれば、高温動作下で第１主電極中から発生する水素原子・水素イオンが第１主電極の下層のポリシリコン膜に吸蔵されるため、この水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができる。これにより、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができる。また、上述した発明によれば、第１主電極中から発生する水素原子・水素イオンがポリシリコン膜と第１主電極との間の第１チタン膜に遮蔽されるため、水素原子・水素イオンのゲート絶縁膜側への移動をさらに抑制することができる。これにより、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅をさらに小さくすることができる。また、上述した発明によれば、第１主電極中から発生する水素原子・水素イオンが第１チタン膜と第１主電極との間の窒化チタン膜、第２チタン膜に吸蔵されるため、水素原子・水素イオンのゲート絶縁膜側への移動をさらに抑制することができる。これにより、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅をさらに小さくすることができる。
　本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、所定の電気的特性を安定して得ることができ、信頼性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 図４は、比較例１の炭化珪素半導体装置の構造を示す断面図である。 図５は、比較例２の炭化珪素半導体装置の構造を示す断面図である。 図６は、従来の炭化珪素半導体装置の構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態１）
　実施の形態１にかかる炭化珪素半導体装置の構造について、プレーナーゲート構造のＳｉＣ－縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲む耐圧構造部を図示省略する（図２，３においても同様）。耐圧構造部は、ｎ-型ドリフト層２の基体おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
　図１に示す炭化珪素半導体装置において、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１のおもて面上には、ｎ-型ドリフト層２となるｎ-型炭化珪素エピタキシャル層が堆積されている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ型半導体領域３が選択的に設けられている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面上には、ｐ型半導体領域３を覆うように、ｐ-型ウエル層４となるｐ-型炭化珪素エピタキシャル層が堆積されている。ｐ型半導体領域３およびｐ-型ウエル層４は、ベース領域（ｐ型半導体領域）として機能する。
　ｐ型半導体領域３の不純物濃度は、例えばｐ-型ウエル層４の不純物濃度よりも高くてもよい。これによって、ｐ型半導体領域３とｎ-型ドリフト層２との間のｐｎ接合に高い逆バイアスが印加された場合に、ｐ-型ウエル層４がパンチスルーすることを防止することができる。ｐ-型ウエル層４の内部には、ｐ-型ウエル層４を深さ方向に貫通してｎ-型ドリフト層２に達するｎ-型領域（ＪＦＥＴ領域）７が選択的に設けられている。すなわち、ＪＦＥＴ領域７は、ｎ-型ドリフト層２の、隣り合うｐ型半導体領域３間に挟まれた部分の表面上に設けられ、ｎ-型ドリフト層２とともにドリフト領域として機能する。ＪＦＥＴ領域７の不純物濃度は、ＪＦＥＴ抵抗を低減するために、例えばｎ-型ドリフト層２の不純物濃度よりも高くてもよい。
　ｐ-型ウエル層４の内部には、深さ方向にｐ型半導体領域３に対向する部分に、ｐ+型コンタクト領域５およびｎ+型ソース領域（ｎ型半導体領域）６がそれぞれ選択的に設けられている。ｐ+型コンタクト領域５は、ｎ+型ソース領域６の、ＪＦＥＴ領域７側に対して反対側に、例えばｎ+型ソース領域６に接するように設けられている。また、ｐ+型コンタクト領域５は、ｐ-型ウエル層４を貫通してｐ型半導体領域３に達するように設けられていてもよい。ｐ-型ウエル層４の、ＪＦＥＴ領域７とｎ+型ソース領域６とに挟まれた部分の表面上には、ＪＦＥＴ領域７上およびｎ+型ソース領域６上にまで延在するように、ゲート絶縁膜８を介してゲート電極９が設けられている。
　ゲート絶縁膜８は、炭化珪素半導体基体（ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる積層体）のおもて面（ｐ-型ウエル層４側の面）を熱酸化してなる二酸化珪素（ＳｉＯ2）膜である。このように炭化珪素半導体基体（半導体チップ）のおもて面側には、炭化珪素半導体部（ｐ-型ウエル層４やｎ+型ソース領域６などの各半導体領域）、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造が設けられている。ゲート電極９を覆うように層間絶縁膜１０が設けられている。この層間絶縁膜１０を深さ方向に貫通してｐ+型コンタクト領域５およびｎ+型ソース領域６に達するコンタクトホールが設けられている。コンタクトホールに露出する炭化珪素半導体部上には、炭化珪素半導体部とのオーミックコンタクトを形成するニッケルシリサイド（ＮｉＳｉ）層１１が設けられている。
　層間絶縁膜１０およびニッケルシリサイド層１１の表面には、ポリシリコン（ｐｏｌｙ－Ｓｉ）膜１６が設けられている。ポリシリコン膜１６は、後述するアルミニウム（Ａｌ）を主成分とするソース電極１２中から発生する水素（Ｈ）原子・水素イオンを吸蔵する機能を有する。このため、ソース電極１２中から発生する水素原子・水素イオンがゲート絶縁膜８と炭化珪素半導体部との界面（ＳｉＯ2／ＳｉＣ界面）またはゲート絶縁膜８中に移動することを抑制することができる。これによって、水素原子・水素イオンによる正電荷の発生を抑制することができる。水素原子・水素イオンとは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。
　また、ポリシリコン膜１６は、層間絶縁膜１０によってゲート電極９と電気的に絶縁され、ソース配線として機能する。ポリシリコン膜１６の厚さは、例えば０．２μｍ以上１．０μｍ以下程度であることが好ましく、より好ましくは０．５μｍ以上であることがよい。その理由は、次の通りである。ポリシリコン膜１６の厚さを０．２μｍ以上とすることで、水素（Ｈ）原子・水素イオンを吸蔵する機能が十分となるからである。
　ポリシリコン膜１６の表面には、コンタクトホールを埋め込むように、アルミニウムを主成分とするソース電極（第１主電極）１２が設けられている。ソース電極１２は、ポリシリコン膜１６およびニッケルシリサイド層１１を介してｐ+型コンタクト領域５およびｎ+型ソース領域６に電気的に接続されている。ソース電極１２は、ソース配線として機能する。ソース電極１２上には、チップおもて面を保護するパッシベーション保護膜１４が設けられている。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１側の面、すなわちｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２主電極）となる裏面電極１３が設けられている。
　次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となる例えば四層周期六方晶（４Ｈ－ＳｉＣ）のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面を、例えば（０００－１）面（いわゆるＣ面）としてもよい。次に、ｎ+型炭化珪素基板１のおもて面上に、エピタキシャル成長により例えば５×１０15／ｃｍ3の窒素（Ｎ）などｎ型不純物をドーピングしたｎ-型ドリフト層２を例えば１０μｍ程度の厚さで堆積（形成）する。
　次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層にｐ型半導体領域３を選択的に形成する。次に、ｎ-型ドリフト層２上に、エピタキシャル成長により、ｐ型半導体領域３を覆うように、例えば５×１０15／ｃｍ3のアルミニウム（Ａｌ）などｐ型不純物をドーピングしたｐ-型ウエル層４を例えば０．５μｍ程度の厚さで堆積する。ここまでの工程により、ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる炭化珪素半導体基体（エピタキシャルウエハ）が形成される。
　次に、例えば窒素などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ｐ-型ウエル層４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層２に達するＪＦＥＴ領域７を選択的に形成する。次に、例えばリン（Ｐ）などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ＪＦＥＴ領域７と離してｎ+型ソース領域６を選択的に形成する。また、例えばアルミニウムなどのｐ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、例えばｎ+型ソース領域６に接するようにｐ+型コンタクト領域５を選択的に形成する。次に、例えばアルゴン（Ａｒ）雰囲気中で１６００℃程度の温度で活性化アニール（熱処理）を行う。
　次に、例えば亜酸化窒素（Ｎ2Ｏ）雰囲気中での熱酸化により、ｐ-型ウエル層４の、ｎ+型ソース領域６とＪＦＥＴ領域７とに挟まれた部分の表面上に、ゲート絶縁膜８を例えば７０ｎｍ程度の厚さで形成する。次に、ゲート絶縁膜８上にゲート電極９となるポリシリコン層を形成する。次に、炭化珪素半導体基体のおもて面（ｐ-型ウエル層４側の面）全体に、ゲート電極９を覆うように層間絶縁膜１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１０を深さ方向に貫通するコンタクトホールを形成し、当該コンタクトホールにｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。次に、コンタクトホールに露出された炭化珪素半導体部上にニッケル（Ｎｉ）膜を形成し、シンタリング（熱処理）により炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド層１１を例えば１．０μｍの厚さで形成する。
　次に、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、層間絶縁膜１０およびニッケルシリサイド層１１上に、例えばリンなどのｎ型不純物をドーピングしたポリシリコン膜１６を例えば０．２μｍ程度の厚さで堆積（形成）する。次に、例えば８００℃程度の温度でポリシリコン膜１６をアニール（熱処理）する。これによって、ポリシリコン膜１６のシート抵抗は例えば５０Ω／□（Ω／ｓｑｕａｒｅ）以下程度となる。減圧ＣＶＤ法によりポリシリコン膜１６を堆積することで、ステップカバレッジ（段差被覆性）がよく、割れにくい安定したポリシリコン膜１６を形成することができる。
　次に、例えばスパッタ法により、ポリシリコン膜１６上に、ソース電極１２となるアルミニウムを主成分とする金属層（以下、アルミニウム層とする）を例えば５．０μｍの厚さで堆積する。次に、フォトリソグラフィおよびエッチングによりソース電極１２をパターニングすることで所定パターンのソース配線を形成する。次に、ソース電極１２上にパッシベーション保護膜１４となるポリイミド層を形成し、例えば３８０℃程度の温度の熱処理によりパッシベーション保護膜１４を硬化（キュア）する。次に、炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１の裏面）全面に裏面電極１３を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断（ダイシング）することで、図１に示すＳｉＣ－縦型ＭＯＳＦＥＴが完成する。
　この実施の形態１にかかる炭化珪素半導体装置においては、高温動作下でソース電極１２中から水素原子・水素イオンが発生するが、この水素原子・水素イオンは、ソース電極１２の下層のポリシリコン膜１６に吸蔵される。このため、ソース電極１２中から発生した水素原子・水素イオンがゲート絶縁膜８付近またはゲート絶縁膜８中に拡散することはない。上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがい、例示した諸条件でＳｉＣ－縦型ＭＯＳＦＥＴを作製して、しきい値電圧変動を測定した。その結果、動作温度が２００℃となる高温動作下でゲート電極９に－３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動幅を０．１Ｖ以下に抑制することができることが確認された。
　以上、説明したように、実施の形態１によれば、ソース電極の下層にポリシリコン膜を設けることによって、高温動作下でソース電極中から発生する水素原子・水素イオンがソース電極の下層のポリシリコン膜に吸蔵される。このため、高温動作下でソース電極中から発生する水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができる。これにより、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができる。すなわち、しきい値電圧の安定したゲート絶縁膜を形成することができる。したがって、正・負いずれの電圧をゲート電極に印加した場合においても、しきい値電圧の変動を抑制することができ、安定した電気的特性を有する信頼性の高い炭化珪素半導体装置を提供することができる。また、実施の形態１によれば、ソース電極の下層のポリシリコン膜をＣＶＤ法により形成することで、ステップカバレッジがよく、割れにくい安定したポリシリコン膜を形成することができ、しきい値電圧の変動をさらに抑制することができる。
（実施の形態２）
　次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ポリシリコン膜１６とソース電極１２との間に、チタン（Ｔｉ）を主成分とする金属膜（以下、チタン膜とする）１５が設けられている点である。チタン膜１５は、ソース電極１２中から発生する水素原子・水素イオンを遮蔽する機能を有する。すなわち、チタン膜１５中における水素原子・水素イオンの拡散係数は、チタン膜１５中を移動する水素原子・水素イオンが下層のポリシリコン膜１６にほぼ達しない程度に小さい。
　実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法においてポリシリコン膜１６を形成した後、ソース電極１２を形成する前に、ポリシリコン膜１６上にチタン膜１５を堆積（形成）すればよい。すなわち、ソース配線としてポリシリコン膜１６、チタン膜１５およびソース電極１２を順に堆積する。ポリシリコン膜１６、チタン膜１５およびソース電極１２の堆積時の厚さは、例えば、それぞれ０．３μｍ、０．１μｍおよび５．０μｍであってもよい。図示省略するが、チタン膜１５とソース電極１２との間には、チタン膜１５とソース電極１２とが反応してなる合金層が形成される。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、高温動作下でソース電極中から発生する水素原子・水素イオンがソース電極の下層のチタン膜に遮蔽される。このため、ソース電極中からゲート絶縁膜側への水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
（実施の形態３）
　次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、チタン膜（以下、第１チタン膜とする）１５とソース電極１２との間に、窒化チタン（ＴｉＮ）を主成分とする金属膜（以下、窒化チタン膜とする）１７や第２チタン膜１８が設けられている点である。窒化チタン膜１７および第２チタン膜１８は、ソース電極１２中から発生する水素原子・水素イオンを吸蔵する機能を有する。
　実施の形態３にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法において第１チタン膜１５を形成した後、ソース電極１２を形成する前に、第１チタン膜１５上に窒化チタン膜１７や第２チタン膜１８を堆積（形成）すればよい。すなわち、ソース配線としてポリシリコン膜１６、第１チタン膜１５、窒化チタン膜１７、第２チタン膜１８およびソース電極１２を順に堆積する。図示省略するが、第２チタン膜１８を設けない構成としてもよい。ポリシリコン膜１６、第１チタン膜１５、窒化チタン膜１７、第２チタン膜１８およびソース電極１２の堆積時の厚さは、例えば、それぞれ０．３μｍ、０．１μｍ、０．１μｍ、０．１μｍおよび５．０μｍであってもよい。図示省略するが、第２チタン膜１８とソース電極１２との間には、第２チタン膜１８とソース電極１２とが反応してなる合金層が形成される。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ソース電極と第１チタン膜との間の窒化チタン膜や第２チタン膜によって、ソース電極中からゲート絶縁膜側へ水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
（実施例）
　次に、従来のＳｉＣ－ＭＯＳＦＥＴ（以下、従来例とする図６参照）においてしきい値電圧変動が生じる原因について説明する。従来例においてＳｉＯ2／ＳｉＣ界面の界面準位密度が高いのは、ＳｉＯ2／ＳｉＣ界面に特有の問題であり、ＳｉＯ2／ＳｉＣ界面の欠陥量、歪量およびバンド構造の違いから生じるかは現時点では明らかではない。そこで、各電極層として形成されるアルミニウム層の配置を種々変更して、従来例のしきい値電圧変動の原因について検証した。図４は、比較例１の炭化珪素半導体装置の構造を示す断面図である。図５は、比較例２の炭化珪素半導体装置の構造を示す断面図である。図４に示すように、層間絶縁膜３０上に電極層（アルミニウム層）を配置しない、かつコンタクトホールにおいて電極層と層間絶縁膜３０とが接触しない構成のプレーナーゲート構造のＳｉＣ－横型ＭＯＳＦＥＴを作製した（以下、比較例１とする）。
　比較例１は従来例のＭＯＳゲート構造を横型としたものであり、比較例１の各領域の不純物濃度および厚さ等は、それぞれ従来例の対応する各領域の不純物濃度および厚さ等と同様である。また、比較例１では、電極層（ソース電極３２ａおよびドレイン電極３２ｂ）と層間絶縁膜３０とが接触しないように配置されている。具体的には、まず、ｎ+型炭化珪素基板２１のおもて面上に、ｎ-型ドリフト層２２となる炭化珪素エピタキシャル層を堆積する。次に、イオン注入により、ｎ-型ドリフト層２２の表面層にｐ型半導体領域２３を形成する。次に、ｐ型半導体領域２３上に、ｐ-型ウエル層２４となる炭化珪素エピタキシャル層を堆積する。
　次に、リンのイオン注入により、ｐ-型ウエル層２４の内部に、ｎ+型ソース領域２６ａおよびｎ+型ドレイン領域２６ｂをそれぞれ選択的に形成する。また、アルミニウムのイオン注入により、ｐ-型ウエル層２４の内部に、ｐ+型コンタクト領域２５ａ，２５ｂをそれぞれ選択的に形成する。ｐ+型コンタクト領域２５ａは、ｎ+型ソース領域２６ａよりも後述するゲート電極２９から離した位置に、ｎ+型ソース領域２６ａに接するように配置される。ｐ+型コンタクト領域２５ｂは、ｎ+型ドレイン領域２６ｂよりもゲート電極２９から離した位置に、ｎ+型ドレイン領域２６ｂに接するように配置される。次に、アルゴン雰囲気中で１６００℃の温度で活性化アニールを行う。
　次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層２４の、ｎ+型ソース領域２６ａとｎ+型ドレイン領域２６ｂとに挟まれた部分の表面上に、ゲート絶縁膜２８を形成する。次に、ゲート絶縁膜２８上にゲート電極２９となるポリシリコン層を形成する。次に、ゲート電極２９を覆うように層間絶縁膜３０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜３０を深さ方向に貫通する第１，２コンタクトホールを形成し、第１コンタクトホールにｐ+型コンタクト領域２５ａおよびｎ+型ソース領域２６ａを露出させ、第２コンタクトホールにｐ+型コンタクト領域２５ｂおよびｎ+型ドレイン領域２６ｂを露出させる。
　次に、第１，２コンタクトホールに露出された炭化珪素半導体部上にそれぞれニッケル膜を形成し、シンタリングにより炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド層３１ａ，３１ｂを形成する。次に、層間絶縁膜３０およびニッケルシリサイド層３１上にアルミニウム層を堆積してパターニングし、第１，２コンタクトホールの内部のみにそれぞれソース電極３２ａおよびドレイン電極３２ｂとなるアルミニウム層を残す。このとき、層間絶縁膜３０に接触しないように、層間絶縁膜３０と離してソース電極３２ａおよびドレイン電極３２ｂを形成する。次に、ｎ+型炭化珪素基板２１の裏面に裏面電極３３を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断することで、図４に示す比較例１のＳｉＣ－横型ＭＯＳＦＥＴが完成する。
　また、図５に示すように、層間絶縁膜３０の、ゲート電極２９上の部分の表面にソース電位の電極層３２ｃを配置したプレーナーゲート構造のＳｉＣ－横型ＭＯＳＦＥＴを作製した（以下、比較例２とする）。比較例２の電極層３２ｃ以外の構成は、比較例１と同様である。比較例２の製造方法は、層間絶縁膜３０およびニッケルシリサイド層３１上に堆積したアルミニウム層をパターニングしてソース電極３２ａおよびドレイン電極３２ｂを形成する際に、さらに層間絶縁膜３０上に電極層３２ｃとなるアルミニウム層を残せばよい。電極層３２ｃは、層間絶縁膜３０を介して深さ方向にゲート電極２９と対向する。
　また、比較例２は、電極層３２ｃの端部からゲート電極２９の端部までの距離Ｘを１００μｍ以上とし、層間絶縁膜３０と電極層３２ｃとの界面または電極層３２ｃ中から発生する水素原子・水素イオンがゲート電極２９の端部付近からゲート絶縁膜２８中に拡散されることを抑制した構造としている。電極層３２ｃの端部からゲート電極２９の端部までの距離Ｘとは、電極層３２ｃのソース電極３２ａ側の端部からゲート電極２９のソース電極３２ａ側の端部までの距離、および、電極層３２ｃのドレイン電極３２ｂ側の端部からゲート電極２９のドレイン電極３２ｂ側の端部までの距離である。
　これら比較例１，２について、動作温度が２００℃となる高温動作下でゲート電極２９に－３ＭＶ／ｃｍの負電圧を１０分間印加した後、しきい値電圧変動を測定した。その結果、比較例１，２ともに、しきい値電圧の変動幅は±０．１Ｖであった。このように電極層（ソース電極３２ａやドレイン電極３２ｂ）と層間絶縁膜３０とが接触しない構成の比較例１では、しきい値電圧が変動しないことが確認された。また、電極層と層間絶縁膜とを接触させた構成とする場合であっても、比較例２のように層間絶縁膜３０の、ゲート電極２９上の部分の表面に電極層３２ｃを配置することで、しきい値電圧が変動しないことが確認された。
　また、層間絶縁膜３０と電極層３２ｃとが接触する比較例２については、昇温脱離ガス分光（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により層間絶縁膜３０と電極層３２ｃとの界面および電極層３２ｃ中の元素分析を行った。その結果、チップ温度を２００℃以上に上昇させたときに、３×１０14／ｃｍ2以上の不純物濃度の水素分子が検出された。層間絶縁膜３０と電極層３２ｃとの界面および電極層３２ｃからの水素原子・水素イオンの発生は、電極層３２ｃの構成材料であるアルミニウムと、熱酸化時の水蒸気雰囲気に含まれる水（Ｈ2Ｏ）とが反応することによるものと推測される。
　また、ゲート電極２９の構成材料であるポリシリコンは結晶粒界をもち、この結晶粒界にはダングリングボンド（未結合手）が存在する。ポリシリコンの結晶粒界のダングリングボンドは、水素導入時に水素原子によって終端化されることが知られている。このため、比較例２のしきい値電圧が変動しないことは、層間絶縁膜３０と電極層３２ｃとの界面または電極層３２ｃ中から発生する水素原子・水素イオンがゲート電極２９の構成材料であるポリシリコンの結晶粒界のダングリングボンドを終端することでポリシリコンに吸蔵され、ゲート絶縁膜２８中にほぼ拡散しないことを示している。
　また、一般的に、ＳｉＣ－ＭＯＳＦＥＴを製造する場合、８００℃以上の高温での酸化膜形成のための熱酸化処理または８００℃以上の高温でのアニール処理によって、ＳｉＯ2／ＳｉＣ界面に多くの水素イオンが取り込まれる。この８００℃以上の高温熱処理によってＳｉＯ2／ＳｉＣ界面に取り込まれた水素イオンは、ＳｉＯ2／ＳｉＣ界面のダングリングボンドと結合し、シリコン－水素（Ｓｉ－Ｈ）結合や炭素－水素（Ｃ－Ｈ）結合を形成して固定化される。このように高温熱処理によってＳｉＯ2／ＳｉＣ界面に形成されたシリコン－水素結合や炭素－水素結合の水素原子は、４００℃以下の低温熱処理では変化（解離）しない。
　一方、電極層（配線用のアルミニウム層）は４００℃以下の低温熱処理により層間絶縁膜上に堆積される。低温熱処理による電極層の堆積時に層間絶縁膜と電極層との界面または電極層中から発生した水素原子・水素イオンは固定化されず、高温動作下でＳｉＣ－ＭＯＳＦＥＴのゲート電極に負電圧が印加されたときにＳｉＯ2／ＳｉＣ界面に移動する。この水素原子・水素イオンによってＳｉＯ2／ＳｉＣ界面のシリコン－水素結合や炭素－水素結合から固定化されていた水素原子が解離され、シリコン原子や炭素原子のダングリングボンド（Ｓｉ+やＣ+）となり、ＳｉＯ2／ＳｉＣ界面付近またはゲート絶縁膜中に正電荷が発生すると推測される。
　例えば２００℃での酸化膜（ＳｉＯ2膜）中での水素原子・水素イオンの拡散係数は１．０×１０-8ｃｍ2／秒であり、その拡散長は１０分間で２４．５μｍである。このため、従来例のようにコンタクトホールにおいて層間絶縁膜１１０とソース電極１１２とが接触している場合、高温動作下で層間絶縁膜１１０とソース電極１１２との界面またはソース電極１１２中から発生した水素原子・水素イオンは、容易に層間絶縁膜１１０中を移動してゲート電極１０９の端部側からゲート絶縁膜１０８に到達し、しきい値電圧変動を引き起こす。
　このような電極層中から層間絶縁膜への水素原子・水素イオンの移動は、例えば、層間絶縁膜と電極層との間にチタン膜または窒化チタン膜を形成することで遮蔽可能であるが、チタン膜または窒化チタン膜は例えばスパッタ法により形成するため、ステップカバレッジが悪化する。また、コンタクトホールにおいて層間絶縁膜と電極層とを接触させない構造のＳｉＣ－縦型ＭＯＳＦＥＴを作製することは可能であるが、電極層とコンタクトホールの側壁との間に生じた隙間によって単位セル（１つのＭＯＳゲート構造が形成されている単位領域）のサイズが大きくなるため、実用上での使用は難しい。
　本発明においては、上述したように、層間絶縁膜１０とソース電極１２との間に、少なくとも、ソース電極１２中から発生した水素原子・水素イオンを吸蔵する機能を有するポリシリコン膜１６を形成する。これにより、例えばポリシリコン膜１６の厚さを０．３μｍとした場合に、動作温度が２００℃となる高温動作下でゲート電極９に－３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動量を±０．１Ｖに抑制することができる。また、本発明においては、層間絶縁膜１０とソース電極１２との間にポリシリコン膜１６を形成することにより、電極層（ソース電極１２）とコンタクトホールの側壁との間に隙間が生じないようにソース電極１２を形成することができるため、単位セルのサイズが大きくなることを回避することができる。
　以上において本発明は、例えば炭化珪素半導体の四層周期六方晶（４Ｈ－ＳｉＣ）における（０００－１）面にチャネル（反転層）を形成する素子（すなわちＣ面をチップおもて面とする素子）に特に効果的であるが、その他の面方位（例えば（０００１）面（いわゆるＳｉ面）、（１１－２０）面、（０３－３８）面）にチャネルを形成する素子においても同様の効果を奏する。また、上述した各実施の形態では、ＳｉＣ－縦型ＭＯＳＦＥＴを例に説明しているが、ＳｉＣ－横型ＭＯＳＦＥＴやＳｉＣ－ＩＧＢＴなど他のＭＯＳ型炭化珪素半導体装置にも適用可能であり、同様の効果を奏する。また、プレーナーゲート構造に代えて、トレンチゲート構造とした場合においても同様の効果を奏する。また、ｐ-型ウエル層を設けずに、ベース領域として機能するｐ-型半導体領域の内部にｐ+型コンタクト領域およびｎ+型ソース領域を選択的に形成した構造としてもよい。また、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
　以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、産業用機械や自動車の制御回路などに使用されるパワー半導体装置に有用である。
　１　ｎ+型炭化珪素基板
　２　ｎ-型ドリフト層
　３　ｐ型半導体領域
　４　ｐ-型ウエル層
　５　ｐ+型コンタクト領域
　６　ｎ+型ソース領域
　７　ＪＦＥＴ領域
　８　ゲート絶縁膜
　９　ゲート電極
　１０　層間絶縁膜
　１１　ニッケルシリサイド層
　１２　ソース電極（アルミニウム層）
　１３　裏面電極
　１４　パッシベーション保護膜
　１５　チタン膜（第１チタン膜）
　１６　ポリシリコン膜
　１７　窒化チタン膜
　１８　第２チタン膜

Claims (9)

  1. 　炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造と、
    　前記絶縁ゲート構造を覆う層間絶縁膜と、
    　前記層間絶縁膜の表面に設けられたポリシリコン膜と、
    　前記ポリシリコン膜の表面に設けられ、かつ前記炭化珪素半導体部に電気的に接続された第１主電極と、
    　を備えることを特徴とする炭化珪素半導体装置。
  2. 　前記ポリシリコン膜と前記第１主電極との間に設けられた第１チタン膜をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１チタン膜と前記第１主電極との間に設けられた窒化チタン膜をさらに備えることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 　前記窒化チタン膜と前記第１主電極との間に設けられた第２チタン膜をさらに備えることを特徴とする請求項３に記載の炭化珪素半導体装置。
  5. 　前記ポリシリコン膜の厚さは、０．２μｍ以上１．０μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 　前記ポリシリコン膜の厚さは、０．５μｍ以上であることを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 　炭化珪素半導体からなる半導体基板と、
    　前記半導体基板の一方の主面に設けられた、炭化珪素半導体からなるｎ型ドリフト層と、
    　前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に選択的に設けられ、前記炭化珪素半導体部を構成するｐ型半導体領域と、
    　前記ｐ型半導体領域の内部に選択的に設けられ、前記炭化珪素半導体部を構成するｎ型半導体領域と、
    　前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に設けられた前記ゲート絶縁膜と、
    　前記ゲート絶縁膜の上に設けられ、前記絶縁ゲート構造を構成するゲート電極と、
    　前記ｎ型半導体領域に電気的に接続された前記第１主電極と、
    　前記半導体基板の他方の主面に設けられた第２主電極と、
    　を備えることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
  8. 　前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする請求項７に記載の炭化珪素半導体装置。
  9. 　炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程と、
    　前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程と、
    　前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程と、
    　前記層間絶縁膜の上にポリシリコン膜を形成する工程と、
    　前記ポリシリコン膜の上に、前記炭化珪素半導体部に電気的に接続されるように第１主電極を形成する工程と、
    　を含むことを特徴とする炭化珪素半導体装置の製造方法。
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