JP2021044355A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】トレンチ側壁の表面粗さを減少させ、界面ラフネス散乱の影響を減らすことで、最大移動度を向上させた半導体装置および半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置は、第１導電型の半導体基板１のおもて面に設けられた第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、を備える。また、第１半導体領域７および第２半導体層３を貫通して、第１半導体層２に達するトレンチ１８と、トレンチ１８の内部にゲート絶縁膜９を介して設けられたゲート電極１０と、を備え、トレンチ１８の側壁のテラス部の表面粗さＲａは、０．１ｎｍ以下である。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナ構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
ここで、半導体装置の電気特性は、キャリアの移動度により決定される。ＭＯＳＦＥＴの移動度は、フォノン散乱、クーロン散乱、界面ラフネス散乱の組み合わせで決まってくる（例えば、非特許文献１参照）。ここで、フォノン散乱は，シリコン結晶中の格子振動による散乱である。クーロン散乱は基板中のイオン化不純物やゲート絶縁膜中の固定電荷といったクーロン散乱源による散乱である。界面ラフネス散乱は，ゲート絶縁膜と基板との間の凹凸による散乱である。フォノン散乱は高温で、クーロン散乱は低電界で、界面ラフネス散乱は高電界で、それぞれ支配的な散乱である。
また、チャネル移動度やゲート酸化膜の信頼性を向上させるため、基板表面の表面粗さＲａを０．３ｎｍ以下とする平坦化を行う技術が公知である（例えば、特許文献１参照）。また、絶縁膜形成領域の半導体表面を、表面粗さ（粗さの標準偏差）Ｒｍｓが０．５ｎｍ以下となるように平坦化するため、水素雰囲気中で半導体基板のアニール処理を行う、または、不活性ガスと水素を混合した混合ガス雰囲気中で半導体基板のアニール処理を行う技術が公知である（例えば、特許文献２参照）。
特開２０１３−０６９８５４号公報 特開２００５−１５０３９８号公報
石原 貴光、松沢 一也、ＭＯＳＦＥＴにおける高精度移動度モデルの構築、東芝レビュー Ｖｏｌ．５８Ｎｏ．５（２００３）
ここで、ゲートプロセスを改良することで、クーロン散乱を減らして、移動度を向上させることができる。また、ゲート絶縁膜と基板との間の凹凸を減らすことで、界面ラフネス散乱を抑制して、移動度を向上させることができる。
また、現状のトレンチ型ＭＯＳＦＥＴでは、ゲート絶縁膜を形成する工程前の、トレンチ側壁の表面粗さＲａは０．１ｎｍ以上であり、この表面粗さＲａが界面ラフネス散乱に影響を及ぼし、移動度向上の妨げとなっている。ここで、表面粗さＲａとは、表面の算術平均粗さ（Ｒａ）のことである。
この発明は、上述した従来技術による問題点を解消するため、トレンチ側壁の表面粗さを減少させ、界面ラフネス散乱の影響を減らすことで、最大移動度を向上させた半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記トレンチの側壁のテラス部の表面粗さＲａが０．１ｎｍ以下である。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して、前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチを水素雰囲気中でアニールし、該アニール後、前記トレンチを水素と窒素を含む混合ガス雰囲気中でアニールする第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、１％〜８０％の割合で窒素ガスが添加されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、４％〜５０％の割合で窒素ガスが添加されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、５％〜５０％の割合で窒素ガスが添加されていることを特徴とする。
上述した発明によれば、トレンチ形成後、水素アニールを行った後、窒素添加アニールを行う。これにより、平坦化した後、表面が窒素終端し固定化され、トレンチのテラス部の表面粗さＲａを０．１ｎｍ以下とすることができる。このため、トレンチ側壁の表面粗さが減少され、界面ラフネス散乱の影響が減り、最大移動度を向上させることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチ側壁の表面粗さを減少させ、界面ラフネス散乱の影響を減らすことで、最大移動度を向上させるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のトレンチの側壁部Ａの拡大断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 実施例にかかる炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。 従来例１の炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。 従来例２の炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。 実施例の結果を水素ガスに対する窒素ガスの割合とテラス部の表面粗さ依存性の関係としてグラフ化したものである。 実施例にかかる炭化珪素半導体装置と従来例１、２の炭化珪素半導体装置の最大移動度を示すグラフである。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
図１に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出してもよい。
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。
ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
図２は、実施の形態にかかる炭化珪素半導体装置のトレンチの側壁部Ａの拡大断面図である。図２に示すようにトレンチ１８の側壁は、テラス部Ｂとステップ部Ｃとから構成される。ここで、テラス部Ｂは、ｚ方向の側壁であり、ステップ部Ｃは、ｘ方向の側壁である。
ステップ部Ｃの表面粗さＲａは、炭化珪素結晶の格子定数等で決まり、トレンチ１８と炭化珪素結晶の角度に依存する。一方、テラス部Ｂの表面粗さＲａは、エッチング、アニール等により、平坦化することが可能である。このため、実施の形態では、以下の製造方法で詳細に説明されるように、トレンチ１８に対して、水素アニールを行った後、窒素添加アニールを行い、テラス部Ｂの表面粗さＲａを０．１ｎｍ以下としている。これにより、トレンチ１８の側壁の表面粗さＲａを減少させ、界面ラフネス散乱の影響を減らすことで、最大移動度を向上させている。また、界面ラフネス散乱は高電界で支配的な散乱であるため、界面ラフネス散乱の影響を減らすことで、高電界側での移動度の低下を抑制することもできる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３〜図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図３に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図４に示されている。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図５に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図６に示されている。
次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図７に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図８に示されている。
次に、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるためのアニールを行う。アニールを行う前にトレンチ１８のダメージを除去するための等方性エッチングを行ってもよい。アニールは、水素（Ｈ2）ガス雰囲気下で水素アニールを行った後、水素ガスに窒素（Ｎ2）ガスを添加した混合ガス雰囲気下で窒素添加アニールを行う。混合ガス雰囲気は、水素ガスに対して、５〜５０％の割合で窒素を含むガスが添加されていることが好ましい。
ここで、水素アニールによりエッチングされ、トレンチ１８のテラス部Ｂの表面が平坦化される。また、窒素添加アニールにより、トレンチ１８のテラス部Ｂの表面のエッチングが抑制される。これにより、水素アニールで平坦化した後、窒素添加アニールで表面が窒素終端し固定化され、降温時に表面荒れが起こることがなくなる。このため、表面が平坦化されたままになり、トレンチ１８のテラス部Ｂの表面粗さＲａを０．１ｎｍ以下に保つことができる。
また、ゲート絶縁膜９の形成面のトレンチ１８の側壁が、予め窒素で終端されている。このため、ゲート絶縁膜９形成後のＰｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ（ＰＯＡ）処理時に窒素を含まない酸素（Ｏ2）アニールのみにしても、表面が窒化されているため、半導体装置の良好な特性を得ることができる。また、トレンチ１８の側壁が窒素で終端されているため、ゲート絶縁膜９の窒化処理も不要となる。
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図９に示されている。
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、トレンチ形成後、水素アニールを行った後、窒素添加アニールを行う。これにより、平坦化した後、表面が窒素終端し固定化され、トレンチのテラス部の表面粗さＲａを０．１ｎｍ以下とすることができる。このため、トレンチ側壁の表面粗さが減少され、界面ラフネス散乱の影響が減り、最大移動度を向上させることができる。
（実施例）
図１０は、実施例にかかる炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。実施例では、トレンチ１８形成後、圧力３００Ｔｏｒｒとして１４００℃で１８分間の水素アニールを行った後、１５分間の窒素添加アニールを行った。窒素添加アニールでは、水素ガスとの流量比（窒素ガス/水素ガス）を１０％として窒素ガスを添加した。図１０は、このアニール後、ゲート絶縁膜９形成前のテラス部Ｂの原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）の写真である。図１０によると、実施例ではトレンチ１８のテラス部Ｂの表面粗さＲａが、０．０５７８ｎｍとなった。なお、ここでの測定はゲート絶縁膜９形成前の値であるが、半導体装置完成後も同様の値であると推定される。
次に、比較のため従来の方法で炭化珪素半導体装置を製造した。図１１は、従来例１の炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。従来例１では、圧力３００Ｔｏｒｒとして１４００℃で１８分間の水素アニールのみを行った。図１１によると、従来例１ではトレンチ１８のテラス部Ｂの表面粗さＲａが、０．１４２５ｎｍとなった。
また、図１２は、従来例２の炭化珪素半導体装置のテラス部の原子間力顕微鏡写真である。従来例２では、圧力３００Ｔｏｒｒとして１４００℃で１８分間の窒素添加アニールのみを行った。窒素添加アニールでは、水素１０％の割合で窒素ガスを添加した。図１２によると、従来例２ではトレンチ１８のテラス部Ｂの表面粗さＲａが、０．２１５１ｎｍとなった。
このように、実施例では、トレンチ１８のテラス部Ｂの表面粗さＲａが０．１ｎｍ以下であるが、従来例１、従来例２では表面粗さＲａが０．１ｎｍ以上となった。また、有効な条件範囲を確認するため、上記の実験における水素ガスと窒素ガスの流量比（窒素ガス/水素ガス）を５％、５０％と振ったところ、表面粗さは、それぞれ、０．０８７９ｎｍ、０．０７２５ｎｍとなっており、０．１ｎｍ以下に保たれていることが分かった。
図１３は、実施例の結果を水素ガスに対する窒素ガスの割合とテラス部の表面粗さ依存性の関係としてグラフ化したものである。この結果から、ガス流量比（窒素ガス/水素ガス）を１％〜８０％とすることで、表面が平滑化される。更に好ましくは４％〜５０％にすれば、表面粗さを０．１ｎｍ以下に保つことができる。また、ガス流量比は５％〜５０％が最も好ましい。
図１４は、実施例にかかる炭化珪素装置と従来例１、２の炭化珪素半導体装置の最大移動度を示す表である。図１４は、実施例の最大移動度を１として、実施例に対する比率を示す。ここでは、上記のアニール条件で、ゲート絶縁膜９形成後の処理を同一にして炭化珪素半導体装置を製造して、実施例、従来例１、２の最大移動度を比較した。図１４に示すように、実施例では、窒素添加アニールのみの場合の従来例２と比較して、最大移動度が８％向上していることがわかる。また、実施例では、水素アニールのみの場合の従来例１と比較して、最大移動度の差がない。これはゲート絶縁膜９の形成後の処理が同一のためである。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、トレンチ構造を有するＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ ｐ型炭化珪素エピタキシャル層
４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５ 第２ｐ+型ベース領域
６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１３ ソース電極
１４ 裏面電極
１８ トレンチ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して、前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    を備え、
    前記トレンチの側壁のテラス部の表面粗さＲａが０．１ｎｍ以下であることを特徴とする半導体装置。
  2. 第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域および前記第２半導体層を貫通して、前記第１半導体層に達するトレンチを形成する第４工程と、
    前記トレンチを水素雰囲気中でアニールし、該アニール後、前記トレンチを水素と窒素を含む混合ガス雰囲気中でアニールする第５工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、１％〜８０％の割合で窒素ガスが添加されていることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、４％〜５０％の割合で窒素ガスが添加されていることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記混合ガス雰囲気は、ガス流量比で水素ガスに対して、５％〜５０％の割合で窒素ガスが添加されていることを特徴とする請求項２に記載の半導体装置の製造方法。
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