CN102007596B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102007596B
CN102007596B CN2009801133008A CN200980113300A CN102007596B CN 102007596 B CN102007596 B CN 102007596B CN 2009801133008 A CN2009801133008 A CN 2009801133008A CN 200980113300 A CN200980113300 A CN 200980113300A CN 102007596 B CN102007596 B CN 102007596B
Authority
CN
China
Prior art keywords
district
contact electrode
type
shaped
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801133008A
Other languages
English (en)
Other versions
CN102007596A (zh
Inventor
玉祖秀人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102007596A publication Critical patent/CN102007596A/zh
Application granted granted Critical
Publication of CN102007596B publication Critical patent/CN102007596B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种MOSFET(1)，其能够实现减少制造工艺的步骤数目以及提高集成度，其包括：SiC晶片(10)，其由碳化硅构成；以及源接触电极(16)，其被布置成与SiC晶片(10)接触并且包含钛、铝、硅和碳以及其余不可避免的杂质。SiC晶片(10)包括具有n型导电类型的n+源区(14)以及具有p型导电类型的p+区(18)。n+源区(14)和p+区(18)都与源接触电极(16)接触。源接触电极(16)在包括与SiC晶片(10)的交界面的区域中包含铝和钛。

Description

半导体器件
技术领域
本发明涉及一种半导体器件和制造半导体器件的方法，并且更具体来讲，涉及包括被布置成与由碳化硅构成的SiC晶片接触的电极的半导体器件。
背景技术
在半导体器件中，在许多情况下，采用如下结构：形成具有n型导电类型的n型区和具有p型导电类型的p型区，并且将电极连接到n型区和p型区。随着近年来在包括半导体器件的装置中实现更高的效率，也要求半导体器件实现更高的效率。为了实现半导体器件的更高效率，以上的电极应该不仅自身的阻值(电阻)低，而且还应该与以上n型区和p型区的接触电阻低。
其间，为了实现半导体器件的更高的耐压和更低的损耗并且能够在高温环境下对其进行使用，近来已经采用碳化硅(SiC)作为用于形成半导体器件的材料。与传统上广泛用作形成半导体器件的材料的硅(Si)相比，SiC是带隙比硅更大的宽带隙半导体。因此，通过采用SiC作为形成半导体器件的材料，可以实现半导体器件的更高的耐压、更低的导通电阻等。另外，采用SiC作为材料的半导体器件的优点还在于，与采用Si作为材料的半导体器件相比，其在高温环境下使用时特性降低的可能性更小。
然而，在采用SiC作为半导体器件的材料时，与采用Si作为半导体器件的材料的实例相比，难以避免p型区、n型区与电极之间的肖特基势垒增大。因此，引起了如下问题，即，难以抑制p型区、n型区与电极之间的接触电阻增大。
相比之下，已知的是可以通过以下方法减小接触电阻：采用Ni(镍)作为与含有n型杂质(具有n型导电类型的杂质)的n型SiC区接触的电极的材料，并且采用Ti(钛)/Al(铝)或AlSi合金作为与含有p型杂质(具有p型导电类型的杂质)的p型SiC区接触的电极的材料(参见，例如，Satoshi TANIMOTO等人的“Practical Device-DirectedOhmic Contacts on 4H-SiC”，IEICE Transactions C，the Institute ofElectronics，Information and Communication Engineers，April 2003，Vol.J86-C，No.4，pp.359-367(非专利文献1))。
现有技术文件
非专利文件1：Satoshi TANIMOTO等人的“PracticalDevice-Directed Ohmic Contacts on 4H-SiC，”IEICE Transactions C，theInstitute of Electronics，Information and Communication Engineers，April2003，Vol.J86-C，No.4，pp.359-367
发明内容
本发明要解决的问题
如上所述，通过根据与电极接触的区域是n型SiC区还是p型SiC区来合适地选择用于形成电极的材料，即使当采用SiC作为半导体器件的材料时，也可以减小p型区、n型区和电极之间的接触电阻。然而，如果用于形成与p型区接触的电极的材料不同于用于形成与n型区接触的电极的材料，则需要用于形成这些电极的多个步骤，这样导致制造工艺的步骤数目增加。因此，出现半导体器件的制造成本提高的问题。另外，用于形成与p型区接触的电极的材料和用于形成与n型区接触的电极的材料之间的差异会阻止半导体器件的集成度提高。
从上述内容中，本发明的目的在于提供一种半导体器件，该半导体器件通过包括可以与p型SiC区和n型SiC区中的任一个接触的电极并且使接触电阻得以充分抑制，能够实现制造工艺的步骤数目减少以及集成度提高。
解决问题的手段
根据本发明的一个方面的半导体器件，包括：SiC晶片，所述SiC晶片由碳化硅构成；以及欧姆接触电极，所述欧姆接触电极被布置成与SiC晶片接触，并且包含钛、铝、硅和碳以及其余不可避免的杂质。SiC晶片包括具有n型导电类型的n型区以及具有p型导电类型的p型区。另外，n型区和p型区中的每个与以上的欧姆接触电极接触。欧姆接触电极在包括与SiC晶片的交界面的区域中包含铝和钛。
根据本发明的一个方面的组成半导体器件的欧姆接触电极在包括与SiC晶片的交界面的区域中包含铝和钛。因此，欧姆接触电极可以与p型SiC区和n型SiC区中的任一个接触，并且使接触电阻得以充分抑制。因此，根据本发明的一个方面中的半导体器件，与p型区接触的欧姆接触电极和与n型区接触的欧姆接触电极可以由相同的材料制成，并且可以提供能够实现减少制造工艺的步骤数目以及提高集成度的半导体器件。这里，“在包括与SiC晶片的交界面的区域中包含铝和钛”的陈述是指例如通过进行俄歇光谱分析可以以从噪声中清楚区分的程度检测到在包括与SiC晶片的交界面的区域中存在铝和钛的这种状态。
在以上一个方面的半导体器件中，以上的欧姆接触电极可以被布置成从与n型区接触的区域延伸到与p型区接触的区域。
另外，以上一个方面的半导体器件可以包括多个欧姆接触电极，多个欧姆接触电极中的一个欧姆接触电极可以与n型区接触，并且另一个欧姆接触电极可以与p型区接触。
根据本发明的另一个方面的半导体器件包括：SiC晶片，所述SiC晶片由碳化硅构成；以及欧姆接触电极，所述欧姆接触电极被布置成与SiC晶片接触并且包含钛、铝、硅和碳以及其余不可避免的杂质。SiC晶片包括具有n型导电类型的n型区以及具有p型导电类型的p型区。另外，n型区和p型区中的每个与以上的欧姆接触电极接触。包括反向于SiC晶片的表面的欧姆接触电极的区域包含硅。
组成根据本发明的另一个方面的半导体器件的欧姆接触电极在包括反向于SiC晶片的表面的区域中包含硅。因此，通过在包括反向于SiC晶片的表面的区域中包含硅(Si)，欧姆接触电极可以与p型SiC区和n型SiC区中的任一个接触，并且使接触电阻得以充分抑制。因此，根据本发明的另一个方面中的半导体器件，与p型区接触的欧姆接触电极和与n型区接触的欧姆接触电极可以由相同的材料制成，并且可以提供能够实现减少制造工艺的步骤数目以及提高集成度的半导体器件。这里，“包括反向于SiC晶片的表面的区域包含硅”的陈述是指例如通过进行俄歇光谱分析可以以从噪声中清楚区分的程度检测到在包括反向于SiC晶片的表面的区域中存在硅的这种状态。
在以上另一个方面的半导体器件中，欧姆接触电极中的硅含量可以向着SiC晶片单调增加。
另外，在以上另一个方面的半导体器件中，欧姆接触电极中的铝含量可以向着SiC晶片单调减少。
另外，在以上另一个方面的半导体器件中，欧姆接触电极中的钛含量可以从与反向于iC晶片的表面向着SiC晶片单调增加并且达到最大值，此后可以单调减少。
另外，在以上另一个方面的半导体器件中，欧姆接触电极可以被布置成从与n型区接触的区域延伸到与p型区接触的区域。
另外，以上另一个方面中的半导体器件可以包括多个欧姆接触电极，多个欧姆接触电极中的一个欧姆接触电极可以与n型区接触，并且另一个欧姆接触电极可以与p型区接触。
根据本发明的又一个方面的半导体器件包括：SiC晶片，所述SiC晶片由碳化硅构成；以及欧姆接触电极，所述欧姆接触电极被布置成与SiC晶片接触并且包含钛、铝、硅和碳以及其余不可避免的杂质。SiC晶片包括具有n型导电类型的n型区以及具有p型导电类型的p型区。另外，n型区和p型区中的每个与以上的欧姆接触电极接触。在欧姆接触电极中，铝含量向着SiC晶片单调减少并且硅含量向着SiC晶片单调增加。
在组成根据本发明的又一个方面的半导体器件的欧姆接触电极中，铝含量向着SiC晶片单调减少并且硅含量向着SiC晶片单调增加。因此，欧姆接触电极可以与p型SiC区和n型SiC区中的任一个接触，并且使接触电阻得以充分抑制。因此，根据本发明的又一个方面中的半导体器件，与p型区接触的欧姆接触电极和与n型区接触的欧姆接触电极可以由相同的材料制成，并且可以提供能够实现制造工艺的步骤数目减少以及集成度提高的半导体器件。
在以上又一个方面的半导体器件中，欧姆接触电极中的钛含量可以从反向于SiC晶片的表面向着SiC晶片单调增加并且达到最大值，此后可以单调减少。
另外，在以上又一个方面的半导体器件中，欧姆接触电极可以被布置成从与n型区接触的区域延伸到与p型区接触的区域。
另外，以上又一个方面的半导体器件可以包括多个欧姆接触电极，所述多个欧姆接触电极中的一个欧姆接触电极可以与n型区接触，以及另一个欧姆接触电极可以与p型区接触。
元素含量单调增加或减少的状态是指欧姆接触电极在其厚度的方向上不具有元素含量是恒定的区域(例如，含量为0的连续区域)并且含量继续增大或减小。
本发明的效果
如从以上的说明中可以清楚理解的，根据本发明的半导体器件，可以提供了一种半导体器件，其通过包括可以与p型SiC区和n型SiC区中的任一个接触的电极并且使接触电阻得以充分抑制，能够实现制造工艺的步骤数目减少以及集成度提高。
附图说明
图1是示出MOSFET的结构的示意性横截面图。
图2是示出制造MOSFET的方法的概况的流程图。
图3是示出图2中的欧姆电极形成步骤和漏电极形成步骤的细节的流程图。
图4是用于示出制造MOSFET的方法的示意性横截面图。
图5是用于示出制造MOSFET的方法的示意性横截面图。
图6是用于示出制造MOSFET的方法的示意性横截面图。
图7是用于示出制造MOSFET的方法的示意性横截面图。
图8是用于示出制造MOSFET的方法的示意性横截面图。
图9是用于示出制造MOSFET的方法的示意性横截面图。
图10是示出JFET的结构的示意性横截面图。
图11是示出制造JFET的方法的概况的流程图。
图12是用于示出制造JFET的方法的示意性横截面图。
图13是用于示出制造JFET的方法的示意性横截面图。
图14是用于示出制造JFET的方法的示意性横截面图。
图15是用于示出制造JFET的方法的示意性横截面图。
图16是用于示出制造JFET的方法的示意性横截面图。
图17是用于示出制造JFET的方法的示意性横截面图。
图18是示出Al膜与Ti膜的膜厚度之比与接触电阻之间的关系的示意图。
图19是示出Si膜的膜厚度与接触电阻率之间的关系的示意图。
图20是实例中围绕欧姆接触电极的部分的SEM照片。
图21是示出实例中围绕欧姆接触电极的元件的分布的示意图。
图22是示出对比例中围绕欧姆接触电极的元件的分布的示意图。
具体实施方式
下文中，将参照附图描述本发明的实施例。在以下的附图中，相同或对应的元件具有被分配相同的附图标记，并且将不再重复对其的说明。
(第一实施例)
最初，将描述第一实施例中的MOSFET(金属氧化物半导体场效应晶体管)。参照图1，第一实施例中的MOSFET 1包括：n+SiC衬底11，其为由碳化硅构成的衬底并且具有n型导电类型(第一导电类型)；n-SiC层12，其用作由SiC构成的半导体层并且具有n型导电类型(第一导电类型)；一对p体13，其用作具有p型导电类型(第二导电类型)的第二导电类型区；n+源区14，其用作具有n型导电类型(第一导电类型)的高浓度第一导电类型区；以及p+区18，其用作具有p型导电类型(第二导电类型)的高浓度第二导电类型区。在其内形成有p体13、n+源区14和p+区18的n-SiC层12和n+SiC衬底11组成由碳化硅构成的SiC晶片10。n+SiC衬底11包含高浓度的诸如N(氮)的n型杂质(具有n型导电类型的杂质)。
n-SiC层12在n+SiC衬底11的一个主表面11上形成为例如大致10μm的厚度，并且其通过包含n型杂质而具有n型导电类型。n-SiC层12中包含的n型杂质的实例包括N(氮)，并且所包含杂质的浓度低于n+SiC衬底11中包含的n型杂质的浓度，例如，浓度为5×1015cm-3。
形成一对体13，使得p体彼此分开，以便包括第二主表面12B，即与作为n+SiC衬底11侧上的主表面的第一主表面12A相反的主表面，并且所述对通过包含p型杂质(具有p型导电类型的杂质)而具有p型导电类型(第二导电类型)。例如，采用Al、B(硼)等作为要在p体13中包含的p型杂质，以及所包含的杂质的浓度低于n+SiC衬底11中包含的n型杂质的浓度，例如，浓度为1×1017cm-3。
n+源区14形成在每个p体13内，以便包括第二主表面12B并且由p体13围绕。n+源区14包含诸如P(磷)的n型杂质，其浓度高于n-SiC层12中包含的n型杂质的浓度，例如，浓度为1×1020cm-3。
当从一对p体13中的一个p体13内形成的n+源区14来看时，在另一个p体13内形成的n+源区14的相反侧上，p+区18被形成为包括第二主表面12B。p+区18包含诸如Al或B的p型杂质，其浓度高于p体13内包含的p型杂质的浓度，例如，浓度为1×1020cm-3。
进一步参照图1，MOSFET 1包括用作栅绝缘膜的栅氧化物膜15、栅电极17、一对源接触电极16、源互连19、漏电极20和钝化膜21。
栅氧化物膜15形成在n-SiC层12的第二主表面12B上，以便与第二主表面12B接触并且从一个n+源区14的上表面延伸到另一个n+源区14的上表面，并且其由例如二氧化硅(SiO2)构成。
栅电极17被布置成与栅氧化物膜15接触，以便在其上方从一个n+源区14延伸到另一个n+源区14。另外，栅电极17由诸如多晶硅、Al等的导体制成。
源接触电极16被布置成与第二主表面12B接触，以便从一对n+源区14、在背离栅氧化物膜15的方向上延伸到p+区18。源接触电极16包含钛(Ti)、铝(Al)、硅(Si)和碳(C)以及其余不可避免的杂质。这里，不可避免的杂质包括在制造工艺期间不可避免地引入的氧(O)。源接触电极16在包括与形成有源区14和p+区18的n-SiC层12的交界面的区域中包含铝和钛。
源互连19被形成为与源接触电极16接触，并且其由诸如Al的导体制成。源互连19通过源接触电极16电连接到n+源区14。该源互连19和源接触电极16构成源电极22。
漏电极20被形成为与n+SiC衬底11的另一个主表面11B接触，该主表面11B是与作为形成有n-SiC层12的一侧上的主表面的第一主表面11A相反的主表面。例如，该漏电极20可以与以上的源接触电极16相类似地构造，或者其可以由能够与n+SiC衬底11建立欧姆接触的诸如Ni的另一种材料制成。因此，漏电极20电连接到n+SiC衬底11。
钝化膜21被形成为在栅电极17上方从一个源互连19延伸到另一个源互连19。该钝化膜21由例如SiO2构成，并且其具有用于将源互连19和栅电极17与外部电隔离，并且用于保护MOSFET 1。
即，本实施例中的MOSFET 1包括SiC晶片10和源接触电极16，该源接触电极16用作欧姆接触电极，被布置成与SiC晶片10接触并且包含Ti、Al、Si和C以及其余不可避免的杂质。SiC晶片10包括具有n型导电类型的n+源区14和具有p型导电类型的p+区18。另外，n+源区14和p+区18中的每个与源接触电极16接触。源接触电极16在包括与SiC晶片10的交界面的区域中包含Al和Ti。此外，源接触电极16被布置成从与n+源区14接触的区域延伸到与p+区18接触的区域。
通常，在许多情况下，采用Ni作为与n型SiC区接触的电极的材料。同时，在以例如SiC作为材料的DMOS型垂直MOSFET中，采用如下结构：由Ni构成的电极接触p型SiC区和n型SiC区这两者。这是因为DMOS型垂直MOSFET需要电极与p型区和n型区这两者接触，同时由Ni构成的电极还可以以大约10-2Ω·cm2的接触电阻率与p型SiC区接触。尽管该10-2Ω·cm2的接触电阻率表示允许用作欧姆接触电极的数值，但是考虑到由Ti/Al构成的电极可以以大约10-3Ω·cm2的接触电阻率与p型SiC区接触这一事实，10-2Ω·cm2的接触电阻率还不够低。
另一方面，在采用由Ti/Al构成的电极的实例中，尽管与p型SiC区的接触电阻被充分地抑制，与n型SiC区的接触电阻率也大约为10-3Ω·cm2。10-3Ω·cm2的接触电阻率还表示允许用作欧姆接触电极的数值，然而，考虑到由Ni构成的电极可以以10-6Ω·cm2的接触电阻率与n型SiC区接触这一事实，由Ti/Al构成的电极与n型SiC区之间的接触电阻不够低。
作为考虑到这种电极结构与p型SiC区和n型SiC区的接触电阻之间的关系的电极结构进行进一步研究的结果，本发明的发明人发现，通过采用包含Ti、Al、Si和C以及其余不可避免的杂质并且在包括与p型SiC区和n型SiC区交界面的区域中包含Al和Ti的欧姆接触电极，与p型SiC区和n型SiC区中的任一个的接触电阻可以被充分地抑制。
在本实施例中的构成MOSFET 1的源接触电极16包含Ti、Al、Si和C以及其余不可避免的杂质，并且在包括SiC晶片10中形成的n+源区14和p+区18的交界面的区域中，包含Al和Ti。因此，源接触电极16可以与n+源区14和p+区18中的任一个接触，并且使接触电阻得以充分抑制。源接触电极16被布置成从与n+源区14接触的区域延伸到与p+区18接触的区域。因此，本实施例中的MOSFET 1是能够实现制造工艺步骤的数目减少以及集成度提高的半导体器件。
更具体来讲，在具有DMOS结构的本实施例的MOSFET 1中，需要将n+源区14和p体13保持在同一电势。因此，要求源接触电极16电连接到n+源区14和p体13这两者，并且使接触电阻减小。另外，在MOSFET 1中，为了减小导通电阻，n+源区14和源接触电极16应该彼此电连接，并且使接触电阻得以抑制。为了满足这种要求，并且为了实现制造工艺步骤的数目减少以及集成度提高，要求源接触电极16从与n+源区14接触的区域延伸到与p体13接触的区域，并且使接触电极减小。在这种连接方式中，通过具有以上的结构，本实施例中的MOSFET 1中的源接触电极16同时以低接触电阻与n+源区14和p+区18(p体13)这两者接触。因此，MOSFET 1是能够实现制造工艺步骤的数目减少以及集成度提高的半导体器件。
现在将描述MOSFET 1的操作。参照图1，在不高于阈值的电压施加到栅电极17的状态下，即，在截止状态下，位于栅氧化物膜15正下方的p体13和n-SiC衬底12之间的部分被反向偏置并且处于非导通状态。另一方面，由于正向增加的电压施加到栅电极17，所以在沟道区13A中形成反型层，其是p体13与栅氧化物膜15接触的一部分周围的区域。因此，n+源区14和n-SiC衬底12彼此电连接，并且电流在源电极22和漏电极20之间流动。
现在将描述第一实施例中的制造MOSFET 1的方法。参照图2，在制造第一实施例中的MOSFET 1的方法中，初始地，在步骤(S10)中，执行衬底制备步骤。在该步骤(S10)中，制备第一导电类型的SiC衬底。具体来讲，参照图4，例如，制备n+SiC衬底11，该衬底11由六方晶系的SiC构成并且通过包含n型杂质而具有n型导电类型。
接着参照图2，在步骤(S20)中，执行n型层的形成步骤。在该步骤(S20)中，在n+SiC衬底11上形成第一导电类型的半导体层。具体来讲，参照图4，通过外延生长，在n+SiC衬底11的一个主表面11A上形成n-SiC层12。例如，通过采用SiH4(硅烷)和C3H8(丙烷)的气体混合物作为源气体，可以实现外延生长。这里，例如，N被引入作为n型杂质。因此，可以形成包含n型杂质的n-SiC层12，所述n-SiC12的n型杂质的浓度低于n+SiC衬底11中包含的n型杂质的浓度。
接着参照图2，在步骤(S30)中，执行p体形成步骤。在该步骤(S30)中，参照图5，具有第二导电类型的第二导电类型区被形成为包括n-SiC层12的第二主表面12B，该第二主表面12B是与作为n+SiC衬底11侧上的主表面的第一主表面12A相反的主表面。具体来讲，初始地，例如，采用CVD(化学气相沉积)在第二主表面12B上形成由SiO2构成的氧化物膜。然后，在将抗蚀剂涂覆到氧化物膜上之后，执行曝光和显影，以由此在与用作第二导电类型区的p体13的期望形状相一致的区域中，形成具有开口的抗蚀剂膜。使用该抗抗蚀剂膜作为掩模，例如，通过RIE(反应离子蚀刻)部分地去除氧化物膜，并且在n-SiC层12上形成由氧化物膜形成的、具有开口图案的掩模层。此后，去除以上的抗蚀剂膜。然后，使用该掩模层作为掩模，在n-SiC层12中执行诸如Al的p型杂质的离子注入，以由此在n-SiC层12中形成p体13。
接着参照图2，在步骤(S40)中，执行n+区形成步骤。在该步骤(S40)中，在包括第二主表面12B的p体13内的区域中，形成包含具有第一导电类型的杂质的高浓度第一导电类型区，其杂质浓度高于n-SiC层12中的杂质浓度。具体来讲，参照图5，初始地，在去除步骤(S30)中用作掩模的以上氧化物膜之后，根据与步骤(S30)相类似的工序形成掩模层，该掩模层在与n+源区14的期望形状相一致的区域中具有开口。使用该掩模层作为掩模，通过离子注入，将诸如P的n型杂质引入到n-SiC层12中，以由此形成n+源区14。
接着参照图2，在步骤(S50)中，执行p+区形成步骤。在该步骤(S50)中，参照图5，当从一对p体13中的一个p体13内形成的n+源区14来看时，高浓度第二导电类型区(p+区18)被形成为包括位于另一个p体13内形成的n+源区14的相反侧上的第二主表面12B。具体来讲，参照图5，根据与步骤(S30)和(S40)相类似的工序形成掩模层，该掩模层在与p+区18的期望形状相一致的区域中具有开口，并且使用该掩模层作为掩模，通过离子注入，将诸如Al或B的p型杂质引入到n-SiC层12中，以由此形成p+区18。
接着参照图2，在步骤(S60)中，执行活性化退火步骤，在该步骤(S60)中，例如，在Ar(氩)气氛中，通过将其中注入了离子的n-SiC层12加热至大约1700℃的温度并且将该层保持大致30分钟来执行用于活性化以上通过离子注入而引入的杂质的活性化退火。
接着参照图2，在步骤(S70)中，执行栅绝缘膜形成步骤。在该步骤(S70)中，参照图6，n+SiC衬底11经受热氧化，在该n+SiC衬底11上，已经通过步骤(S10)至(S60)形成了包括期望的离子注入区的n-SiC层12。例如，通过在氧气的气氛中将衬底加热到大约1300℃的温度并且将衬底保持大致40分钟，可以执行热氧化。因此，在第二主表面12B上，形成由二氧化硅(SiO2)(例如，具有大致50nm的厚度)构成的用作栅氧化物膜15(参见图1)的热氧化物膜15A。
接着参照图2，在步骤(S80)和(S90)中，执行欧姆电极形成步骤和漏电极形成步骤。这里，步骤(S80)和(S90)可以采用该次序或者采用步骤(S90)和(S80)的次序来执行，然而，从减少步骤的角度来说，优选地同时执行这些步骤，如以下将说明的。在步骤(S80)和(S90)中，参照图3，初始地，在步骤(S81)至(S83)中，Ti膜形成步骤、Al膜形成步骤和Si膜形成步骤采用该次序执行。
具体来讲，参照图6和图7，初始地，在将抗蚀剂涂覆到热氧化物膜15A上之后，执行曝光和显影，以由此形成具有开口91A的抗蚀剂膜91，其与将要形成源接触电极16(参见图1)的区域相一致。然后，使用抗蚀剂膜91作为掩模，作为通过例如RIE部分地去除热氧化物膜15A的结果，形成栅氧化物膜15。此后，如图7中所示，例如，通过溅射，在第二主表面12B上以及反向于n-SiC层12的n+SiC衬底11的主表面上，由Ti构成的Ti膜51、由Al构成的Al膜52和由Si构成的Si膜53采用该次序形成。另外，作为通过去除抗蚀剂膜91的结果，去除(剥离)抗蚀剂膜91上的Ti膜51、Al膜52和Si膜53，使得Ti膜51、Al膜52和Si膜53保留在通过栅氧化物膜15暴露的第二主表面12B上以及反向于n-SiC层12的n+SiC衬底11的主表面上，如图8中所示。
这里，在步骤(S81)中，优选地形成厚度不小于
Figure BPA00001239911100141
且不大于
Figure BPA00001239911100142
的Ti膜51。因此，可以形成以稳定方式具有低电阻的欧姆接触电极。另外，在步骤(S82)中，形成Al膜52，优选地，其厚度是步骤(S51)中形成的Ti膜的至少1.5倍且至多6倍。因此，可以制造进一步可靠地实现与n+源区14和p体13的低接触电阻的源接触电极16。此外，在步骤(S83)中，优选地形成厚度不小于
Figure BPA00001239911100143
且不大于
Figure BPA00001239911100144
的Si膜53。因此，可以形成以稳定方式具有低电阻的欧姆接触电极。
接着参照图3，在步骤(S84)中，执行合金化步骤。具体来讲，参照图8和图9，执行热处理，在该热处理的步骤中，在诸如Ar的惰性气体的气氛中，加热至不低于550℃且不高于1200℃的温度，优选地不低于900℃且不高于1100℃的温度，例如1000℃的温度，并且执行保持不长于10分钟的时间段，例如2分钟。因此，Ti膜51、Al膜52和Si膜53中分别包含的Ti、Al和Si以及n-SiC层12或n+SiC衬底11中包含的Si和C被合金化。因此，如图9中所示，形成源接触电极16和漏电极20，该源接触电极16被布置成与第二主表面12B接触，在背离栅氧化物膜15的方向上从一对n+源区14延伸到p+区18，并且漏电极20被布置成与n+SiC衬底11的另一个主表面11B接触，主表面11B是与作为形成n-SiC层12的一侧上的主表面的一个主表面11A相反的主表面。这里，在步骤(S84)中，优选地，在惰性气体，具体来讲，Ar和/或N2和氢气的气体混合物中，加热n+SiC衬底11。因此，可以制造源接触电极16，使其与n+源区14和p体13(p+区18)的接触电阻进一步可靠地降低并且制造成本得以抑制。在以上的工序中完成步骤(S80)和(S90)。
接着参照图2，在步骤(S100)中，执行栅电极形成步骤。在该步骤(S100)中，由诸如多晶硅或Al的导体构成的栅电极17(参见图1)被形成为与栅氧化物膜15接触并且在其上方从一个n+源区14延伸到另一个n+源区14。在采用多晶硅作为用于栅电极的材料的实例中，多晶硅可以包含超过1×1020cm-3的高浓度的P。
接着参照图2，在步骤(S110)中，执行源互连形成步骤。在该步骤(S110)中，例如，采用气相沉积法，在源接触电极16的上表面上，形成由诸如Al的导体构成的源互连19(参见图1)。在上述的步骤(S80)和该步骤(S110)中完成源电极22(参见图1)。
接着参照图2，在步骤(S120)中，执行钝化膜形成步骤。在该步骤(S120)中，参照图1，由例如SiO2构成的该钝化膜21被形成为在栅电极17上方从一个源互连19延伸到另一个源互连19。可以例如采用CVD法，形成该钝化膜21。通过以上的步骤(S10)至(S120)完成第一实施例中的MOSFET 1(参见图1)。
根据制造第一实施例中的MOSFET的方法，可以形成上述源接触电极16并可以与此同时形成漏电极20，该源接触电极16可以与p+区18和n+源区14接触并且接触电阻得以充分地抑制，以从与n型区接触的区域延伸到与p型区接触的区域，该漏电极20由与源接触电极16的材料相同的材料制成。因此，可以实现制造MOSFET 1的工艺步骤数目减少以及集成度提高。
(第二实施例)
现在，将描述表示本发明的另一个实施例的第二实施例。第二实施例中表示半导体器件的MOSFET 1的构造与以上第一实施例中的MOSFET 1的构造基本类似，并且实现类似的效果。另外，第二实施例中的MOSFET 1具有如下的与第一实施例中的MOSFET 1的特征不同的特征。
即，参照图1，在第二实施例中构成MOSFET 1的源接触电极16包含Ti、Al、Si和C以及其余不可避免的杂质，并且在包括反向于SiC晶片10的表面的区域中包含Si。通过由此在包括反向于SiC晶片10的表面的区域中包含硅(Si)，源接触电极16可以与p+区18和n+源区14中的任一个接触，并且接触电阻得以充分抑制。另外，源接触电极16被布置成从与n+源区14接触的区域延伸到与p+区18接触的区域。因此，本实施例中的MOSFET 1是能够实现制造工艺的步骤数目减少以及集成度提高的半导体器件。
另外，参照图1，在本实施例中的MOSFET 1中，在源接触电极16中，源接触电极16中的Si含量优选地向着SiC晶片10单调增加。因此，在作为欧姆接触电极的源接触电极16的厚度方向上的整个区域中存在Si，并且Si的含量向着包含Si的SiC晶片10变高。因此，可以更可靠地降低源接触电极16与p+区18和n+源区14之间的接触电阻。
此外，在本实施例中的MOSFET 1中，源接触电极16中的Al含量优选地向着SiC晶片10单调减少。因此，Al存在于远至包括源接触电极16与p+区18、n+源区14之间交界面的区域中，并因此可以更可靠地降低源接触电极16与p+区18、n+源区14之间的接触电阻。
此外，在本实施例中的MOSFET 1中，源接触电极16中的Ti含量优选地从反向于SiC晶片10的表面向着SiC晶片10单调增加并且获得最大值，并且此后单调减少。因为Ti由此分布在源接触电极16中并且存在于在厚度方向上的整个区域中，所以可以更可靠地减小源接触电极16与p+区18、n+源区14之间的接触电阻。
注意的是，可以用与第一实施例中的MOSFET 1的制造方法相同的制造方法来制造第二实施例中的MOSFET 1。
(第三实施例)
现在，将描述表示本发明的又一个实施例的第三实施例。第三实施例中表示半导体器件的MOSFET 1的构造与以上第一实施例中的MOSFET 1的构造基本类似，并且实现类似的效果。另外，第三实施例中的MOSFET 1具有如下的与第一实施例中的MOSFET 1的特征不同的特征。
即，参照图1，在第三实施例中构成MOSFET 1的源接触电极16包含Ti、Al、Si和C以及其余不可避免的杂质，并且其中Al的含量向着SiC晶片10单调减少并且其中Si的含量向着SiC晶片10单调增加。因为Al和Si由此分布中并且它们存在于在厚度方向上的整个区域中，所以源接触电极16可以与p+区18和n+源区14中的任一个接触并且接触电阻得以充分抑制。另外，源接触电极16被布置成从与n+源区14接触的区域延伸到与p+区18接触的区域。因此，本实施例中的MOSFET1是能够实现制造工艺的步骤数目减少以及集成度提高的半导体器件。
另外，参照图1，在本实施例中的MOSFET 1中，源接触电极16中的Ti含量优选地从反向于SiC晶片10的表面向着SiC晶片10单调增加并且获得最大值，此后单调减少。因为Ti由此分布在源接触电极16中并且其存在于在厚度方向上的整个区域中，所以可以更可靠地减小源接触电极16与p+区18、n+源区14之间的接触电阻。
注意的是，可以用与第一实施例中的MOSFET 1的制造方法相同的制造方法来制造第三实施例中的MOSFET 1。
另外，可以以任意组合来同时实现以上第一实施例至第三实施例中描述的源接触电极16的两个或更多个特征。
(第四实施例)
现在，将描述表示本发明的又一个实施例的第四实施例。参照图10，作为第四实施例中表示半导体器件的结场效应晶体管的JFET 3在欧姆接触电极的结构与第一实施例至第三实施例中的MOSFET 1相同，并且实现类似的效果。具体来讲，JFET 3包括由SiC构成并且具有n型导电类型的n型衬底31、n型衬底31上形成的第一p型层32、第一p型层32上形成的n型层33以及n型层33上形成的第二p型层34。另外，n型衬底31、p型层32、n型层33和第二p型层34组成由碳化硅构成的SiC晶片30。这里，p型层和n型层是由SiC构成并且分别具有p型和n型导电类型的层。另外，例如，第一p型层32可以具有大致10μm的厚度以及大致7.5×1015cm-3的p型杂质浓度。例如，n型层33可以具有大致0.45μm的厚度以及大致2×1017cm-3的n型杂质浓度。例如，第二p型层34可以具有大致0.25μm的厚度以及大致2×1017cm-3的p型杂质浓度。
在第二p型层34和n型层33中，形成包含具有n型导电类型(n型杂质)的杂质的第一n型区35和第二n型区37，其杂质浓度高于n型层33中的杂质浓度(例如，大致1×1020cm-3)，并且形成包含具有p型导电类型(p型导电杂质)的杂质的第一p型区36使得其位于第一n型区35和第二n型区37之间，其杂质浓度高于第一p型层32和第二p型层34中的杂质浓度(例如，大致1×1018cm-3)。即，第一n型区35、第一p型区36和第二n型区37被形成为通过第二p型层34到达n型层33。另外，第一n型区35、第一p型区36和第二n型区37中的每个的底部被布置成与第一p型层32的上表面(第一p型层32和n型层33之间的边界部分)相距一定的距离。
在从第一n型区35来看时与第一p型区36相反的侧上，凹槽部71被形成为从第二p型层34的上表面34A(反向于n型层33侧的主表面)延伸通过第二p型层34以达到n型层33。即，凹槽部71的底壁71A位于n型层33内，与第一p型层32和n型层33之间的交界面距离一定的距离。另外，包含p型杂质的第二p型区43被形成为从凹槽部71的底壁71A延伸通过n型层33以到达第一p型层32，该p型杂质的浓度高于第一p型层32和第二p型层34中的杂质浓度(例如，大致1×1018cm-3)。该第二p型区43的底部被布置成与n型衬底31的上表面(n型衬底31和第一p型层32之间的边界部分)距离一定的距离。
另外，源接触电极39、栅接触电极41、漏接触电极42和用作欧姆接触电极的电势固定的接触电极44被形成为分别接触第一n型区35、第一p型区36、第二n型区37和第二p型区43的上表面。源接触电极39、栅接触电极41、漏接触电极42和电势固定的接触电极44具有的特征与第一实施例至第三实施例中的源接触电极16的特征类似。
在源接触电极39、栅接触电极41、漏接触电极42和用作欧姆接触电极的电势固定的接触电极44中的每个与相邻的另一个欧姆接触电极之间形成氧化物膜38。更具体来讲，用作绝缘膜的氧化物膜38被形成在第二p型层34的上表面34A上以及凹槽部71的底壁71A和侧壁71B上，以便覆盖除了形成源接触电极39、栅接触电极41、漏接触电极42和电势固定的接触电极44的区域之外的整个区域。因此，相邻的欧姆接触电极彼此绝缘。
另外，源互连45、栅互连46和漏互连47被形成为分别接触源接触电极39、栅接触电极41和漏接触电极42的上表面，并且它们电连接到欧姆接触电极。源互连45还接触电势固定的接触电极44的上表面，并因此其还电连接到电势固定的接触电极44。即，源互连45被形成为从源接触电极39的上表面延伸到电势固定的接触电极44的上表面，并因此电势固定的接触电极44被保持在与源接触电极39一样高的电势。源互连45、栅互连46和漏互连47由诸如Al的导体制成。源接触电极39和源互连45组成源电极61，栅接触电极41和栅互连46组成栅电极62，并且漏接触电极42和漏互连47组成漏电极63。另外，钝化膜64被形成为覆盖源电极61、栅电极62、漏电极63和氧化物膜38的上表面。该钝化膜64由例如SiO2制成，并且其具有用于将源电极61、栅电极62和漏电极63与外部电隔离并且用于保护JFET 3的作用。
即，本实施例中的JFET 3包括SiC晶片30以及被布置成与SiC晶片30接触且包含Ti、Al、Si和C以及其余不可避免的杂质的源接触电极39、栅接触电极41、漏接触电极42和用作欧姆接触电极的电势固定的接触电极44。SiC晶片30包括具有n型导电类型的第一n型区35和第二n型区37以及具有p型导电类型的第一p型区36和第二p型区43。另外，以上的欧姆接触电极之中的源接触电极39和漏接触电极42分别与第一n型区35和第二n型区37接触，并且栅接触电极41和电势固定的接触电极44分别与第一p型区36和第二p型区43接触。源接触电极39、栅接触电极41、漏接触电极42和电势固定的接触电极44具有的特征与第一实施例至第三实施例中的源接触电极16的特征类似。
在本实施例中的JFET 3中，具有的特征与第一实施例至第三实施例中的源接触电极16的特征类似的源接触电极39和漏接触电极42与第一n型区35和第二n型区37接触，所述第一n型区35和第二n型区37中的每个是n型区，以及由与源接触电极39和漏接触电极42的材料相同的材料制成的栅接触电极41被布置成与第一p型区36和第二p型区43接触，所述第一p型区36和第二p型区43中的每个是p型区。因此，JFET 3是能够实现制造工艺的步骤数目减少以及集成度提高的半导体器件。
更具体来讲，在本实施例中的JFET 3中，在Ni用作形成被布置成分别与第一n型区35和第二n型区37接触的源接触电极39和漏接触电极42的材料并且Ti/Al用作形成被布置成第一p型区36接触(如常规JFET一样)的栅接触电极41的材料的实例中，出现以下问题。即，在制造采用以上构造的JFET 3的方法中，在形成用于形成源接触电极39和漏接触电极42的掩模之后，用气相沉积等方法来形成这些电极。此后，在去除掩模之后，需要进一步形成用于形成栅接触电极41的掩模，并且需要用气相沉积等来形成该电极。如果采用这种制造工艺，则因为在两次形成掩模的过程中出现对准错误，所以步骤数目增多并且妨碍了集成度的提高。相比之下，在本实施例中的JFET 3中，由于源接触电极39、栅接触电极41和漏接触电极42可以用相同的材料形成，因此可以通过一次形成掩模来共同地形成这些电极。因此，本实施例中的JFET 3可以实现制造工艺的步骤数目减少以及集成度提高。
现在将描述JFET 3的操作。参照图10，在将栅电极62的电压被设定为0V时，n型层33中的位于第一p型区36和第二n型区37之间的区域和位于第一p型区36和第一p型层32之间的区域(漂移区)以及位于第一p型区36和第一p型层32之间的区域(沟道区)没有耗尽，并因此第一n型区35和第二n型区37通过n型层33彼此电连接。因此，电子从第一n型区35向着第二n型区37迁移，由此电流流动。
同时，由于在负方向上增加的电压施加到栅接触电极41，因此上述的沟道区和漂移区的耗尽继续，并且第一n型区35和第二n型区37彼此电断开。因此，电子不能从第一n型区35向着第二n型区37迁移，由此没有电流流动。
现在，将描述制造第四实施例中表示半导体器件的JFET 3的方法。参照图11，在制造本实施例中的JFET 3的方法中，初始地，在步骤(S210)中，执行衬底制备步骤。具体来讲，在步骤(S210)中，如图12中所示，制备包含高浓度的n型杂质并且由SiC构成的n型衬底31。此后，在步骤(S220)中，执行外延生长步骤。具体来讲，例如，通过气相外延生长，在n型衬底31的一个主表面上，连续地形成由SiC构成的第一p型层32、n型层33和第二p型层34。在气相外延生长中，例如，可以使用硅烷(SiH4)和丙烷(C3H8)作为源气，并且可以采用氢(H2)气作为载气。另外，例如，可以采用乙硼烷(B2H6)或三甲基铝(TMA)作为用于形成p型层的p型杂质源，并且例如，可以采用氮(N2)作为用于形成n型层的n型杂质。因此，形成包含诸如Al或B的p型杂质的第一p型层32和第二p型层34以及包含诸如N的n型杂质的n型层33。
接着参照图11，在步骤(S230)中，执行凹槽部形成步骤。具体来讲，在步骤(S230)中，如图13中所示，凹槽部71被形成为从第二p型层34的上表面34A延伸通过第二p型层34到达n型层33。形成凹槽部71，以使得例如在将要形成凹槽部71的期望位置处具有开口的掩模层形成在第二p型层34的上表面34A上，并此后执行使用SF6气体的干法蚀刻。
接着参照图11，在步骤(S240)中，执行离子注入步骤。具体来讲，在步骤(S240)中，参照图13和图14，初始地，例如，采用CVD，在第二p型层34的上表面34A上以及凹槽部71的底壁上，形成由SiO2构成的氧化物膜。然后，在将抗蚀剂涂覆到氧化物膜上之后，执行曝光和显影，以由此形成在与第一n型区35和第二n型区37的期望形状相一致的区域中具有开口的抗蚀剂膜。然后，使用抗蚀剂膜作为掩模，例如通过RIE部分地去除氧化物膜，并且在第二p型层34的上表面34A上形成具有开口图案并且由氧化物膜形成的掩模层。此后，去除以上的抗蚀剂膜，并且使用该掩模层作为掩模，在n型层33和第二p型层34中执行离子注入。将要注入的离子的类型包括例如P、N等。因此，形成通过第二p型层34到达n型层33的第一n型区35和第二n型区37。
另外，在去除用于形成第一n型区35和第二n型区37的掩模层之后，根据类似的工序，在第二p型层34的上表面34A上以及凹槽部71的底壁上，形成在与第一p型区36和第二p型区43的期望形状相一致的区域中具有开口的掩模。然后，使用该掩模层作为掩模，在第一p型层32、n型层33和第二p型层34中执行离子注入。将要注入的离子的类型包括例如Al、B等。因此，通过第二p型层34到达n型层33的第一p型区36和从凹槽部71的底壁71A通过n型层33到达第一p型层32的第二p型区43被形成。
接着参照图11，在步骤(S250)中，执行活性化退火步骤。具体来讲，在步骤(S250)中，n型衬底31经受活性化退火，以使得在诸如氩的惰性气体的气氛中将n型衬底31加热到1700℃并且保持30分钟，其中该n型衬底31具有已经完成离子注入的第一p型层32、n型层33和第二p型层34。因此，活性化步骤(S240)中引入的诸如P或Al的杂质，并且该杂质可以用作n型杂质或p型杂质。
接着参照图11，在步骤(S260)中，执行氧化物膜形成步骤。具体来讲，在步骤(S260)中，参照图15，执行例如热氧化处理，使得形成用作覆盖第二p型层34的上表面34A以及凹槽部71的底壁71A和侧壁71B的绝缘膜(场氧化物膜)的氧化物膜38，在该热氧化处理的步骤中，执行在氧气气氛下加热至大约1300℃的温度并且保持大致90分钟。氧化物膜38具有例如大致0.1μm的厚度。
接着参照图11，在步骤(S270)中，执行欧姆电极形成步骤。该步骤(S270)可以与第一实施例中的步骤(S80)类似地执行。具体来讲，参照图16，初始地，在将抗蚀剂涂覆到氧化物膜之后，执行曝光和显影，以由此形成具有与将要形成源接触电极39、栅接触电极41、漏接触电极42和电势固定的接触电极44(参见图10)的区域相一致的开口91A的抗蚀剂膜91。然后，使用抗蚀剂膜91作为掩模，例如，通过RIE部分地去除氧化物膜38。此后，如在第一实施例中的步骤(S81)至(S83)中一样，在抗蚀剂膜91上以及通过抗蚀剂膜91暴露的区域中，形成由Ti构成的Ti膜51、由Al构成的Al膜52以及由Si构成的Si膜。另外，作为去除了抗蚀剂膜91的结果，去除(剥离)抗蚀剂膜91上的Ti膜51、Al膜52和Si膜53，使得Ti膜51、Al膜52和Si膜53保持与n型区35、第一p型区36、第二n型区37和第二p型区43接触。
此后，如在第一实施例中的步骤(S84)中一样，执行合金化。具体来讲，参照图17，执行合金处理，在该合金处理中，在诸如Ar的惰性气体的气氛中，加热至不低于550℃且不高于1200℃的温度，优选地不低于900℃且不高于1100℃的温度，例如1000℃的温度，并且保持不长于10分钟的时间段，例如2分钟。因此，Ti膜51、Al膜52和Si膜53中分别包含的Ti、Al和Si以及n型层33或第二p型层34中包含的Si和C被合金化。因此，如图17中所示，源接触电极39、栅接触电极41、漏接触电极42和用作欧姆接触电极的电势固定的接触电极44被形成为分别接触第一n型区35、第一p型区36、第二n型区37和第二p型区38的上表面。这里，优选地在惰性气体的混合气体中，具体来讲，在Ar和/或N2和氢气的气体混合物中，执行以上的加热。因此，可以在制造成本得以抑制并且接触电阻得以抑制的情况下，制造源接触电极39、栅接触电极41和漏接触电极42。在以上的工序中完成步骤(S270)。
接着参照图11，在步骤(S280)中，执行互连形成步骤。具体来讲，在步骤(S280)中，参照图10，形成分别接触源接触电极39、栅接触电极41和漏接触电极42的上表面的源互连45、栅互连46和漏互连47。例如，通过在将要形成源互连45、栅互连46和漏互连47的期望区域中形成具有开口的抗蚀剂层，气相沉积Al并且此后将抗蚀剂层上的Al连同抗蚀剂层一起去除(剥离)，可以形成源互连45、栅互连46和漏互连47。
接着参照图11，在步骤(S290)中，执行钝化膜形成步骤。具体来讲，在步骤(S290)中，由例如SiO2构成的钝化膜64被形成为覆盖源电极61、栅电极62、漏电极63和氧化物膜38的上表面。可以用例如CVD来形成钝化膜64。
通过以上的步骤，完成本实施例中的JFET 3。这里，在以上的制造本实施例中表示半导体器件的JFET 3的方法中，由于可以用相同的材料来形成源接触电极39、栅接触电极41和漏接触电极42，因此可以通过一次形成掩模来同时形成这些电极。因此，制造本实施例中的JFET 3的方法可以实现制造工艺的步骤数目减少以及集成度提高。
在以上的实施例中，根据本发明已经描述了MOSFET和JFET作为半导体器件的实例，然而，根据本发明的半导体器件不限于此，并且诸如IGBT(绝缘栅双极晶体管)和双极晶体管的其他半导体器件也是可应用的。
(实例1)
下文中将描述本发明的实例1。进行实验，在根据本发明的半导体器件中包括的欧姆接触电极(实例)、在表示本发明范围之外的常规欧姆接触电极的Ni电极(对比例A)和Ti/Al电极(对比例B)之中，将接触电阻与SiC层进行比较。实验的工序如下。
初始地，制备SiC衬底，并且通过离子注入在SiC衬底中，形成包含浓度为6×1019cm-3的表示n型杂质的P的n型SiC区和包含浓度为5×1019cm-3的表示p型杂质的Al的p型SiC区。然后，采用与以上的第一实施例类似的方法，形成欧姆接触电极，使其与n型SiC区和p型SiC区接触，并且测量接触电阻率(实例)。为了进行对比，还形成由Ni构成的电极(对比例A)和由Ti/Al构成的电极(对比例B)，使其与n型SiC区和p型SiC区接触，并且测量接触电阻率。在表1中示出测量的结果。
表1
Figure BPA00001239911100261
参照表1，尽管对比例A中由Ni构成的电极可以以5×10-6Ω·cm2的低电阻率与n型SiC区接触，但是与p型SiC区的接触电阻率还为2×10-2Ω·cm2，这还不够低。另一方面，尽管对比例B中的由Ti/Al构成的电极可以以2×10-3Ω·cm2的低电阻率与n型SiC区接触，但是与n型SiC区的接触电阻率还为3×10-3Ω·cm2，这还不够低。
相比之下，具有的结构与根据本发明的半导体器件中包括的欧姆接触电阻的结构类似的实例中的电极具有的与n型SiC区的接触电阻率为7×10-6Ω·cm2(其与Ni的电阻率相当)，并且具有的与p型SiC区的接触电阻率为3×10-3Ω·cm2(其与Ti/Al的接触电阻率相当)。因此，确认的是，根据本发明的半导体器件中包括的欧姆接触电阻可以实现充分抑制与p型SiC区和n型SiC区中的任一个的接触电阻。
(实例2)
下文中，将描述本发明的实例2，关于根据本发明的半导体器件中包括的欧姆接触电极，进行实验，用于检验欧姆接触电阻的组分对与p型SiC区和n型SiC区的接触电阻的影响。实验的工序如下。
初始地，制备SiC衬底，并且如以上实例1中一样，通过离子注入，在SiC衬底中，形成包含浓度为6×1019cm-3的表示n型杂质的P的n型SiC区和包含浓度为5×1019cm-3的表示p型杂质的Al的p型SiC区。然而，采用与以上的第一实施例类似的方法，形成欧姆接触电极，使其与n型SiC区和p型SiC区接触，并且测量接触电阻率。这里，进行如下实验：通过在将Ti膜的厚度固定为并且将Si膜的厚度固定为
Figure BPA00001239911100272
的情况下变化Al膜的厚度，来变化欧姆接触电极的组分(实验1)；以及通过在将Ti膜和Al膜中的每个的厚度固定为
Figure BPA00001239911100273
的情况下变化Si膜的厚度，来变化欧姆接触电极的组分(实验2)。
图18示出实验1的结果，并且图19示出实验2的结果。在图18中，横坐标表示Al膜的厚度与Ti膜的厚度之比，并且纵坐标表示接触电阻率。另外，在图19中，横坐标表示Si膜的厚度，并且纵坐标表示接触电阻率。在图18和图19中，圆形表示与n型SiC区的接触电阻，并且方形表示与p型SiC区的接触电阻。
现在将描述这些实验的结果。参照图18，可以看到，Al膜与Ti膜的厚度之比太高将导致欧姆接触电阻和n型SiC区之间的接触电阻高，而Al膜与Ti膜的厚度之比太低将导致欧姆接触电阻和p型SiC区之间的接触电阻高。当以上的厚度之比低于1.5时，电极和p型SiC区之间的接触电阻超过1×10-3Ω·cm2。当以上的厚度之比高于6时，电极和n型SiC区之间的接触电阻超过1×10-4Ω·cm2。
对于采用欧姆接触电阻的实际应用而言，优选地，与p型SiC区的接触电阻不高于大致1×10-3Ω·cm2，并且与n型SiC区的接触电阻不高于1×10-4Ω·cm2。因此，可以从以上的实验结果推导出，在以上形成Al膜的步骤中，优选地将Al膜的厚度形成为Ti膜的至少1.5倍和至多6倍。注意的是，基于制造工艺中以上的厚度之比，根据原子比，欧姆接触电极优选地包含的铝是Ti的至少1.58倍和至多6.33倍。另外，可以从图18中推导出，进一步将Al膜的厚度优选地为Ti膜的两倍，以进一步可靠地减小与p型SiC区的接触电阻。
同时，参照图19，从其中固定Ti膜和Al膜中的每个的厚度的情况下变化Si膜的厚度的实验2的结果中发现，只要Ti膜和Al膜中的每个的厚度恒定，即使Si膜的厚度发生变化，欧姆接触电极与p型SiC层和n型SiC层中的任一个的接触电阻也几乎不变化。从以上结果中变得清楚的是，通过将Al膜与Ti膜的厚度之比(欧姆接触电极中的Al含量与Ti含量之比)设定到如以上实验1中优选确认的范围内，可以可靠地减小欧姆接触电极的接触电阻，而不用过多取决于Si膜的厚度(欧姆接触电极中的Si含量)。
(实例3)
下文中将描述本发明的实例3。进行实验，以检查根据本发明的半导体器件中包括的欧姆接触电极的形成状态。实验的工序如下。注意的是，本应用中的“欧姆接触电极”是指通过在SiC层上形成金属膜并且使该金属膜经受热处理而被形成为与SiC层具有低接触电阻的电极。
初始地，通过根据与以上的第一实施例中的步骤(S81)至(S84)类似的工序在SiC层上形成欧姆接触电极，制造出样品。在步骤(S81)至(S84)中形成的Ti膜、Al膜和Si膜的厚度被分别设定为
Figure BPA00001239911100281
Figure BPA00001239911100282
和(实例)。为了进行对比，还制造如下样品，该样品具有通过在SiC层上连续地形成厚度为
Figure BPA00001239911100284
的Ti膜和厚度为
Figure BPA00001239911100285
的Al膜并且随后进行合金化热处理而形成的本发明范围之外的欧姆接触电极(对比例)。
此后，沿着与欧姆接触电极的表面垂直的横截面切割以上实例中的样品，并且用SEM(扫描电子显微镜)观察该横截面并且拍照。另外，在以上实例和对比例中的样品的每个中的沿着与欧姆接触电极表面垂直的方向执行溅射时，进行俄歇光谱分析，以检查欧姆接触电极附近元素的分布。
现在将参照图20至图22描述实验结果。在图20中，上侧示出样品范围之外的区域，下侧示出半导体层(SiC层)。如图20中所示，位于这些区域之间的存在亮度差的区域是欧姆接触电极。另外，在图21和图22中，横坐标表示溅射时间段和距离欧姆接触电极表面的深度，以及纵坐标表示经校正的信号强度。
这里，经校正的信号强度是指与每个元素的原子浓度相对应的值，其是通过用校正因子校正俄歇光谱分析中得到的每个元素的信号强度来得到的。可以计算出通过将俄歇光谱分析中得到的每个元素的信号强度除以对每个元素确定的敏感度，然后进行调节使得各个元素的值之和达到1而得到的值，由此可以计算出经校正的信号强度。尽管可以使用元素相对敏感度因子(ERSF)、平均矩阵相对敏感度因子(AMRSF)等作为敏感度，但是在此采用的是原子相对敏感度因子(ARSF)。该敏感度受诸如样品的状态、测量系统等的各种因素影响。因此，尽管在比较元素之间的量或元素的绝对量时所得到的经校正的信号强度不需要是精确的，但是其可以精确地表示每个元素的增加或减少的趋势或者其是否存在。另外，在SiO2的转换过程中，以上的溅射速率被设置为大致2.5nm/min。
参照图20，确认的是，在样品中，在SiC层上形成具有基本均匀的厚度的欧姆接触电极。这里，参照该SEM照片，当从SiC层侧向着表面侧(欧姆接触电极侧)来看时，欧姆接触电极从由金属等构成的合金首次出现的位置延伸到表面。
另外，参照图21和图22，注意Si的分布，例如，绘出在对应于SiC的区域中(即在Si的浓度恒定的区域中)沿着Si的分布的直线α以及在Si的浓度向着表面减小的电极侧(表面侧)沿着与之相邻的区域的直线β。然后，从直线α和直线β的交叉处向着表面侧的区域是欧姆接触电极。即，线段γ表示SiC层和欧姆接触电极之间的交界面。以上实例和对比实例中的欧姆接触电极具有如下的特征。即，实例中的电极在包括与SiC层的交界面的区域中包含Al和Ti。相比之下，尽管对比例中的电极在与SiC层的交界面的区域中包含Ti，其在内也不包含Al。
此外，包括反向于SiC层的表面的实例中的电极的区域包含Si。相比之下，包括反向于SiC层的表面的对比例中的电极的区域不包含Si。另外，在实例中的电极中，Si含量向着SiC层单调增加。相比之下，在对比例中的电极中，Si没有包含在距离表面具有指定厚度的区域中，并且不能得到Si含量向着SiC层单调增加的结论。
另外，在实例中的电极中，Al含量向着SiC层单调减少。相比之下，在对比例中的电极中，在距离表面具有指定厚度的区域中，Al含量恒定，并且在距离与SiC层的交界面具有指定厚度的区域中，没有包含Al。因此，不能得到Al含量向着SiC层单调减少的结论。另外，在实例中的电极中，Ti含量从反向于SiC层的表面向着SiC层单调增加并且达到最大值，此后单调减少。相比之下，在对比例中的电极中，在距离表面具有指定厚度的区域中，没有包含Ti，并且不能得到在该区域中Ti含量向着SiC层单调增加的结论。
基于以上的差别，可以考虑到，实例中的欧姆接触电极可以与p型SiC区和n型SiC区中的任一个接触并且使接触电阻得以充分抑制，而对比例中的欧姆接触电极不能实现充分抑制与n型SiC区的接触电阻。
在实际的半导体器件中，在许多情况下，在欧姆接触电极上形成由Al等构成的互连。在这种情况下，如果检验到从欧姆接触电极向着以上互连的元素分布，则元素浓度不连续的位置可以被确定为互连和欧姆接触电极(反向于SiC晶片的表面)之间的交界面。
应该理解的是，本文公开的实施例和实例是示例性的并且在每个方面都不是限制性的。本发明的范围受权利要求限定，而不是受以上的说明限定，并且其旨在包括与权利要求等效的范围和含义内的任何修改形式。
工业应用性
根据本发明的半导体器件可以特别有利地应用于包括被布置成与SiC晶片接触的电极的半导体器件。
附图标记说明
1MOSFET；3JFET；10SiC晶片；11n+SiC衬底；11A一个主表面；11B另一个主表面；12n-SiC层；12A第一主表面；12B第二主表面；13p体；13A沟道区；14n+源区；15栅氧化物膜；15A热氧化物膜；16源接触电极；17栅电极；18p+区；19源互连；20漏电极；21钝化膜；22源电极；30SiC晶片；31n型衬底；32第一p型层；33n型层；34第二p型层；34A上表面；35第一n型区；36第一p型区；37第二n型区；38氧化物膜；39源接触电极；41栅接触电极；42漏接触电极；43第二p型区；44电势固定的接触电极；45源互连；46栅互连；47漏互连；51Ti膜；52Al膜；53Si膜；61源电极；62栅电极；63漏电极；64钝化膜；71凹槽部；71A底壁；71B侧壁；91抗蚀剂膜；以及91A开口。

Claims (12)

1.一种半导体器件(1，3)，包括：
SiC晶片(10，30)，所述SiC晶片由碳化硅构成；以及
欧姆接触电极(16，39，41，42，44)，所述欧姆接触电极被布置成与所述SiC晶片(10，30)相接触并且包含钛、铝、硅和碳以及其余不可避免的杂质，
所述SiC晶片(10，30)包括：
具有n型导电类型的n型区(14，35，37)，以及
具有p型导电类型的p型区(18，36，43)，
所述n型区(14，35，37)和所述p型区(18，36，43)中的每个与所述欧姆接触电极(16，39，41，42，44)相接触，
在包括与所述SiC晶片(10，30)的交界面的区域中，所述欧姆接触电极(16，39，41，42，44)包含铝和钛，并且
所述欧姆接触电极(16，39，41，42，44)中的铝含量向着所述SiC晶片(10，30)单调减少。
2.根据权利要求1所述的半导体器件(1)，其中，
所述欧姆接触电极(16)被布置成从与所述n型区(14)相接触的区域延伸到与所述p型区(18)相接触的区域。
3.根据权利要求1所述的半导体器件(3)，包括多个所述欧姆接触电极(39，41，42，44)，其中，
所述多个欧姆接触电极(39，41，42，44)中的一个所述欧姆接触电极(39，42)与所述n型区(35，37)相接触，并且另一个所述欧姆接触电极(41，44)与所述p型区(36，43)相接触。
4.一种半导体器件(1，3)，包括：
SiC晶片(10，30)，所述SiC晶片由碳化硅构成；以及
欧姆接触电极(16，39，41，42，44)，所述欧姆接触电极被布置成与所述SiC晶片(10，30)相接触并且包含钛、铝、硅和碳以及其余不可避免的杂质，
所述SiC晶片(10，30)包括：
具有n型导电类型的n型区(14，35，37)，以及
具有p型导电类型的p型区(18，36，43)，
所述n型区(14，35，37)和所述p型区(18，36，43)中的每个与所述欧姆接触电极(16，39，41，42，44)相接触，
所述欧姆接触电极(16，39，41，42，44)的包括反向于所述SiC晶片(10，30)的表面的区域中包含硅，并且
所述欧姆接触电极(16，39，41，42，44)中的铝含量向着所述SiC晶片(10，30)单调减少。
5.根据权利要求4所述的半导体器件(1，3)，其中，
所述欧姆接触电极(16，39，41，42，44)中的硅含量向着所述SiC晶片(10，30)单调增加。
6.根据权利要求4所述的半导体器件(1，3)，其中，
所述欧姆接触电极(16，39，41，42，44)中的钛含量从反向于所述SiC晶片(10，30)的表面向着所述SiC晶片(10，30)单调增加并且达到最大值，并且此后单调减少。
7.根据权利要求4所述的半导体器件(1)，其中，
所述欧姆接触电极(16)被布置成从与所述n型区(14)相接触的区域延伸到与所述p型区(18)相接触的区域。
8.根据权利要求4所述的半导体器件(3)，包括多个所述欧姆接触电极(39，41，42，44)，其中，
所述多个欧姆接触电极(39，41，42，44)中的一个所述欧姆接触电极(39，42)与所述n型区(35，37)相接触，另一个所述欧姆接触电极(41，44)与所述p型区(36，43)相接触。
9.一种半导体器件(1，3)，包括：
SiC晶片(10，30)，所述SiC晶片由碳化硅构成；以及
欧姆接触电极(16，39，41，42，44)，所述欧姆接触电极被布置成与所述SiC晶片(10，30)相接触并且包含钛、铝、硅和碳以及其余不可避免的杂质，
所述SiC晶片(10，30)包括：
具有n型导电类型的n型区(14，35，37)，以及
具有p型导电类型的p型区(18，36，43)，
所述n型区(14，35，37)和所述p型区(18，36，43)中的每个与所述欧姆接触电极(16，39，41，42，44)相接触，以及
在所述欧姆接触电极(16，39，41，42，44)中，铝含量向着所述SiC晶片(10，30)单调减少并且硅含量向着所述SiC晶片(10，30)单调增加。
10.根据权利要求9所述的半导体器件(1，3)，其中，
所述欧姆接触电极(16，39，41，42，44)中的钛含量从反向于所述SiC晶片(10，30)的表面向着所述SiC晶片(10，30)单调增加并且达到最大值，并且此后单调减少。
11.根据权利要求9所述的半导体器件(1)，其中，
所述欧姆接触电极(16)被布置成从与所述n型区(14)相接触的区域延伸到与所述p型区(18)相接触的区域。
12.根据权利要求9所述的半导体器件(3)，包括多个所述欧姆接触电极(39，41，42，44)，其中，
所述多个欧姆接触电极(39，41，42，44)中的一个所述欧姆接触电极(39，42)与所述n型区(35，37)相接触，另一个所述欧姆接触电极(41，44)与所述p型区(36，43)相接触。
CN2009801133008A 2008-04-15 2009-04-13 半导体器件 Active CN102007596B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-105739 2008-04-15
JP2008105739 2008-04-15
PCT/JP2009/057435 WO2009128419A1 (ja) 2008-04-15 2009-04-13 半導体装置

Publications (2)

Publication Number Publication Date
CN102007596A CN102007596A (zh) 2011-04-06
CN102007596B true CN102007596B (zh) 2013-01-02

Family

ID=41199079

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009801132429A Active CN102007595B (zh) 2008-04-15 2009-04-09 半导体器件及其制造方法
CN2009801133008A Active CN102007596B (zh) 2008-04-15 2009-04-13 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2009801132429A Active CN102007595B (zh) 2008-04-15 2009-04-09 半导体器件及其制造方法

Country Status (8)

Country Link
US (2) US8373176B2 (zh)
EP (2) EP2280417B1 (zh)
JP (3) JP5477286B2 (zh)
KR (2) KR101442886B1 (zh)
CN (2) CN102007595B (zh)
CA (2) CA2721668A1 (zh)
TW (2) TWI445085B (zh)
WO (2) WO2009128382A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP5449786B2 (ja) * 2009-01-15 2014-03-19 昭和電工株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP4858791B2 (ja) * 2009-05-22 2012-01-18 住友電気工業株式会社 半導体装置およびその製造方法
US8367536B2 (en) * 2009-07-24 2013-02-05 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
GB2479372B (en) * 2010-04-07 2013-07-24 Ge Aviat Systems Ltd Power switches for aircraft
JP5668414B2 (ja) 2010-11-01 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
JP5633328B2 (ja) * 2010-11-18 2014-12-03 住友電気工業株式会社 半導体装置の製造方法
JP5673113B2 (ja) * 2011-01-12 2015-02-18 住友電気工業株式会社 半導体装置
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9142662B2 (en) * 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
JP5704003B2 (ja) 2011-07-15 2015-04-22 住友電気工業株式会社 半導体装置の製造方法
JP5637093B2 (ja) * 2011-08-05 2014-12-10 住友電気工業株式会社 炭化珪素半導体装置
JP5720478B2 (ja) 2011-08-05 2015-05-20 住友電気工業株式会社 炭化珪素半導体装置
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
EP2754177A1 (en) 2011-09-11 2014-07-16 Cree, Inc. High current density power module comprising transistors with improved layout
JP2013122982A (ja) * 2011-12-12 2013-06-20 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2014003253A (ja) * 2012-06-21 2014-01-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
KR101386119B1 (ko) * 2012-07-26 2014-04-21 한국전기연구원 ＳｉＣ ＭＯＳＦＥＴ의 오믹 접합 형성방법
JP5949305B2 (ja) * 2012-08-13 2016-07-06 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014038899A (ja) * 2012-08-13 2014-02-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9006748B2 (en) * 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
JP6069059B2 (ja) * 2013-03-22 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置
JP6075185B2 (ja) * 2013-04-26 2017-02-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN103681256B (zh) * 2013-08-27 2016-12-07 厦门天睿电子有限公司 一种碳化硅mosfet器件及其制作方法
US10192970B1 (en) * 2013-09-27 2019-01-29 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Simultaneous ohmic contact to silicon carbide
JP5971218B2 (ja) 2013-09-30 2016-08-17 サンケン電気株式会社 半導体装置
JP6183200B2 (ja) * 2013-12-16 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6229541B2 (ja) * 2014-02-27 2017-11-15 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP2016081995A (ja) 2014-10-14 2016-05-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6191587B2 (ja) * 2014-12-08 2017-09-06 トヨタ自動車株式会社 半導体装置
JP6616691B2 (ja) * 2016-01-18 2019-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6668843B2 (ja) 2016-03-14 2020-03-18 富士電機株式会社 半導体装置および製造方法
CN106340464A (zh) * 2016-10-10 2017-01-18 上海华虹宏力半导体制造有限公司 一种降低金属 Ti 互连电阻的方法
JP7283053B2 (ja) * 2018-11-09 2023-05-30 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体組立体および炭化珪素半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6271271A (ja) * 1985-09-24 1987-04-01 Sharp Corp 炭化珪素半導体の電極構造
JP2670151B2 (ja) * 1989-09-26 1997-10-29 キヤノン株式会社 堆積膜形成法
JP2509713B2 (ja) * 1989-10-18 1996-06-26 シャープ株式会社 炭化珪素半導体装置およびその製造方法
MY115336A (en) * 1994-02-18 2003-05-31 Ericsson Telefon Ab L M Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold
SE504916C2 (sv) * 1995-01-18 1997-05-26 Ericsson Telefon Ab L M Förfarande för att åstadkomma en ohmsk kontakt jämte halvledarkomponent försedd med dylik ohmsk kontakt
JP3848700B2 (ja) * 1996-05-10 2006-11-22 株式会社イオン工学研究所 炭化ケイ素半導体装置
CN1131548C (zh) * 1997-04-04 2003-12-17 松下电器产业株式会社 半导体装置
JP4179492B2 (ja) 2000-09-01 2008-11-12 日産自動車株式会社 オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
US7880173B2 (en) * 2002-06-28 2011-02-01 National Institute Of Advanced Industrial Science And Technology Semiconductor device and method of manufacturing same
JP3759145B2 (ja) 2003-03-18 2006-03-22 松下電器産業株式会社 炭化珪素半導体装置およびその製造方法
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
JP2005033030A (ja) * 2003-07-07 2005-02-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
CN100438083C (zh) * 2006-12-23 2008-11-26 厦门大学 δ掺杂4H-SiC PIN结构紫外光电探测器及其制备方法
JP5286677B2 (ja) * 2007-03-13 2013-09-11 トヨタ自動車株式会社 Ｐ型４Ｈ−ＳｉＣ基板上のオーミック電極の形成方法
JP2009158519A (ja) * 2007-12-25 2009-07-16 Toyota Motor Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN102007596A (zh) 2011-04-06
TW201007841A (en) 2010-02-16
EP2280416A4 (en) 2012-10-31
CA2721668A1 (en) 2009-10-22
US20110031506A1 (en) 2011-02-10
CN102007595A (zh) 2011-04-06
WO2009128382A1 (ja) 2009-10-22
EP2280417A4 (en) 2012-11-07
KR20100134009A (ko) 2010-12-22
US8395163B2 (en) 2013-03-12
EP2280416A1 (en) 2011-02-02
JPWO2009128419A1 (ja) 2011-08-04
TWI445085B (zh) 2014-07-11
EP2280416B1 (en) 2015-06-17
JP2014078735A (ja) 2014-05-01
JP5522035B2 (ja) 2014-06-18
JPWO2009128382A1 (ja) 2011-08-04
EP2280417B1 (en) 2015-07-22
WO2009128419A1 (ja) 2009-10-22
US8373176B2 (en) 2013-02-12
JP5741674B2 (ja) 2015-07-01
US20110031507A1 (en) 2011-02-10
KR20100134038A (ko) 2010-12-22
CN102007595B (zh) 2013-12-25
TW201007842A (en) 2010-02-16
EP2280417A1 (en) 2011-02-02
CA2721671A1 (en) 2009-10-22
KR101442886B1 (ko) 2014-09-19
JP5477286B2 (ja) 2014-04-23

Similar Documents

Publication Publication Date Title
CN102007596B (zh) 半导体器件
US20150287598A1 (en) Semiconductor device and method for manufacturing same
US8564017B2 (en) Silicon carbide semiconductor device and method for manufacturing same
WO2012096070A1 (ja) 炭化珪素半導体装置の製造方法
CN103548144A (zh) 碳化硅半导体器件及其制造方法
CN102171827A (zh) 碳化硅半导体器件
KR20130141339A (ko) 반도체 장치의 제조 방법
US9698220B2 (en) Semiconductor device
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant