JP5741674B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、より特定的には、炭化珪素からなるＳｉＣ層に接触して配置される電極を備えた半導体装置およびその製造方法に関する。
半導体装置においては、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とが形成され、当該ｎ型領域およびｐ型領域には、電極が接続される構造が採用される場合が多い。近年、半導体装置が使用される装置の高効率化の進行に伴い、半導体装置に対しても高効率化の要求がある。半導体装置を高効率化するためには、上記電極は、それ自身の抵抗（電気抵抗）が小さいだけでなく、上記ｎ型領域およびｐ型領域との接触抵抗が小さいことが必要とされる。
一方、近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。ＳｉＣは、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料としてＳｉＣを採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、ＳｉＣを材料として採用した半導体装置は、Ｓｉを材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
しかし、ＳｉＣを半導体装置の素材として採用した場合、Ｓｉを半導体装置の素材として採用した場合に比べて、ｐ型領域およびｎ型領域と電極とのショットキー障壁が大きくなることを回避することは難しく、その結果としてｐ型領域およびｎ型領域と電極との接触抵抗の上昇を抑制することは容易ではないという問題があった。
これに対し、ｎ型不純物（導電型がｎ型である不純物）を含むｎ型ＳｉＣ領域と接触する電極の材料としてはＮｉ（ニッケル）、ｐ型不純物（導電型がｐ型である不純物）を含むｐ型ＳｉＣ領域と接触する電極の材料としてはＴｉ（チタン）／Ａｌ（アルミニウム）あるいはＡｌＳｉ合金を採用することにより、接触抵抗を低減可能であることが知られている（たとえば、谷本 智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７（非特許文献１）参照）。
谷本 智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７
上述のように、電極と接触する領域がｎ型ＳｉＣ領域であるかｐ型ＳｉＣ領域であるかに応じて、電極を構成する材料を適切に選択することにより、半導体装置の素材としてＳｉＣを採用した場合でも、ｐ型領域およびｎ型領域と電極との接触抵抗を低減することができる。しかし、ｐ型領域に接触する電極を構成する材料とｎ型領域に接触する電極を構成する材料とが異なる場合、これらの電極を形成する複数の工程が必要となり、製造工程の工程数が増加する。その結果、半導体装置の製造コストが上昇するという問題を生じる。また、ｐ型領域に接触する電極を構成する材料とｎ型領域に接触する電極を構成する材料とが異なることは、半導体装置の集積度の向上を阻害する要因ともなる。
そこで、本発明の目的は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極を備えることにより、製造工程の工程数の低減や集積度の向上を可能とする半導体装置およびその製造方法を提供することである。
本発明に従った半導体装置は、基板と、基板上に形成され、炭化珪素からなるＳｉＣ層と、ＳｉＣ層に接触して配置される電極とを備えている。上記ＳｉＣ層は、導電型がｎ型であるｎ型領域を含んでいる。そして、上記電極は、ｎ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有するオーミックコンタクト電極を含んでいる。
本発明者は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極の材料について詳細な検討を行なった。その結果、以下のような知見が得られた。
一般に、ｎ型ＳｉＣ領域に接触する電極の材料としては、Ｎｉが採用される場合が多い。また、たとえばＳｉＣを素材として用いたＤＭＯＳ型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）においては、Ｎｉからなる電極がｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域の両方に接触する構造が採用される。これは、ＤＭＯＳ型の縦型ＭＯＳＦＥＴにおいてはｐ型領域およびｎ型領域の両方に接触する電極が必要とされるところ、Ｎｉからなる電極は、ｐ型ＳｉＣ領域とも１０−２Ω・ｃｍ２程度の接触抵抗率で接触可能であるためである。しかし、この１０−２Ω・ｃｍ２という接触抵抗率は、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｔｉ／Ａｌからなる電極がｐ型ＳｉＣ領域と１０−３Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、Ｎｉからなる電極とｐ型ＳｉＣ領域との接触抵抗は、十分に低いとはいえない。
一方、Ｔｉ／Ａｌからなる電極を採用した場合、ｐ型ＳｉＣ領域との接触抵抗は十分に抑制されるが、ｎ型ＳｉＣ領域との接触抵抗率は１０−３Ω・ｃｍ２程度となる。しかし、この１０−３Ω・ｃｍ２という接触抵抗率も、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｎｉからなる電極がｎ型ＳｉＣ領域と１０−６Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、Ｔｉ／Ａｌからなる電極とｎ型ＳｉＣ領域との接触抵抗は、十分に低いとはいえない。
このような電極の材料とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗との関係を考慮しつつ、電極の材料にさらなる検討を加えた結果、電極の材料にＴｉ、ＡｌおよびＳｉを含む合金を採用することにより、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制可能であることを本発明者は見出した。
本発明の半導体装置においては、ＳｉＣ層に接触して配置される電極が、ｎ型領域と接触して配置され、Ｔｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極を含んでいる。このオーミックコンタクト電極は、Ｔｉ／Ａｌからなる電極と遜色ない接触抵抗でｐ型ＳｉＣ領域と接触可能であると同時に、Ｎｉからなる電極と遜色ない接触抵抗でｎ型ＳｉＣ領域と接触することができる。その結果、本発明の半導体装置によれば、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極を備えることにより、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することができる。
上記半導体装置において好ましくは、上記オーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有している。
実用上オーミックコンタクト電極として採用するためには、ｐ型ＳｉＣ領域との接触抵抗は１×１０−３Ω・ｃｍ２以下程度、ｎ型ＳｉＣ領域との接触抵抗は１×１０−４Ω・ｃｍ２以下程度とすることが好ましい。ここで、発明者がＴｉ、ＡｌおよびＳｉを含む電極とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗と、当該電極の組成との関係を調査したところ、Ｔｉに対するＡｌの原子数比が大きくなりすぎると電極とｎ型ＳｉＣ領域との接触抵抗が大きくなる一方、当該原子数比が小さくなりすぎると電極とｐ型ＳｉＣ領域との接触抵抗が大きくなることが明らかとなった。そして、上記原子数比が１．５８未満では、電極とｐ型ＳｉＣ領域との接触抵抗が１×１０−３Ω・ｃｍ２を超えることが分かった。また、上記原子数比が６．３３を超えると、電極とｎ型ＳｉＣ領域との接触抵抗が１×１０−４Ω・ｃｍ２を超えることが分かった。以上より、オーミックコンタクト電極は、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましいといえる。さらに、電極とｐ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は２．１１以上であることが好ましく、電極とｎ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は４．２２以下であることが好ましい。
上記半導体装置において好ましくは、ＳｉＣ層は、導電型がｐ型であるｐ型領域をさらに含んでいる。そして、オーミックコンタクト電極は、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されている。
ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な上記オーミックコンタクト電極が、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されることにより、一層製造工程の工程数の低減や集積度の向上を図ることができる。
上記半導体装置において好ましくは、ＳｉＣ層に接触して配置され、上記電極とは異なる他の電極をさらに備えている。また、ＳｉＣ層は、導電型がｐ型であるｐ型領域をさらに含んでいる。そして、当該他の電極は、ｐ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有し、上記オーミックコンタクト電極とは異なる他のオーミックコンタクト電極を含んでいる。
ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な上記オーミックコンタクト電極および他のオーミックコンタクト電極が、それぞれｎ型領域およびｐ型領域に接触して配置されることにより、一層製造工程の工程数の低減や集積度の向上を図ることができる。
なお、上記他のオーミックコンタクト電極を構成する材料は、上記オーミックコンタクト電極を構成する材料と同一であることが好ましい。これにより、半導体装置の製造プロセスにおいて、上記オーミックコンタクト電極と上記他のオーミックコンタクト電極とを同時に形成することが容易となり、製造工程の工程数を一層低減することができる。
上記半導体装置において好ましくは、上記他のオーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有している。
上述のように、ｐ型ＳｉＣ領域との接触抵抗の低減およびｎ型ＳｉＣ領域との接触抵抗の低減の両立を考慮すると、上記他のオーミックコンタクト電極も、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましい。さらに、上記他の電極とｐ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は２．１１以上であることが好ましく、上記他の電極とｎ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は４．２２以下であることが好ましい。
本発明に従った半導体装置の製造方法は、基板を準備する工程と、基板上に、炭化珪素からなり、導電型がｎ型であるｎ型領域を含むＳｉＣ層を形成する工程と、ＳｉＣ層に接触するように、電極を形成する工程とを備えている。そして、電極を形成する工程は、ｎ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含むオーミックコンタクト電極を形成する工程を含んでいる。
本発明の半導体装置の製造方法では、Ｔｉ、ＡｌおよびＳｉを含むことにより、Ｔｉ／Ａｌからなる電極と遜色ない接触抵抗でｐ型ＳｉＣ領域と接触可能であると同時に、Ｎｉからなる電極と遜色ない接触抵抗でｎ型ＳｉＣ領域と接触するオーミックコンタクト電極が形成される。そのため、本発明の半導体装置の製造方法によれば、半導体装置の製造工程における工程数の低減や半導体装置の集積度の向上を達成することが可能となる。
上記半導体装置の製造方法においては、オーミックコンタクト電極を形成する工程は、ｎ型領域上にチタンからなるＴｉ層を形成する工程と、Ｔｉ層上にアルミニウムからなるＡｌ層を形成する工程と、Ａｌ層上に珪素からなるＳｉ層を形成する工程と、Ｔｉ層、Ａｌ層およびＳｉ層を加熱することにより、チタン、アルミニウムおよび珪素を含む合金を生成させる工程とを有することができる。
ｎ型領域上にＴｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極を形成するに際しては、ｎ型領域上にＴｉ層、Ａｌ層およびＳｉ層を形成した後、これらの層を加熱してＴｉ、ＡｌおよびＳｉを含む合金を生成するプロセスを採用することができる。ここで、酸素に接触することにより酸化されやすいＡｌおよびＴｉを、当該ＡｌおよびＴｉに比べて酸化されにくいＳｉで覆うことにより、後工程におけるＡｌおよびＴｉの酸化を抑制することができる。また、Ｓｉを、融点が低いＡｌと接触させておくことにより、後工程においてＡｌが溶融して周囲の領域に流れ出す前にＡｌがＳｉと合金を形成し、Ａｌが周囲の領域に流れ出すことを抑制することができる。また、ＡｌとＳｉとの合金はＡｌ単体に比べて酸化されにくい。
したがって、まずｎ型領域上にＴｉ層、Ａｌ層およびＳｉ層をこの順で形成し、その後合金を形成するための加熱処理を行なうことにより、Ｔｉ層およびＡｌ層をＳｉ層で覆った状態で、かつＡｌ層とＳｉ層とを接触させた状態で加熱処理を実施することができる。その結果、ＴｉおよびＡｌの酸化を抑制するとともに、Ａｌが周囲の領域に流れ出すことを抑制しつつ、Ｔｉ、ＡｌおよびＳｉを含む合金を生成させ、安定なオーミックコンタクト電極を形成することができる。
上記半導体装置の製造方法において好ましくは、上記Ａｌ層を形成する工程では、Ｔｉ層の厚みの１．５倍以上６倍以下の厚みを有するＡｌ層が形成される。
上述のように、実用上オーミックコンタクト電極として採用するためには、ｐ型ＳｉＣ領域との接触抵抗は１×１０−３Ω・ｃｍ２以下程度、ｎ型ＳｉＣ領域との接触抵抗は１×１０−４Ω・ｃｍ２以下程度とすることが好ましい。ここで、Ｔｉ層、Ａｌ層およびＳｉ層を順次形成した後これらを合金化する手順でオーミックコンタクト電極を作製する場合における、Ｔｉ層、Ａｌ層およびＳｉ層の厚みと、作製されるオーミックコンタクト電極とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗との関係を発明者が調査したところ、Ｔｉ層に対するＡｌ層の厚みの比が大きくなりすぎると電極とｎ型ＳｉＣ領域との接触抵抗が大きくなる一方、当該厚みの比が小さくなりすぎると電極とｐ型ＳｉＣ領域との接触抵抗が大きくなることが明らかとなった。そして、上記厚みの比が１．５未満では、電極とｐ型ＳｉＣ領域との接触抵抗が１×１０−３Ω・ｃｍ２を超えることが分かった。また、上記厚みの比が６を超えると、電極とｎ型ＳｉＣ領域との接触抵抗が１×１０−４Ω・ｃｍ２を超えることが分かった。以上より、上記Ａｌ層を形成する工程では、Ｔｉ層の厚みの１．５倍以上６倍以下の厚みを有するＡｌ層が形成されることが好ましい。さらに、電極とｐ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記厚みの比は２．０以上であることが好ましく、電極とｎ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記厚みの比は４．０以下であることが好ましい。
なお、上記Ｔｉ層を形成する工程において形成されるＴｉ層の厚みが１００Å未満では、プロセスの不均一性により、再現性が得難いという問題が発生するおそれがある。そのため、形成されるＴｉ層の厚みは１００Å以上であることが好ましい。一方、上記Ｔｉ層を形成する工程において形成されるＴｉ層の厚みが４００Åを超えると、ＡｌとＳｉＣの反応が妨げられ、特性が低下するという問題が発生するおそれがある。そのため、形成されるＴｉ層の厚みは４００Å以下であることが好ましい。また、上記Ｓｉ層を形成する工程において形成されるＳｉ層の厚みが１００Å未満では、Ａｌを十分薄くしたとしても、合金を作るのに十分ではないおそれがある。そのため、形成されるＳｉ層の厚みは１００Å以上であることが好ましい。一方、上記Ｓｉ層を形成する工程において形成されるＳｉ層の厚みが５００Åを超えるとＳｉがＡｌと反応せず高抵抗層として残ってしまうという問題が発生するおそれがある。そのため、形成されるＳｉ層の厚みは５００Å以下であることが好ましい。
上記半導体装置の製造方法において好ましくは、上記合金を生成させる工程では、不活性ガスと水素（Ｈ２）との混合ガス中において上記Ｔｉ層、Ａｌ層およびＳｉ層が加熱される。
これにより、作製されるオーミックコンタクト電極とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗を安定して低減することができる。なお、ここで不活性ガスとは、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）などの希ガスおよび窒素（Ｎ２）を含む。また、半導体装置の製造コストを低減しつつオーミックコンタクト電極を形成する観点から、上記Ｔｉ層、Ａｌ層およびＳｉ層を加熱するための雰囲気は、ＡｒとＨ２との混合ガス、またはＮ２とＨ２との混合ガスであることがより好ましい。
上記半導体装置の製造方法において好ましくは、上記オーミックコンタクト電極を形成する工程は、上記合金を生成させる工程よりも前に、Ｓｉ層上に、白金からなるＰｔ層を形成する工程をさらに有している。
これにより、後工程におけるＡｌおよびＴｉの酸化を一層有効に抑制することが可能となり、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗が抑制されたオーミックコンタクト電極を安定して作製することができる。
上記半導体装置の製造方法においては、オーミックコンタクト電極を形成する工程は、ｎ型領域上にチタン、アルミニウムおよび珪素を含む混合層を形成する工程と、当該混合層を加熱することにより、チタン、アルミニウムおよび珪素を含む合金を生成させる工程とを有することができる。
ｎ型領域上にＴｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極を形成するに際しては、まずｎ型領域上にＴｉ、ＡｌおよびＳｉを含む混合層を形成した後、当該混合層を加熱してＴｉ、ＡｌおよびＳｉを含む合金を生成させるプロセスを採用することができる。これにより、製造工程を簡略化しつつ、安定なオーミックコンタクト電極を形成することができる。
上記半導体装置の製造方法において好ましくは、混合層を形成する工程では、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有する混合層が形成される。
上述のように、ｐ型ＳｉＣ領域との接触抵抗の低減およびｎ型ＳｉＣ領域との接触抵抗の低減の両立を考慮すると、上記オーミックコンタクト電極は、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましい。したがって、上記混合層において原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有する混合層を形成することにより、ｐ型ＳｉＣ領域との接触抵抗の低減およびｎ型ＳｉＣ領域との接触抵抗の低減の両立を、より好ましいレベルで達成することができる。さらに、電極とｐ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は２．１１以上であることが好ましく、電極とｎ型ＳｉＣ領域との接触抵抗を一層低減するためには、上記原子数比は４．２２以下であることが好ましい。
上記半導体装置の製造方において好ましくは、上記合金を生成させる工程では、不活性ガスと水素との混合ガス中において上記混合層が加熱される。
これにより、作製されるオーミックコンタクト電極とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗を安定して低減することができる。また、半導体装置の製造コストを低減しつつオーミックコンタクト電極を形成する観点から、上記混合層を加熱するための雰囲気は、ＡｒとＨ２との混合ガス、またはＮ２とＨ２との混合ガスであることがより好ましい。
上記半導体装置の製造方法において好ましくは、オーミックコンタクト電極を形成する工程は、上記合金を生成させる工程よりも前に、上記混合層上に、白金からなるＰｔ層を形成する工程をさらに有している。
これにより、後工程における合金層の酸化を有効に抑制することが可能となり、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗が抑制されたオーミックコンタクト電極を安定して作製することができる。
上記半導体装置の製造方法において好ましくは、ＳｉＣ層を形成する工程では、導電型がｐ型であるｐ型領域をさらに含むＳｉＣ層が形成される。そして、オーミックコンタクト電極を形成する工程では、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように、オーミックコンタクト電極が形成される。
ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な上記オーミックコンタクト電極を、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように形成することにより、一層半導体装置の製造工程における工程数の低減や半導体装置の集積度の向上を達成することが可能となる。
上記半導体装置の製造方法において好ましくは、ＳｉＣ層に接触するように、上記電極とは異なる他の電極を形成する工程をさらに備えている。また、ＳｉＣ層を形成する工程では、導電型がｐ型であるｐ型領域をさらに含むＳｉＣ層が形成される。さらに、上記他の電極を形成する工程は、ｐ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有し、上記オーミックコンタクト電極とは異なる他のオーミックコンタクト電極を形成する工程をさらに含んでいる。そして、オーミックコンタクト電極を形成する工程と他のオーミックコンタクト電極を形成する工程とは同時に実施される。
ｐ型ＳｉＣ領域に接触するオーミックコンタクト電極とｎ型ＳｉＣ領域に接触するオーミックコンタクト電極とを同時に形成することにより、一層製造工程の工程数の低減を図ることができる。
なお、上記他のオーミックコンタクト電極を構成する材料は、上記オーミックコンタクト電極を構成する材料と同一であることが好ましい。これにより、上記オーミックコンタクト電極と上記他のオーミックコンタクト電極とを同時に形成することが容易となる。
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極を備えることにより、製造工程の工程数の低減や集積度の向上を可能とする半導体装置およびその製造方法を提供することができる。
実施の形態１における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 図２におけるオーミック電極形成工程およびドレイン電極形成工程の詳細を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの構成を示す概略断面図である。 実施の形態２における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。 図１１におけるオーミック電極形成工程の詳細を示すフローチャートである。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態３におけるオーミック電極形成工程およびドレイン電極形成工程の詳細を示すフローチャートである。 実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態４におけるオーミック電極形成工程の詳細を示すフローチャートである。 実施の形態４におけるＪＦＥＴの製造方法を説明するための概略断面図である。 Ｔｉ層に対するＡｌ層の膜厚の比と、接触抵抗率との関係を示す図である。 Ｓｉ層の膜厚と接触抵抗率との関係を示す図である。 実施例３におけるオーミックコンタクト電極付近のＳＥＭ写真である。 実施例３におけるオーミックコンタクト電極付近の元素の分布を示す図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
（実施の形態１）
まず、実施の形態１におけるＭＯＳＦＥＴについて説明する。図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐボディ１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。ｎ＋ＳｉＣ基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
ｎ−ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５ｃｍ−３の濃度で含まれている。
一対のｐボディ１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ、Ｂ（硼素）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１７ｃｍ−３の濃度で含まれている。
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。
ｐ＋領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、ソース配線１９と、ドレイン電極２０と、パシベーション膜２１とを備えている。
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。そして、ソースコンタクト電極１６は、Ｔｉ、ＡｌおよびＳｉを含有している。より具体的には、ソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣ（炭素）を含有し、残部Ｏ（酸素）などの不純物からなっている。
ソース配線１９は、ソースコンタクト電極１６に接触して形成されており、Ａｌなどの導電体からなっている。そして、ソース配線１９は、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。このソース配線１９とソースコンタクト電極１６とは、ソース電極２２を構成する。
ドレイン電極２０は、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソースコンタクト電極１６と同じＴｉ、ＡｌおよびＳｉを含有する材料からなっていてもよいし、Ｎｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ＋ＳｉＣ基板１１と電気的に接続されている。
パシベーション膜２１は、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように形成されている。このパシベーション膜２１は、たとえばＳｉＯ２からなっており、ソース配線１９およびゲート電極１７を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１を保護する機能を有している。
すなわち、本実施の形態におけるＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１１と、ｎ＋ＳｉＣ基板１１上に形成され、炭化珪素からなるＳｉＣ層としてのｎ−ＳｉＣ層１２と、ｎ−ＳｉＣ層１２に接触して配置されるソース電極２２とを備えている。また、ｎ−ＳｉＣ層１２は、導電型がｎ型であるｎ型領域としてのｎ＋ソース領域１４を含んでいる。そして、ソース電極２２は、ｎ＋ソース領域１４と接触して配置され、Ｔｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極としてのソースコンタクト電極１６を含んでいる。さらに、本実施の形態におけるＭＯＳＦＥＴ１においては、ｎ−ＳｉＣ層１２は、導電型がｐ型であるｐ型領域としてのｐ＋領域１８を含んでいる。そして、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。
本実施の形態におけるＭＯＳＦＥＴ１においては、ｎ−ＳｉＣ層１２に接触して配置されるソース電極２２が、ｎ＋ソース領域１４と接触して配置され、Ｔｉ、ＡｌおよびＳｉを含有するソースコンタクト電極１６を含んでいる。このソースコンタクト電極１６は、Ｔｉ／Ａｌからなる電極と遜色ない接触抵抗でｐ＋領域１８と接触可能であると同時に、Ｎｉからなる電極と遜色ない接触抵抗でｎ＋ソース領域１４と接触することができる。そして、このソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、本実施の形態におけるＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
より具体的には、ＤＭＯＳ構造を有する本実施の形態におけるＭＯＳＦＥＴ１では、ｎ＋ソース領域１４とｐボディ１３とを同電位に保持する必要がある。そのため、ソースコンタクト電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐボディ１３の両方に電気的に接続されることが求められる。さらに、ＭＯＳＦＥＴ１においては、オン抵抗を低減するため、ｎ＋ソース領域１４とソースコンタクト電極１６とを接触抵抗を抑制しつつ電気的に接続する必要がある。これに対し、本実施の形態におけるＭＯＳＦＥＴ１のソースコンタクト電極１６は、Ｔｉ、ＡｌおよびＳｉを含有することによりｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）の両方に対して低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上が可能な半導体装置となっている。
さらに、ソースコンタクト電極１６は、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましい。これにより、ソースコンタクト電極１６とｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減することができる。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型のＳｉＣ基板が準備される。具体的には、図４を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
次に、図２を参照して、工程（Ｓ２０）としてｎ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第１導電型の半導体層が形成される。具体的には、図４を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上にｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮを導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。
次に、図２を参照して、工程（Ｓ３０）としてｐボディ形成工程が実施される。この工程（Ｓ３０）では、図５を参照して、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ−ＳｉＣ層１２にイオン注入することにより、ｎ−ＳｉＣ層１２にｐボディ１３が形成される。
次に、図２を参照して、工程（Ｓ４０）としてｎ＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐボディ１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図５を参照して、まず、工程（Ｓ３０）においてマスクとして使用された上記酸化膜が除去された上で、工程（Ｓ３０）と同様の手順で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐなどのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。
次に、図２を参照して、工程（Ｓ５０）としてｐ＋領域形成工程が実施される。この工程（Ｓ５０）では、図５を参照して、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように、高濃度第２導電型領域（ｐ＋領域１８）が形成される。具体的には、図５を参照して、工程（Ｓ３０）および（Ｓ４０）と同様の手順で所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、イオン注入が実施されたｎ−ＳｉＣ層１２を、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱し、３０分間程度保持することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。
次に、図２を参照して、工程（Ｓ７０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図６を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入領域を含むｎ−ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、１０分間程度保持することにより実施することができる。これにより、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜１５（図１参照）となるべき熱酸化膜１５Ａ（たとえば厚み５０ｎｍ程度）が、第２の主面１２Ｂ上に形成される。
次に、図２を参照して、工程（Ｓ８０）および（Ｓ９０）としてオーミック電極形成工程およびドレイン電極形成工程が実施される。ここで工程（Ｓ８０）および（Ｓ９０）は、この順序で、あるいは工程（Ｓ９０）および（Ｓ８０）の順序で実施することも可能であるが、工程数低減の観点から、以下に説明するように同時に実施されることが好ましい。工程（Ｓ８０）および（Ｓ９０）においては、図３を参照して、まず、工程（Ｓ８１）〜（Ｓ８３）としてＴｉ膜形成工程、Ａｌ膜形成工程およびＳｉ膜形成工程がこの順序で実施される。
具体的には、図６および図７を参照して、まず、熱酸化膜１５Ａ上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極１６（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜１５Ａが部分的に除去されることによりゲート酸化膜１５が形成される。その後、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、図７に示すように、第２の主面１２Ｂ上およびｎ＋ＳｉＣ基板１１のｎ−ＳｉＣ層１２とは反対側の主面上に、たとえばスパッタリングによりこの順で形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、熱酸化膜１５Ａから露出する第２の主面１２Ｂ上およびｎ＋ＳｉＣ基板１１のｎ−ＳｉＣ層１２とは反対側の主面上に、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
ここで、工程（Ｓ８１）においては、厚み１００Å以上４００Å以下のＴｉ膜５１が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。また、工程（Ｓ８２）においては、工程（Ｓ５１）において形成されたＴｉ層の厚みの１．５倍以上６倍以下の厚みを有するＡｌ層５２が形成されることが好ましい。これにより、ｎ＋ソース領域１４およびｐボディ１３との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することが可能となる。さらに、工程（Ｓ８３）においては、厚み１００Å以上５００Å以下のＳｉ膜５３が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。
次に、図３を参照して、工程（Ｓ８４）として合金化工程が実施される。具体的には、図８および図９を参照して、上記手順が完了したｎ＋ＳｉＣ基板１１が、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、ＡｌおよびＳｉ、およびｎ−ＳｉＣ層１２またはｎ＋ＳｉＣ基板１１に含まれるＣが合金化される。その結果、図９に示すように、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されるソースコンタクト電極１６、およびｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して配置されるドレイン電極２０が形成される。ここで、工程（Ｓ８４）においては、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋ＳｉＣ基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。以上の手順により、工程（Ｓ８０）および（Ｓ９０）が完了する。
次に、図２を参照して、工程（Ｓ１００）としてゲート電極形成工程が実施される。この工程（Ｓ１００）では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７（図１参照）が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０２０ｃｍ−３を超える高い濃度で含まれるものとすることができる。
次に、図２を参照して、工程（Ｓ１１０）としてソース配線形成工程が実施される。この工程（Ｓ１１０）では、たとえば蒸着法により、導電体であるＡｌからなるソース配線１９（図１参照）が、ソースコンタクト電極１６の上部表面上に形成される。上述の工程（Ｓ８０）およびこの工程（Ｓ１１０）により、ソース電極２２（図１参照）が完成する。
次に、図２を参照して、工程（Ｓ１２０）としてパシベーション膜形成工程が実施される。この工程（Ｓ１２０）では、図１を参照して、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように、たとえばＳｉＯ２からなるこのパシベーション膜２１が形成される。このパシベーション膜２１は、たとえばＣＶＤ法により形成することができる。以上の工程（Ｓ１０）〜（Ｓ１２０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
実施の形態１におけるＭＯＳＦＥＴの製造方法によれば、ｐ＋領域１８およびｎ＋ソース領域１４のいずれとも接触抵抗を十分に抑制しつつ接触可能な上記ソースコンタクト電極１６を、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように形成するとともに、ソースコンタクト電極１６と同一材料からなるドレイン電極２０をこれと同時に形成することができる。その結果、ＭＯＳＦＥＴ１の製造工程における工程数の低減やＭＯＳＦＥＴ１の集積度の向上を達成することができる。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図１０を参照して、実施の形態２における半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）であるＪＦＥＴ３は、オーミックコンタクト電極の構成において、実施の形態１におけるＭＯＳＦＥＴ１と同様の構成を有し、同様の効果を奏する。具体的には、ＪＦＥＴ３は、ＳｉＣからなり、導電型がｎ型であるｎ型基板３１と、ｎ型基板３１上に形成された第１のｐ型層３２と、第１のｐ型層３２上に形成されたｎ型層３３と、ｎ型層３３上に形成された第２のｐ型層３４とを備えている。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。また、第１のｐ型層３２は、たとえば厚み１０μｍ程
度、ｐ型不純物の濃度７．５×１０１５ｃｍ−３程度、ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物の濃度２×１０１７ｃｍ−３程度、第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物の濃度２×１０１７ｃｍ−３程度とすることができる。
第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０２０ｃｍ−３程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０１８ｃｍ−３程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底壁７１Ａは、第１のｐ型層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底壁７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０１８ｃｍ−３程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、ｎ型基板３１の上部表面（ｎ型基板３１と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、Ｔｉ、ＡｌおよびＳｉを含有している。より具体的には、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１におけるソースコンタクト電極１６と同様に、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不純物からなっている。
そして、オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、酸化膜３８が形成されている。より具体的には、絶縁膜としての酸化膜３８が、第２のｐ型層３４の上部表面３４Ａ、溝部７１の底壁７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ２からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
すなわち、本実施の形態におけるＪＦＥＴ３は、ｎ型基板３１と、ｎ型基板３１上に形成され、炭化珪素からなるＳｉＣ層としての第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４と、第２のｐ型層３４に接触して配置されるソース電極６１、ゲート電極６２およびドレイン電極６３とを備えている。また、第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４から構成されるＳｉＣ層は、導電型がｎ型であるｎ型領域としての第１のｎ型領域３５および第２のｎ型領域３７と、導電型がｐ型であるｐ型領域としての第１のｐ型領域３６および第２のｐ型領域４３とを含んでいる。そして、ソース電極６１およびドレイン電極６３は、それぞれ第１のｎ型領域３５および第２のｎ型領域３７と接触して配置され、Ｔｉ、ＡｌおよびＳｉを含有するオーミックコンタクト電極としてのソースコンタクト電極３９およびドレインコンタクト電極４２を含んでいる。さらに、他の電極であるゲート電極６２は、ｐ型領域としての第１のｐ型領域３６と接触して配置され、ソースコンタクト電極３９およびドレインコンタクト電極４２と同一の材料からなり、Ｔｉ、ＡｌおよびＳｉを含有する他のオーミックコンタクト電極としてのゲートコンタクト電極４１を含んでいる。
本実施の形態におけるＪＦＥＴ３においては、実施の形態１におけるソースコンタクト電極１６と同様にＴｉ、ＡｌおよびＳｉを含有するソースコンタクト電極３９およびドレインコンタクト電極４２が、それぞれｎ型領域としての第１のｎ型領域３５および第２のｎ型領域３７に接触し、かつソースコンタクト電極３９およびドレインコンタクト電極４２と同一材料からなるゲートコンタクト電極４１が、ｐ型領域としての第１のｐ型領域３６と接触して配置されている。これにより、ＪＦＥＴ３は、製造工程における工程数の低減や集積度の向上が可能な半導体装置となっている。
より具体的には、本実施の形態におけるＪＦＥＴ３において、従来のＪＦＥＴと同様に第１のｎ型領域３５および第２のｎ型領域３７に接触して配置されるソースコンタクト電極３９およびドレインコンタクト電極４２を構成する材料をＮｉとし、第１のｐ型領域３６に接触して配置されるゲートコンタクト電極４１を構成する材料をＴｉ／Ａｌとした場合、以下のような問題が生じる。すなわち、上記構成を採用したＪＦＥＴ３の製造方法においては、ソースコンタクト電極３９およびドレインコンタクト電極４２を形成するためのマスクを形成した後、これらの電極を蒸着等により形成する。その後、当該マスクを除去した上で、さらにゲートコンタクト電極４１を形成するためのマスクを形成し、この電極を蒸着等により形成する必要がある。このような製造プロセスを採用した場合、工程数が増加するとともに、２回にわたるマスク形成における位置あわせの誤差に起因して、集積度の向上が阻害される。これに対し、本実施の形態におけるＪＦＥＴ３においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を同一材料で形成することができるため、１回のマスク形成により一括してこれらの電極を形成することができる。その結果、本実施の形態におけるＪＦＥＴ３によれば、製造工程の工程数の低減や集積度の向上を図ることができる。
次に、ＪＦＥＴ３の動作について説明する。図１０を参照して、ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
次に、実施の形態２における半導体装置としてのＪＦＥＴ３の製造方法について説明する。図１１を参照して、本実施の形態におけるＪＦＥＴ３の製造方法においては、まず、工程（Ｓ２１０）として、基板準備工程が実施される。具体的には、工程（Ｓ２１０）では、図１３に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板３１が準備される。次に、工程（Ｓ２２０）として、エピタキシャル成長工程が実施される。具体的には、ｎ型基板３１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。これにより、Ａｌ、Ｂなどのｐ型不純物を含む第１のｐ型層３２および第２のｐ型層３４、Ｎなどのｎ型不純物を含むｎ型層３３が形成される。
次に、図１１を参照して、工程（Ｓ２３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ２３０）では、図１４に示すように、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
次に、図１１を参照して、工程（Ｓ２４０）として、イオン注入工程が実施される。具体的には、工程（Ｓ２４０）では、図１４および図１５を参照して、まず、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜が部分的に除去されることにより、第２のｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底壁７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至る第２のｐ型領域４３が形成される。
次に、図１１を参照して、工程（Ｓ２５０）として、活性化アニール工程が実施される。具体的には、工程（Ｓ２５０）では、上記イオン注入が完了した第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４を有するｎ型基板３１が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃に加熱され、３０分間保持されることにより、活性化アニールが実施される。これにより、工程（Ｓ２４０）において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
次に、図１１を参照して、工程（Ｓ２６０）として、酸化膜形成工程が実施される。具体的には、工程（Ｓ２６０）では、図１６を参照して、たとえば酸素雰囲気中で１３００℃程度に加熱し、３０分間程度保持する熱酸化処理が実施されることにより、第２のｐ型層３４の上部表面３４Ａと、溝部７１の底壁７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
次に、図１１を参照して、工程（Ｓ２７０）として、オーミック電極形成工程が実施される。工程（Ｓ２７０）においては、図１２を参照して、まず、工程（Ｓ２７１）として混合膜形成工程が実施される。具体的には、図１７を参照して、まず、酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１０参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜１５Ａが部分的に除去される。その後、Ｔｉ、ＡｌおよびＳｉを含む混合膜５４が、レジスト膜９１上および当該レジスト膜９１から露出する領域に、たとえばＴｉ、ＡｌおよびＳｉを同時にスパッタリングする混合スパッタリングにより形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上の混合膜５４が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、混合膜５４が残存する。
ここで、工程（Ｓ２７１）においては、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有する混合膜５４が形成されることが好ましい。これにより、ソースコンタクト電極３９と第１のｎ型領域３５との接触抵抗、ドレインコンタクト電極４２と第２のｎ型領域３７との接触抵抗、およびゲートコンタクト電極４１と第１のｐ型領域３６との接触抵抗を一層確実に低減することができる。
次に、図１２を参照して、工程（Ｓ２７２）として合金化工程が実施される。具体的には、図１８を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持する合金化処理が実施される。これにより、混合膜５４に含まれるＴｉ、ＡｌおよびＳｉ、およびｎ型層３３または第２のｐ型層３４に含まれるＣが合金化される。その結果、図１８に示すように、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。ここで、工程（Ｓ８４）においては、上記加熱は、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を作製することができる。以上の手順により、工程（Ｓ２７０）が完了する。
次に、図１１を参照して、工程（Ｓ２８０）として、配線形成工程が実施される。具体的には、工程（Ｓ２８０）では、図１０を参照して、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
次に、図１１を参照して、工程（Ｓ２９０）として、パシベーション膜形成工程が実施される。具体的には、工程（Ｓ２９０）では、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ２からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
以上の工程により、本実施の形態におけるＪＦＥＴ３は完成する。ここで、上記本実施の形態における半導体装置としてのＪＦＥＴ３の製造方法においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２をＴｉ、ＡｌおよびＳｉを含む同一の材料で形成することができるため、１回のマスク形成により同時にこれらの電極を形成することができる。その結果、本実施の形態におけるＪＦＥＴ３の製造方法によれば、製造工程の工程数の低減や集積度の向上を図ることができる。
なお、上記実施の形態においては、ＭＯＳＦＥＴの製造において、Ｔｉ膜、Ａｌ膜およびＳｉ膜を形成した後、これらを合金化する工程でオーミックコンタクト電極を形成し、ＪＦＥＴの製造において、混合膜を形成し、その後この混合膜を合金化するする工程でオーミックコンタクト電極を形成したが、本発明の半導体装置の製造方法はこれに限られない。本発明の半導体装置の製造方法においては、オーミックコンタクト電極は上記２つの方法を含め、種々の方法により形成することができる。
また、上記実施の形態においては、本発明の半導体装置の一例として、ＭＯＳＦＥＴおよびＪＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタなど他の半導体装置にも適用することができる。
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３について説明する。実施の形態３における半導体装置は、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１と基本的には同様の構成を有し、同様の効果を奏するとともに同様に製造することができる。しかし、実施の形態３におけるＭＯＳＦＥＴ１の製造方法は、オーミック電極形成工程およびドレイン電極形成工程（図２参照）において、実施の形態１とは異なっている。
すなわち、図１９、図２および図３を参照して、実施の形態３におけるオーミックコンタクト電極形成工程（Ｓ８０）は、Ｓｉ膜形成工程（Ｓ８３）の後であって合金化工程（Ｓ８４）の前に、工程（Ｓ８５）としてＰｔ膜形成工程が実施される点において、実施の形態１とは異なっている。具体的には、実施の形態３におけるオーミック電極形成工程（Ｓ８０）およびドレイン電極形成工程（Ｓ９０）においては、まず工程（Ｓ８１）〜（Ｓ８３）が実施の形態１の場合と同様に実施される。そして、工程（Ｓ８５）においては、図２０に示すように、工程（Ｓ８３）において形成されたＳｉ膜５３上に、白金からなるＰｔ膜５５がさらに形成される。このＰｔ膜５５は、Ｔｉ膜５１等と同様に、たとえばスパッタリングにより形成することができる。そして、図２１を参照して、実施の形態１の場合と同様に、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２、Ｓｉ膜５３およびＰｔ膜５５が除去（リフトオフ）されて、熱酸化膜１５Ａから露出する第２の主面１２Ｂ上およびｎ＋ＳｉＣ基板１１のｎ−ＳｉＣ層１２とは反対側の主面上に、Ｔｉ膜５１、Ａｌ膜５２、Ｓｉ膜５３およびＰｔ膜５５が残存する。その後、実施の形態１と同様のプロセスが実施されることにより、実施の形態３におけるＭＯＳＦＥＴ１の製造方法が完了する。
本実施の形態のように、Ｓｉ膜５３上にさらにＰｔ膜５５を形成したうえで合金化工程（Ｓ８４）を実施することにより、工程（Ｓ８４）におけるＴｉ膜５１およびＡｌ膜５２の酸化が一層抑制され、接触抵抗が一層低減されたソースコンタクト電極１６およびドレイン電極２０を安定して作製することが可能となる。
（実施の形態４）
次に、本発明のさらに他の実施の形態である実施の形態４について説明する。実施の形態４における半導体装置は、実施の形態２における半導体装置としてのＪＦＥＴ３と基本的には同様の構成を有し、同様の効果を奏するとともに同様に製造することができる。しかし、実施の形態４におけるＪＦＥＴ３の製造方法は、オーミック電極形成工程（図１１参照）において、実施の形態２とは異なっている。
すなわち、図２２、図１１および図１２を参照して、実施の形態４におけるオーミックコンタクト電極形成工程（Ｓ２７０）は、混合膜形成工程（Ｓ２７１）の後であって合金化工程（Ｓ２７２）の前に、工程（Ｓ２７３）としてＰｔ膜形成工程が実施される点において、実施の形態２とは異なっている。具体的には、実施の形態４におけるオーミック電極形成工程（Ｓ２７０）においては、まず工程（Ｓ２７１）が実施の形態２の場合と同様に実施される。そして、工程（Ｓ２７３）においては、図２３に示すように、工程（Ｓ２７１）において形成された混合膜５４上に、白金からなるＰｔ膜５５がさらに形成される。このＰｔ膜５５は、たとえばスパッタリングにより形成することができる。そして、実施の形態１の場合と同様に、レジスト膜９１が除去されることにより、レジスト膜９１上の混合膜５４およびＰｔ膜５５が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に、混合膜５４およびＰｔ膜５５が残存する。その後、実施の形態２と同様のプロセスが実施されることにより、実施の形態４におけるＪＦＥＴ３の製造方法が完了する。
本実施の形態のように、混合膜５４上にさらにＰｔ膜５５を形成したうえで合金化工程（Ｓ２７２）を実施することにより、工程（Ｓ２７２）におけるＴｉおよびＡｌの酸化が一層抑制され、接触抵抗が一層低減されたソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を安定して作製することが可能となる。
（実施例１）
以下、本発明の実施例１について説明する。本発明の半導体装置に含まれるＴｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極（ＴｉＡｌＳｉ；実施例）とＳｉＣ層との接触抵抗を、本発明の範囲外の従来のオーミックコンタクト電極であるＮｉおよびＴｉ／Ａｌ（比較例）とＳｉＣ層との接触抵抗と比較する実験を行なった。実験の手順は以下のとおりである。
まず、ＳｉＣ基板を準備し、イオン注入により当該ＳｉＣ基板にｎ型不純物であるＰ（リン）を６×１０１９ｃｍ−３の濃度で含むｎ型ＳｉＣ領域と、ｐ型不純物であるＡｌ（アルミニウム）を５×１０１９ｃｍ−３の濃度で含むｐ型ＳｉＣ領域とを形成した。そして、当該ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、Ｔｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極を上記実施の形態１と同様の方法で形成して、接触抵抗率を測定した（実施例）。一方、比較のため、ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、Ｎｉからなる電極およびＴｉ／Ａｌからなる電極も形成し、接触抵抗率を測定した（比較例）。測定結果を表１に示す。
表１を参照して、Ｎｉからなる電極は、ｎ型ＳｉＣ領域と５×１０−６Ω・ｃｍ２という低い接触抵抗率で接触可能であるものの、ｐ型ＳｉＣ領域との接触抵抗率は２×１０−２Ω・ｃｍ２となり、十分に低いとはいえない。一方、Ｔｉ／Ａｌからなる電極は、ｐ型ＳｉＣ領域と２×１０−３Ω・ｃｍ２という低い接触抵抗率で接触可能であるものの、ｎ型ＳｉＣ領域との接触抵抗率は３×１０−３Ω・ｃｍ２となり、十分に低いとはいえない。
これに対し、本発明の半導体装置に含まれるＴｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極（ＴｉＡｌＳｉ）は、ｎ型ＳｉＣ領域との接触抵抗がＮｉと遜色ない７×１０−６Ω・ｃｍ２、ｐ型ＳｉＣ領域との接触抵抗がＴｉ／Ａｌと遜色ない３×１０−３Ω・ｃｍ２となっている。このことから、本発明の半導体装置に含まれるＴｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制可能であることが確認された。
（実施例２）
以下、本発明の実施例２について説明する。本発明の半導体装置に含まれるオーミックコンタクト電極に関して、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗に及ぼすオーミックコンタクト電極の組成の影響を調査する実験を行なった。実験の手順は以下のとおりである。
まず、ＳｉＣ基板を準備し、上記実施例１と同様に、イオン注入によって当該ＳｉＣ基板にｎ型不純物であるＰ（リン）を６×１０１９ｃｍ−３の濃度で含むｎ型ＳｉＣ領域と、ｐ型不純物であるＡｌ（アルミニウム）を５×１０１９ｃｍ−３の濃度で含むｐ型ＳｉＣ領域とを形成した。そして、当該ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、Ｔｉ、ＡｌおよびＳｉを含むオーミックコンタクト電極を上記実施の形態１と同様の方法で形成して、接触抵抗率を測定した。ここで、Ｔｉ膜の厚みを２００Å、Ｓｉ膜の厚みを２５０Åに固定した上で、Ａｌ膜の厚みを変化させることによりオーミックコンタクト電極の組成を変化させる実験（実験１）と、Ｔｉ膜およびＡｌ膜の厚みを２００Åに固定した上で、Ｓｉ膜の厚みを変化させることによりオーミックコンタクト電極の組成を変化させる実験（実験２）を実施した。実験１の結果を図２４に、実験２の結果を図２５に示す。なお、図２４において、横軸はＴｉ膜の厚みに対するＡｌ膜の厚みの比を示しており、縦軸は接触抵抗率を示している。また、図２５において、横軸はＳｉ膜の厚みを示しており、縦軸は接触抵抗率を示している。そして、図２４および図２５において、丸印はｎ型ＳｉＣ領域との接触抵抗、四角印はｐ型ＳｉＣ領域との接触抵抗を示している。
次に、実験結果について説明する。図２４を参照して、Ｔｉ膜に対するＡｌ膜の厚みの比が大きくなりすぎるとオーミックコンタクト電極とｎ型ＳｉＣ領域との接触抵抗が大きくなる一方、当該厚みの比が小さくなりすぎるとオーミックコンタクト電極とｐ型ＳｉＣ領域との接触抵抗が大きくなることがわかる。そして、上記厚みの比が１．５未満では、電極とｐ型ＳｉＣ領域との接触抵抗が１×１０−３Ω・ｃｍ２を超えている。また、上記厚みの比が６を超えると、電極とｎ型ＳｉＣ領域との接触抵抗が１×１０−４Ω・ｃｍ２を超える。
上述のように、実用上オーミックコンタクト電極として採用するためには、ｐ型ＳｉＣ領域との接触抵抗は１×１０−３Ω・ｃｍ２以下程度、ｎ型ＳｉＣ領域との接触抵抗は１×１０−４Ω・ｃｍ２以下程度とすることが好ましい。したがって、以上の実験結果より、上記Ａｌ膜を形成する工程では、Ｔｉ膜の厚みの１．５倍以上６倍以下の厚みを有するＡｌ膜が形成されることが好ましいといえる。なお、製造プロセスにおける上記厚みの比から、オーミックコンタクト電極は、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましいといえる。また、図２４より、ｐ型ＳｉＣ領域との接触抵抗をより確実に低減するためには、Ａｌ膜の厚みはＴｉ膜の厚みの２倍以上とすることがより好ましいといえる。
一方、図２５を参照して、Ｔｉ膜とＡｌ膜の膜厚を固定した状態でＳｉ膜の膜厚を変化させた実験２の結果より、Ｔｉ膜およびＡｌ膜の膜厚が一定であれば、Ｓｉ膜の膜厚が変化した場合でも、オーミックコンタクト電極の接触抵抗は、ｐ型ＳｉＣ層およびｎ型ＳｉＣ層のいずれに対しても、ほとんど変化しないことがわかった。以上の結果より、Ｔｉ膜に対するＡｌ膜の膜厚の比（オーミックコンタクト電極におけるＴｉ含有量に対するＡｌ含有量の比）を上記実験１で好ましいことが確認された範囲とすることにより、Ｓｉ膜の膜厚（オーミックコンタクト電極におけるＳｉ含有量）に大きく依存することなく、オーミックコンタクト電極の接触抵抗を確実に低減できることが明らかとなった。
（実施例３）
以下、本発明の実施例３について説明する。本発明の半導体装置に含まれるオーミックコンタクト電極の形成状態を確認する実験を行なった。実験の手順は以下のとおりである。なお、本願において「オーミックコンタクト電極」とは、ＳｉＣ層上に金属膜を形成し、さらに当該金属膜に対して熱処理を実施することによりＳｉＣ層との接触抵抗を低減するように形成される電極を意味する。
まず、ＳｉＣ層上に上記実施の形態１の工程（Ｓ８１）〜（Ｓ８４）と同様の手順によりオーミックコンタクト電極を形成することにより、試料を作製した。その後、当該試料をオーミックコンタクト電極の表面に垂直な断面で切断し、当該断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）にて観察し、写真を撮影した。また、上記試料のオーミックコンタクト電極の表面から垂直な方向にスパッタリングを実施しつつ、オージェ分光分析を実施することにより、オーミックコンタクト電極付近の元素の分布を調査した。
次に、図２６および図２７に基づいて実験結果を説明する。ここで、図２６において、上側は試料の範囲外の領域、下側は半導体層であり、図２６に示すようにこれらの領域に挟まれた明るさの異なる領域がオーミックコンタクト電極である。また、図２７において、横軸はスパッタリング時間であって、オーミックコンタクト電極の表面からの深さを示しており、縦軸は原子の濃度を示している。
図２６を参照して、試料のＳｉＣ層上には、ほぼ一様な厚みのオーミックコンタクト電極が形成されていることが確認される。ここで、このＳＥＭ写真を参照して、ＳｉＣ層側から表面側（オーミックコンタクト電極側）に視点を移していき、最初に金属などからなる合金層が現れた位置からその表面までがオーミックコンタクト電極である。
また、図２７を参照して、上記試料に含まれるオーミックコンタクト電極は、Ｔｉ、Ａｌ、Ｓｉ、Ｃおよび酸素（Ｏ）を含む合金であることが分かる。より具体的には、オーミックコンタクト電極の厚み方向において、Ａｌは表面から内部（ＳｉＣ層側）に向かうに従って濃度が低下する一方、Ｓｉは内部に向かうに従って濃度が上昇している。そして、Ｔｉは厚み方向の中央部において最も濃度が高く、表面側および内部側のいずれに向かう場合でも濃度が低下している。ここで、たとえばＳｉの分布に着目し、ＳｉＣに相当する領域、すなわちＳｉの濃度が一定である領域のＳｉの分布に沿った直線αと、当該領域よりも表面側であってＳｉの濃度が表面に近づくに従って低下している領域に沿った直線βとを描き、直線αと直線βとの交点から表面側がオーミックコンタクト電極である。
［付記］
ここで、本願発明に係る半導体装置およびその製造方法の概要を以下に記載する。
本願発明の１つの局面の半導体装置は、基板と、前記基板上に形成され、炭化珪素からなるＳｉＣ層と、前記ＳｉＣ層に接触して配置される電極とを備え、前記ＳｉＣ層は、導電型がｎ型であるｎ型領域を含み、前記電極は、前記ｎ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有するオーミックコンタクト電極を含んでいる。
上記オーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有してもよい。上記ＳｉＣ層は、導電型がｐ型であるｐ型領域をさらに含んでもよい。この場合、上記オーミックコンタクト電極は、上記ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されてもよい。上記ＳｉＣ層に接触して配置され、上記電極とは異なる他の電極をさらに備えてもよい。この場合、上記ＳｉＣ層は、導電型がｐ型であるｐ型領域をさらに含み、上記他の電極は、上記ｐ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有し、上記オーミックコンタクト電極とは異なる他のオーミックコンタクト電極を含んでもよい。この他のオーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有してもよい。
本願発明の１つの局面の半導体装置の製造方法は、基板を準備する工程と、前記基板上に、炭化珪素からなり、導電型がｎ型であるｎ型領域を含むＳｉＣ層を形成する工程と、前記ＳｉＣ層に接触するように、電極を形成する工程とを備える。上記電極を形成する工程は、上記ｎ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含むオーミックコンタクト電極を形成する工程を含む。
上記オーミックコンタクト電極を形成する工程は、上記ｎ型領域上にチタンからなるＴｉ層を形成する工程と、このＴｉ層上にアルミニウムからなるＡｌ層を形成する工程と、Ａｌ層上に珪素からなるＳｉ層を形成する工程と、このＴｉ層、Ａｌ層およびＳｉ層を加熱することにより、チタン、アルミニウムおよび珪素を含む合金を生成させる工程とを有してもよい。
上記Ａｌ層を形成する工程では、Ｔｉ層の厚みの１．５倍以上６倍以下の厚みを有するＡｌ層が形成されてもよい。上記合金を生成させる工程では、不活性ガスと水素との混合ガス中において上記Ｔｉ層、Ａｌ層およびＳｉ層が加熱されてもよい。上記オーミックコンタクト電極を形成する工程は、上記合金を生成させる工程よりも前に、Ｓｉ層上に、白金からなるＰｔ層を形成する工程をさらに有してもよい。上記オーミックコンタクト電極を形成する工程は、ｎ型領域上にチタン、アルミニウムおよび珪素を含む混合層を形成する工程と、この混合層を加熱することにより、チタン、アルミニウムおよび珪素を含む合金を生成させる工程とを有してもよい。上記混合層を形成する工程では、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有する混合層が形成されてもよい。上記合金を生成させる工程では、不活性ガスと水素との混合ガス中において混合層が加熱されてもよい。上記オーミックコンタクト電極を形成する工程は、合金を生成させる工程よりも前に、混合層上に、白金からなるＰｔ層を形成する工程をさらに有してもよい。上記ＳｉＣ層を形成する工程では、導電型がｐ型であるｐ型領域をさらに含むＳｉＣ層が形成され、上記オーミックコンタクト電極を形成する工程では、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように、オーミックコンタクト電極が形成されてもよい。上記ＳｉＣ層に接触するように、上記電極とは異なる他の電極を形成する工程をさらに備えてもよい。この場合、ＳｉＣ層を形成する工程では、導電型がｐ型であるｐ型領域をさらに含むＳｉＣ層が形成され、上記他の電極を形成する工程は、ｐ型領域と接触して配置され、チタン、アルミニウムおよび珪素を含有し、上記オーミックコンタクト電極とは異なる他のオーミックコンタクト電極を形成する工程をさらに含んでもよい。また、上記オーミックコンタクト電極を形成する工程と他のオーミックコンタクト電極を形成する工程とは同時に実施されてもよい。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置およびその製造方法は、炭化珪素からなるＳｉＣ層に接触して配置される電極を備えた半導体装置およびその製造方法に、特に有利に適用され得る。
１ ＭＯＳＦＥＴ、３ ＪＦＥＴ、１１ ｎ＋ＳｉＣ基板、１１Ａ 一方の主面、１１Ｂ 他方の主面、１２ ｎ−ＳｉＣ層、１２Ａ 第１の主面、１２Ｂ 第２の主面、１３ ｐボディ、１３Ａ チャネル領域、１４ ｎ＋ソース領域、１５ ゲート酸化膜、１５Ａ 熱酸化膜、１６ ソースコンタクト電極、１７ ゲート電極、１８ ｐ＋領域、１９ ソース配線、２０ ドレイン電極、２１ パシベーション膜、２２ ソース電極、３１ ｎ型基板、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３４Ａ 上部表面、３５ 第１のｎ型領域、３６ 第１のｐ型領域、３７ 第２のｎ型領域、３８ 酸化膜、３９ ソースコンタクト電極、４１ ゲートコンタクト電極、４２ ドレインコンタクト電極、４３ 第２のｐ型領域、４４ 電位保持コンタクト電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、５１ Ｔｉ膜、５２ Ａｌ膜、５３ Ｓｉ膜、５４ 混合膜、５５ Ｐｔ膜、６１ ソース電極、６２ ゲート電極、６３ ドレイン電極、６４ パシベーション膜、７１ 溝部、７１Ａ 底壁、７１Ｂ 側壁、９１ レジスト膜、９１Ａ 開口。

Claims (7)

  1. 基板と、
    前記基板上に形成され、炭化珪素からなり、導電型がｎ型であるｎ型領域を有するＳｉＣ層と、
    前記ｎ型領域に接触して配置され、チタン、アルミニウム、珪素および炭素を含有するオーミックコンタクト電極とを備え、
    前記オーミックコンタクト電極における前記珪素の含有量を、前記オーミックコンタクト電極における前記炭素の含有量よりも多くした、半導体装置。
  2. 基板と、
    前記基板上に形成され、炭化珪素からなり、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを有するＳｉＣ層と、
    前記ｎ型領域に接触する領域から前記ｐ型領域に接触する領域にまで延在し、チタン、アルミニウム、珪素および炭素を含有するオーミックコンタクト電極とを備え、
    前記オーミックコンタクト電極における前記珪素の含有量を、前記オーミックコンタクト電極における前記炭素の含有量よりも多くし、
    前記オーミックコンタクト電極は、前記ｎ型領域との接触抵抗が１×１０−４Ω以下であり、前記ｐ型領域との接触抵抗が１×１０−３Ω以下である、半導体装置。
  3. 前記オーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有している、請求項１または請求項２に記載の半導体装置。
  4. 前記チタンの濃度は、前記オーミックコンタクト電極の厚み方向の中央部において最も高くなる、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 基板と、
    前記基板上に形成され、炭化珪素からなり、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを有するＳｉＣ層と、
    前記ｎ型領域と接触して配置され、チタン、アルミニウム、珪素および炭素を含有する第１オーミックコンタクト電極と、
    前記ｐ型領域と接触して配置され、チタン、アルミニウム、珪素および炭素を含有する第２オーミックコンタクト電極とを備え、
    前記第１および第２オーミックコンタクト電極における前記珪素の含有量を、前記第１および第２オーミックコンタクト電極における前記炭素の含有量よりも多くし、
    前記第１オーミックコンタクト電極と前記ｎ型領域との接触抵抗が１×１０−４Ω以下であり、前記第２オーミックコンタクト電極と前記ｐ型領域との接触抵抗が１×１０−３Ω以下である、半導体装置。
  6. 前記第１および第２オーミックコンタクト電極は、原子数比でチタンの１．５８倍以上６．３３倍以下のアルミニウムを含有している、請求項５に記載の半導体装置。
  7. 前記チタンの濃度は、前記第１および第２オーミックコンタクト電極の厚み方向の中央部において最も高くなる、請求項５または請求項６に記載の半導体装置。
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