KR20130121669A - 탄화규소 반도체 장치 - Google Patents

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스미토모덴키고교가부시키가이샤
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Abstract

종래보다 온 저항이 낮고 높은 내압을 갖는 탄화규소 반도체 장치를 제공한다. 본 발명에 따른 JFET(10)는, n형 기판(11)과, p형층(2, 12)과, n형층(13)과, 소스 영역(15)과, 드레인 영역(17)과, 게이트 영역(16)을 구비한다. n형 기판(11)은, {0001}면에 대한 오프각이 32° 이상인 주표면(11A)을 가지며, 탄화규소(SiC)로 이루어진다. p형층(2, 12)은, n형 기판(11)의 주표면(11A) 상에 형성되고, 도전형이 p형이다. n형층(13)은, p형층(2, 12) 상에 형성되고, 도전형이 n형이다. 소스 영역(15) 및 드레인 영역(17)은, n형층(13)에서 서로 간격을 두고 형성되고, 도전형이 n형이다. 게이트 영역(16)은, n형층(13)에서 소스 영역(15)과 드레인 영역(17) 사이의 영역에 형성되고, 도전형이 p형이다.

Description

탄화규소 반도체 장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화규소 반도체 장치에 관한 것이며, 보다 특정적으로는, 횡형 접합형 전계 효과 트랜지스터인 탄화규소 반도체 장치에 관한 것이다.
종래, 탄화규소 반도체 장치로서 횡형 접합형 전계 효과 트랜지스터가 알려져 있다(예를 들어, 일본 특허 공개 제2003-68762호 공보(특허문헌 1) 참조). 이러한 횡형 접합형 전계 효과 트랜지스터에서는, 채널층 내의 전류의 방향과 드리프트층 내의 전계의 방향이 각각 횡방향으로 되어 있다. 그리고, 횡형 접합형 전계 효과 트랜지스터를 탄화규소(SiC)로 이루어진 기판 상에 형성하는 경우, 상기 기판으로는, 4H-SiC로 이루어지고, 주표면의 면방위가 {0001}면으로 되어 있는 기판을 이용하는 것이 일반적이다. 전술한 바와 같은 탄화규소 반도체 장치에서는, 채널층 내의 전류의 방향과 드리프트층 내의 전계의 방향이, 상기 기판의 주표면에 평행한 방향(즉, {0001}면에 평행한 방향(예를 들어 [11-20] 방향 등)이 된다.
특허문헌 1 : 일본 특허 공개 제2003-68762호 공보
전술한 바와 같은 종래의 탄화규소 반도체 장치에서는, 채널층 내에서의 전류의 방향이 {0001}면에 평행한 방향으로 되어 있기 때문에, 상기 채널층 내에서의 전자의 이동도가 다른 방향으로 전류를 흘리는 경우에 비해 낮아졌다. 구체적으로는, {0001}면에 평행한 방향(예를 들어, [11-20] 방향)에서의 전자의 이동도는, {0001}면에 수직인 방향에서의 전자의 이동도의 약 0.8배이다. 이 때문에, 전술한 종래의 탄화규소 반도체 장치에서는, 일반적인 탄화규소를 이용한 경우에서의 온 저항의 이론치보다 높은 온 저항을 나타내게 되었다.
또한, 전술한 종래의 탄화규소 반도체 장치에서는, 드리프트층에서 {0001}면에 평행한 방향으로 전계가 인가되지만, 상기 {0001}면에 평행한 방향에서의 탄화규소의 절연 파괴 전계는, {0001}면에 수직인 방향에서의 절연 파괴 전계의 약 0.75배가 되었다. 그 때문에, 전술한 종래의 탄화규소 반도체 장치에서는, 일반적인 탄화규소를 이용한 경우에서의 내압의 이론치보다 낮은 내압을 나타내게 되었다. 이와 같이, 종래의 탄화규소 반도체 장치는, 탄화규소의 특성을 충분히 발휘시키고 있다고는 할 수 없었다.
본 발명은, 전술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 종래보다 온 저항이 낮고, 높은 내압을 갖는 탄화규소 반도체 장치를 제공하는 것이다.
본 발명에 따른 탄화규소 반도체 장치는, 기판과, 제1 반도체층과, 제2 반도체층과, 소스 영역과, 드레인 영역과, 게이트 영역을 구비한다. 기판은, {0001}면에 대한 오프각이 32° 이상인 주표면을 가지며, 탄화규소로 이루어진다. 제1 반도체층은, 기판의 주표면 상에 형성되고, 도전형이 제1 도전형이다. 제2 반도체층은, 제1 반도체층상에 형성되고, 도전형이 제2 도전형이다. 소스 영역 및 드레인 영역은, 제2 반도체층에서 서로 간격을 두고 형성되고, 도전형이 제2 도전형이다. 게이트 영역은, 제2 반도체층에서 소스 영역과 드레인 영역 사이의 영역에 형성되고, 도전형이 제1 도전형이다.
이와 같이 하면, 본 발명에 의한 탄화규소 반도체 장치는 횡형 접합형 전계 효과 트랜지스터로서, 드리프트층에서의 전계의 인가 방향이 기판의 주표면과 평행한 방향(즉 {0001}면에 대한 오프각이 32° 이상으로 되어 있는 면의 방향)으로 되어 있기 때문에, 상기 전계의 인가 방향이 {0001}면에 평행한 방향으로 되어 있는 종래의 탄화규소 반도체 장치보다 내압을 10% 이상 높게 할 수 있다. 또한, 본 발명에 의하면, 탄화규소 반도체 장치에서의 채널층 내에서의 전류의 방향이, {0001}면에 대한 오프각이 32° 이상으로 되어 있는 기판의 주표면과 평행한 방향으로 되어 있기 때문에, 종래의 탄화규소 반도체 장치(채널층에서의 전류의 방향이 {0001}면에 평행한 방향으로 되어 있는 경우)보다 채널층 내에서의 전자의 이동도를 높게 할 수 있다. 이 때문에, 종래의 탄화규소 반도체 장치보다 온 저항을 저감시킬 수 있다.
본 발명에 의하면, {0001}면에 대한 오프각이 큰 결정면을 주표면으로 하는 기판을 이용함으로써, 종래보다 온 저항이 낮고, 높은 내압을 갖는 탄화규소 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 따른 탄화규소 반도체 장치의 실시형태 1을 나타내는 단면 모식도이다.
도 2는 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3은 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 도 1에 나타낸 탄화규소 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은 본 발명에 따른 탄화규소 반도체 장치의 실시형태 2를 나타내는 단면 모식도이다.
도 12는 탄화규소 반도체 장치에서의 기판의 주표면의 {0001}면으로부터의 결정면의 기울기와, 드리프트부에서의 파괴 전계 강도 및 채널에서의 전자 이동도와의 관계를 나타내는 그래프이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또, 이하의 도면에서 동일 또는 해당하는 부분에는 동일한 참조번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1을 참조하여, 본 발명에 의한 탄화규소 반도체 장치의 실시형태 1을 설명한다. 도 1에 나타낸 탄화규소 반도체 장치는 JFET(Junction Field Effect Transistor; 접합형 전계 효과 트랜지스터)이다. 도 1에 나타낸 JFET(10)는, 탄화규소(SiC)로 이루어지고, 도전형이 n형인 n형 기판(11)과, n형 기판(11) 상에 형성된 전계 완화층인 p형층(2)과, p형층(2) 상에 형성된 내압 유지층으로서의 p형층(12)과, p형층(12) 상에 형성된 n형층(13)과, n형층(13) 상에 형성된 RESURF(리서프)층으로서의 p형층(14)을 구비하고 있다. 여기서, 상기 p형층(2, 12, 14) 및 n형층(13)은, 각각 도전형이 p형 및 n형인 SiC로 이루어진 층이다. 또, 도 1에 나타낸 JFET는, 도 1의 지면(紙面)에 수직인 방향(n형 기판(11)의 주표면을 따르는 방향)에 복수개 나열되도록 배치되어 있어도 좋다. 또한, 도 1에서는 p형층(2)과 p형층(12)이 형성되어 있지만, n형 기판(11)의 주표면(11A) 상에 직접 p형층(12)을 형성해도 좋다.
n형 기판(11)의 주표면(11A)은, {0001}면에 대한 오프각이 32° 이상으로 되어 있다. 또한, 후술하는 바와 같이 p형층(2), p형층(12), n형층(13), p형층(14)은, n형 기판(11)의 주표면(11A) 상에 에피택셜 성장된 층이므로, 각각의 층에서의 결정의 면방위는 기본적으로 n형 기판(11)의 면방위와 동일하게 되어 있다. 그 때문에, 각 층의 주표면(n형 기판(11)의 주표면(11A)과 평행한 표면)은, 각각 n형 기판(11)과 마찬가지로 {0001}면에 대한 오프각이 32° 이상으로 되어 있다.
p형층(14) 및 n형층(13)에는, n형층(13)보다 고농도의 도전형이 n형인 불순물(n형 불순물)을 포함하는 소스 영역(15) 및 드레인 영역(17)이 형성되고, 소스 영역(15) 및 드레인 영역(17) 사이에 끼워지도록, p형층(12, 14)보다 고농도의 도전형이 p형인 불순물(p형 불순물)을 포함하는 게이트 영역(16)이 형성되어 있다. 즉, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)은, 각각 p형층(14)을 관통하여 n형층(13)에 이르도록 형성되어 있다. 또한, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)의 바닥부는, n형층(13)의 내부에서, p형층(12)의 상부 표면(p형층(12)과 n형층(13)의 경계부)으로부터 간격을 두고 배치되어 있다.
또한, 소스 영역(15)에서 볼 때 게이트 영역(16)과는 반대측에는, p형층(14)의 상부 표면(n형층(13) 측과는 반대측의 주면)으로부터 p형층(14)을 관통하여 n형층(13)에 이르도록 홈부(31)가 형성되어 있다. 즉, 홈부(31)의 바닥벽은, p형층(12)과 n형층(13)의 계면으로부터 간격을 두고 n형층(13)의 내부에 위치하고 있다. 또한, 홈부(31)의 바닥벽으로부터 n형층(13)을 관통하여 p형층(12)에 이르도록, p형층(12) 및 p형층(14)보다 고농도의 p형 불순물을 포함하는 전위 유지 영역(23)이 형성되어 있다. 이 전위 유지 영역(23)의 바닥부는, n형 기판(11)의 상부 표면(n형 기판(11)과 p형층(2)의 경계부)으로부터 간격을 두고(보다 구체적으로는, p형층(2)과 p형층(12)의 경계부로부터 간격을 두고 p형층(12)의 내부에) 배치되어 있다.
또한, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23)의 각각의 상부 표면에 접촉하도록, 컨택트 전극(19)이 형성되어 있다. 컨택트 전극(19)은, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23)과 오옴 접촉 가능한 재료, 예를 들어 NiSi(니켈실리사이드)로 이루어져 있다.
그리고, 인접하는 컨택트 전극(19)끼리의 사이에는 산화막(18)이 형성되어 있다. 보다 구체적으로는, 절연층으로서의 산화막(18)이, p형층(14)의 상부 표면, 홈부(31)의 바닥벽 및 측벽에서, 컨택트 전극(19)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이에 따라, 인접하는 컨택트 전극(19)끼리의 사이가 절연되어 있다.
또한, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17) 상의 컨택트 전극(19)의 상부 표면에 접촉하도록, 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)이 각각 형성되어 있다. 이에 따라, 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)은, 컨택트 전극(19)을 통해, 각각 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)과 전기적으로 접속되어 있다. 또한, 소스 전극(25)은, 전위 유지 영역(23) 상의 컨택트 전극(19)의 상부 표면에도 접촉하고, 컨택트 전극(19)을 통해 전위 유지 영역(23)과도 전기적으로 접속되어 있다. 즉, 소스 전극(25)은, 소스 영역(15) 상의 컨택트 전극(19)의 상부 표면 상으로부터 전위 유지 영역(23) 상의 컨택트 전극(19)의 상부 표면 상으로까지 연장되도록 형성되어 있다. 이에 따라, 전위 유지 영역(23) 상의 컨택트 전극(19)은, 소스 영역(15) 상의 컨택트 전극(19)과 동전위로 유지되어 있다.
소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)은, 예를 들어 알루미늄(Al) 등의 도전체로 구성되어 있다. 이 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)은, JFET(10)이 나열되는 방향으로 연장됨으로써, 컨택트 전극(19)을 통해, 각각 복수의 JFET(10)의 소스 영역(15)끼리, 게이트 영역(16)끼리 및 드레인 영역(17)끼리를 전기적으로 접속하고 있다. 이와 같이 하여, 상기 복수개의 JFET(10)는, 소스 영역(15)끼리를 접속하는 소스 전극(25)과, 드레인 영역(17)끼리를 접속하는 드레인 전극(27)과, 게이트 영역(16)끼리를 접속하는 게이트 전극(26)에 의해 병렬로 접속되어 있다.
또한, 도 1에 나타낸 JFET(10)에서는, 산화막(18) 및 게이트 전극(26)을 덮고, 소스 전극(25)과 드레인 전극(27) 사이의 영역을 충전하도록, 절연체로 이루어진 절연 보호막(28)이 형성되어 있다. 절연 보호막(28)에서는, 소스 영역(15) 및 전위 유지 영역(23) 상의 영역과, 드레인 영역(17) 상의 영역에 각각 개구부(33, 34)가 형성되어 있다. 개구부(33, 34)의 내부에, 상기 소스 전극(25) 및 드레인 전극(27)이 배치되어 있다. 소스 전극(25) 및 드레인 전극(27)의 상부 표면은 절연 보호막(28)의 상부 표면보다 위에 위치하고 있다(즉, 소스 전극(25)과 드레인 전극(27)은 각각 그 상부가 절연 보호막(28)의 상부 표면으로부터 돌출되어 있음). 그리고, 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)은, 각각 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)을 외부와 접속하기 위한, 도시하지 않은 소스 전극 패드, 게이트 전극 패드 및 드레인 전극 패드와 전기적으로 접속되어 있다. 이들 소스 전극 패드, 게이트 전극 패드 및 드레인 전극 패드는, 절연 보호막(28)으로부터 노출되어 있다. 이에 따라, 병렬로 접속된 JFET(10)의 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)에 대하여, 외부로부터 전압을 인가하는 것이 가능해졌다. 그리고, JFET(10)가 병렬로 접속되어 있음으로써, JFET(10)를 포함하는 반도체 장치는 전류 용량의 대용량화에 대응할 수 있다.
다음으로, JFET(10)가, 예를 들어 노멀리 온 형(normally on type)인 경우에 관해, 그 동작을 설명한다. 도 1을 참조하여, 게이트 전극(26)의 전위가 0 V인 상태에서는, n형층(13)에서, 드레인 영역(17)과 게이트 영역(16) 사이에 끼워진 영역 및 상기 끼워진 영역과 p형층(12) 사이에 끼워진 영역, 그리고 게이트 영역(16)과 p형층(12) 사이에 끼워진 영역은 공핍화되어 있지 않고, 소스 영역(15)과 드레인 영역(17)은 n형층(13)을 통해 전기적으로 접속된 상태로 되어 있다. 그 때문에, 소스 전극(25)과 드레인 전극(27) 사이에 전계가 인가되면, 소스 영역(15)과 드레인 영역(17) 사이를 전자가 이동함으로써, 소스 전극(25)과 드레인 전극(27) 사이에 전류가 흐른다(온 상태).
한편, 게이트 전극(26)에 음의 전압을 인가해 나가면, 상기 전자가 이동해야 할 드리프트 영역(게이트 영역(16)과 드레인 영역(17) 사이에 위치하는 n형층(13)과 p형층(14)의 부분)의 공핍화가 진행되어, 소스 영역(15)과 드레인 영역(17)은 전기적으로 차단된 상태가 된다. 그 때문에, 소스 영역(15)과 드레인 영역(17) 사이를 전자가 이동할 수 없어, 전류는 흐르지 않는다(오프 상태). 여기서, 본 실시형태에서의 JFET(10)는, n형층(13) 상에 접하도록 p형층(14)(리서프층)이 형성된 RESURF형 JFET로 되어 있다. 그 때문에, 상기 오프 상태에서는, 드리프트 영역 내의 공핍층이 n형층(13)과 p형층(14)의 계면으로부터 상하 방향(두께 방향)으로 신장된다. 그 결과, 드리프트 영역 내의 전계 분포가 균일해져, 게이트 영역(16) 부근의 전계 집중이 완화되어, 내압이 향상되고 있다.
또한, 도 1에 나타낸 JFET(10)에서는, 소스 영역(15)으로부터 드레인 영역(17)을 향해 흐르는 전자의 방향을, 전술한 바와 같이 n형 기판(11)의 주표면을 따르는 방향(즉 {0001}면에 대한 오프각이 32° 이상으로 되어 있는 결정면을 따르는 방향)으로 하고 있기 때문에, 종래의 JFET보다(즉 상기 전자의 방향이 {0001}면을 따르는 방향으로 되어 있는 경우보다) 전자의 이동도를 높게 할 수 있다. 이 때문에, JFET(10)에서의 온 저항을 종래보다 저감시킬 수 있다. 또한, 본 발명에 의한 JFET(10)의 드리프트층에서의 전계의 인가 방향도, 상기 {0001}면에 대한 오프각이 32° 이상으로 되어 있는 결정면을 따르는 방향으로 되어 있기 때문에, 전술한 종래의 JFET보다 내압을 높게 할 수 있다.
다음으로, 도 2∼도 10을 참조하여, 실시형태 1에서의 탄화규소 반도체 장치인 JFET(10)의 제조 방법에 관해 설명한다.
도 2를 참조하여, 실시형태 1에서의 JFET(10)의 제조 방법에서는, 우선, 공정(S10)으로서 기판 준비 공정이 실시된다. 구체적으로는, 공정(S10)에서는, 도 3에 나타낸 바와 같이, 고농도의 n형 불순물을 포함하는 SiC로 이루어진 n형 기판(11)이 준비된다. 또한, 상기 n형 기판(11)의 주표면은, {0001}면에 대한 오프각이 32° 이상, 보다 바람직하게는 상기 오프각이 38° 이상으로 되어 있다. 이러한 n형 기판(11)은, 종래 주지의 임의의 방법으로 얻을 수 있다. 예를 들어, 하나의 주면이 {0001}면으로 되어 있는 SiC 잉곳을, 정해진 결정면이 노출되도록({0001}면에 대하여 경사진 방향을 따라서) 슬라이스함으로써, 상기 n형 기판(11)을 얻을 수 있다.
다음으로, 도 2를 참조하여, 공정(S20)으로서 에피택셜 성장 공정이 실시된다. 이 공정(S20)에서는, 도 3을 참조하여, 공정(S10)에서 준비된 n형 기판(11)의 한쪽 주면 상에, 예를 들어 기상 에피택셜 성장에 의해 SiC로 이루어진 p형층(2), p형층(12), n형층(13) 및 p형층(14)이 순차적으로 형성된다. 기상 에피택셜 성장에서는, 예를 들어 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용하고, 캐리어 가스로서 수소(H2) 가스를 채택할 수 있다. 또한, p형층을 형성하기 위한 p형 불순물원으로는, 예를 들어 디보란(B2H6)이나 트리메틸알루미늄(TMA)을, n형층을 형성하기 위한 n형 불순물로는, 예를 들어 질소(N2)를 채택할 수 있다.
다음으로, 도 2를 참조하여, 공정(S30)으로서 홈부 형성 공정이 실시된다. 구체적으로는, 공정(S30)에서는, 도 4에 나타낸 바와 같이, p형층(14)의 상부 표면(14A)으로부터 p형층(14)을 관통하여 n형층(13)에 이르도록, 홈부(31)가 형성된다. 홈부(31)의 형성은, 예를 들어 원하는 홈부(31)의 형성 위치에 개구를 갖는 마스크층을 p형층(14)의 상부 표면(14A) 상에 형성한 후, 예를 들어 SF6 가스를 이용한 드라이 에칭에 의해 실시할 수 있다.
다음으로, 공정(S40)으로서 제1 이온 주입 공정이 실시된다. 이 공정(S40)에서는, 고농도의 p형 불순물을 포함하는 영역인 게이트 영역 및 전위 유지 영역(베이스 컨택트 영역)이 형성된다. 구체적으로는, 도 5를 참조하여, 우선, p형층(14)의 상부 표면(14A) 상 및 홈부(31)의 내벽에 레지스트가 도포된 후 노광 및 현상이 행해져, 원하는 게이트 영역(16) 및 전위 유지 영역(23)의 평면 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, Al(알루미늄), B(붕소) 등의 p형 불순물이 이온 주입에 의해 p형층(14), n형층(13) 및 p형층(12)에 도입된다. 이에 따라, 게이트 영역(16) 및 전위 유지 영역(23)이 형성된다.
다음으로, 공정(S50)으로서 제2 이온 주입 공정이 실시된다. 이 공정(S50)에서는, 고농도의 n형 불순물을 포함하는 영역인 소스 영역(15) 및 드레인 영역(17)이 형성된다. 구체적으로는, 도 6을 참조하여, 우선, 공정(S40)과 동일한 순서로, 원하는 소스 영역(15) 및 드레인 영역(17)의 평면 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, P(인), N(질소) 등의 n형 불순물이 이온 주입에 의해 p형층(14) 및 n형층(13)에 도입된다. 이에 따라, 소스 영역(15) 및 드레인 영역(17)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S60)으로서 활성화 어닐링 공정이 실시된다. 이 공정(S60)에서는, 공정(S50)에서 형성된 레지스트막이 제거된 후, 공정(S40) 및 공정(S50)에서 이온 주입이 실시된 p형층(14), n형층(13) 및 p형층(12)이 가열됨으로써, 상기 이온 주입에 의해 도입된 불순물을 활성화시키는 열처리인 활성화 어닐링이 실시된다. 활성화 어닐링은, 예를 들어 아르곤 가스 분위기 내에서, 1700℃ 정도의 온도로 30분간 정도 유지하는 열처리를 실시함으로써 행할 수 있다.
다음으로, 공정(S70)으로서 산화막 형성 공정이 실시된다. 이 공정(S70)에서는, 도 7을 참조하여, 공정(S10)∼공정(S60)까지가 실시되어 원하는 이온 주입층을 포함하는 p형층(14), n형층(13), p형층(12) 및 p형층(2)이 형성된 n형 기판(11)이 열산화된다. 이에 따라, 이산화규소(SiO2)로 이루어진 산화막(18)이, p형층(14)의 상부 표면(14A) 및 홈부(31)의 내벽을 덮도록 형성된다.
다음으로, 도 2를 참조하여, 공정(S80)으로서 컨택트 전극 형성 공정이 실시된다. 이 공정(S80)에서는, 도 8을 참조하여, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23)의 각각의 상부 표면에 접촉하도록, 예를 들어 NiSi로 이루어진 컨택트 전극(19)이 형성된다. 구체적으로는, 우선, 공정(S40)과 동일한 순서로 원하는 컨택트 전극(19)의 평면 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 상기 레지스트막을 마스크로서 이용하여, 예를 들어 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23) 상의 산화막(18)이 제거된다.
그 후, 예를 들어 Ni(니켈)이 증착됨으로써, 산화막(18)으로부터 노출된 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23) 상, 및 레지스트막 상에 니켈층이 형성된다. 또한, 레지스트막이 제거됨으로써 레지스트막 상의 니켈층이 제거(리프트 오프)되어, 산화막(18)으로부터 노출된 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23) 상에 니켈층이 잔존한다. 그리고, 예를 들어 900℃ 이상 1000℃ 이하와 같은 온도 범위의 정해진 온도(예를 들어, 950℃)로 가열하는 열처리가 실시됨으로써, 니켈층이 실리사이드화된다. 이에 따라, 도 8에 나타낸 바와 같이, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 및 전위 유지 영역(23)에 오옴 접촉 가능한 NiSi로 이루어진 오믹 전극인 컨택트 전극(19)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S90)으로서 전극 형성 공정이 실시된다. 이 공정(S90)에서는, 도 9를 참조하여, 게이트 영역(16) 상의 컨택트 전극(19)의 상부 표면에 접촉하는 게이트 전극(26)이 형성된다. 게이트 전극(26) 및 드레인 전극(27)은, 예를 들어 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)을 형성해야 하는 원하는 영역에 개구를 갖는 레지스트막을 형성하고, Al을 증착한 후, 레지스트막과 함께 레지스트막 상의 Al을 제거(리프트 오프)함으로써 형성할 수 있다.
다음으로, 도 2를 참조하여, 공정(S100)으로서 절연 보호막 형성 공정이 실시된다. 이 공정(S100)에서는, 도 10 및 도 1을 참조하여, 게이트 전극(26), 컨택트 전극(19) 및 산화막(18)을 덮고, 예를 들어 SiO2 등의 절연체로 이루어진 절연 보호막(28)이 형성된다. 구체적으로는, 예를 들어 CVD법(Chemical Vapor Deposition; 화학 증착법)에 의해, 게이트 전극(26), 소스 영역(15)과 드레인 영역(17)과 전위 유지 영역(23)의 위에 각각 배치된 컨택트 전극(19), 및 산화막(18)을 덮는 SiO2막으로 이루어진 절연 보호막(28)(도 10 참조)이 형성된다.
다음으로, 도 4를 참조하여, 공정(S110)으로서 전극 패드 형성 공정이 실시된다. 이 공정(S110)에서는, 도 1을 참조하여, 소스 영역(15) 및 전위 유지 영역(23) 상의 컨택트 전극(19)의 상부 표면에 접촉하는 소스 전극(25), 드레인 영역(17) 상의 컨택트 전극(19)의 상부 표면에 접촉하는 드레인 전극(27), 그리고 소스 전극(25)에 전기적으로 접속된 소스 전극 패드, 게이트 전극(26)에 전기적으로 접속된 게이트 전극 패드, 드레인 전극(27)에 전기적으로 접속된 드레인 전극 패드가 형성된다. 구체적으로는, 우선 도 10에 나타낸 바와 같이 절연 보호막(28)에서 소스 영역(15), 드레인 영역(17) 및 전위 유지 영역(23) 상에 위치하는 영역에, 포토리소그래피법을 이용하여 개구부(33, 34)가 형성된다. 개구부(33, 34)의 형성 방법으로는, 예를 들어 절연 보호막(28)의 주표면 상에, 개구부(33, 34)의 평면 형상과 동일한 개구를 갖는 레지스트막을 형성하고, 상기 레지스트막을 마스크로서 이용하여 절연 보호막(28)의 일부를 에칭 등에 의해 제거한다. 이와 같이 하여, 도 10에 나타낸 바와 같이 절연 보호막(28)에서 상기 개구부(33, 34)가 형성된다. 또, 전술한 바와 같이 개구부(33, 34)가 형성된 후, 레지스트막을 종래 주지의 임의의 방법에 의해 제거하면, 도 10에 나타낸 바와 같은 구조를 얻을 수 있다.
그리고, 소스 전극(25) 및 드레인 전극(27)은, 예를 들어 소스 전극(25) 및 드레인 전극(27)을 형성해야 하는 원하는 영역(상기 개구부(33, 34)가 형성된 영역)에 개구를 갖는 레지스트막을 형성하고, Al을 증착한 후, 레지스트막과 함께 레지스트막 상의 Al을 제거(리프트 오프)함으로써 형성할 수 있다. 또한, 소스 전극(25)에 접속되는 소스 전극 패드, 드레인 전극(27)에 접속되는 드레인 전극 패드, 게이트 전극(26)에 접속되는 게이트 전극 패드는, 예를 들어 상기 소스 전극(25) 및 드레인 전극(27)을 형성할 때 동시에 형성해도 좋다. 즉, 상기 레지스트막에서, 게이트 전극(26)과 일부 중복되는 영역이며 게이트 전극 패드가 형성되어야 하는 영역에 개구를 형성해 두고, 소스 전극(25) 및 드레인 전극(27)이 되어야 하는 Al을 증착할 때, 상기 개구 내부에 동시에 Al을 증착하고, 그 후 리프트 오프에 의해 게이트 전극 패드를 형성해도 좋다. 또한, 소스 전극 패드 및 드레인 전극 패드에 관해서도, 마찬가지로 상기 게이트 전극 패드를 형성하는 방법과 동일한 방법에 의해 형성해도 좋다.
또, 소스 전극(25) 및 드레인 전극(27)을 형성하기 위해 이용하는 상기 레지스트막으로서, 상기 개구부(33, 34)를 형성하기 위해 이용한 레지스트막을 유용해도 좋다. 즉, 전술한 바와 같이 개구부(33, 34)를, 레지스트막을 마스크로서 에칭에 의해 형성한 후, 상기 레지스트막을 제거하지 않고, 전술한 바와 같이 Al 등의 전극을 구성하는 도전체막을 형성하고 나서, 리프트 오프에 의해 개구부(33, 34) 내부에 소스 전극(25) 및 드레인 전극(27)을 형성해도 좋다.
여기서, 공정(S10)에서 준비된 n형 기판(11) 상에, 공정(S20)∼(S80)에서는, 상기 JFET(10)의 구조가 복수개 나열되어 형성되어도 좋다. 그리고, 공정(S90)∼공정(S110)에서 소스 전극(25), 게이트 전극(26) 및 드레인 전극(27)이, 도 1을 참조하여, 컨택트 전극(19)을 통해, 각각 복수의 상기 JFET(10)의 소스 영역(15)끼리, 게이트 영역(16)끼리 및 드레인 영역(17)끼리를 접속하도록 형성된다. 이에 따라, 복수개의 JFET(10)가, 소스 영역(15)끼리를 접속하는 소스 전극(25)과, 드레인 영역(17)끼리를 접속하는 드레인 전극(27)과, 게이트 영역(16)끼리를 접속하는 게이트 전극(26)에 의해 병렬로 접속된다. 이상의 공정에 의해, 본 실시형태에서의 JFET(10)는 완성된다.
(실시형태 2)
도 11을 참조하여, 본 발명에 의한 탄화규소 반도체 장치의 실시형태 2를 설명한다. 도 11에 나타낸 탄화규소 반도체 장치는, 도 1에 나타낸 탄화규소 반도체 장치와 마찬가지로 JFET이며, 기본적으로는 도 1에 나타낸 JFET(10)와 동일한 구조를 구비하지만, n형층(13) 상에는 도 1에 나타낸 바와 같은 p형층(14)은 형성되지 않은 점이, 도 1에 나타낸 JFET(10)과는 상이하다. 즉, 도 11에 나타낸 JFET(10)에서는, n형층(13)에서 소스 영역(15), 게이트 영역(16), 드레인 영역(17)이 형성되어 있고, 또 n형층(13)의 상부 표면(및 홈부(31)의 내벽) 상에 산화막(18)이 형성되어 있다.
도 11에 나타낸 JFET(10)에서는, 도 1에 나타낸 JFET(10)에서의 리서프층으로서의 p형층(14)이 형성되어 있는 것에 의한 효과는 얻을 수 없지만, n형 기판(11)이, {0001}면에 대한 오프각이 32° 이상인 주표면을 갖는다는 점에서, 도 1에 나타낸 JFET(10)와 마찬가지로, 종래의 JFET보다 채널층 내에서의 전자의 이동도를 높게 하고, 내압도 높게 할 수 있다.
또한, 도 11에 나타낸 JFET(10)의 제조 방법은, 기본적으로 도 1에 나타낸 JFET(10)의 제조 방법과 동일하지만, 도 2에 나타낸 에피택셜 성장 공정인 공정(S20)에서, n형 기판(11)의 주표면 상에, p형층(2), p형층(12), n형층(13)만이 형성된다(즉 n형층(13) 상에는 리서프층인 p형층(14)은 형성되지 않는다). 이 점만, 도 1에 나타낸 JFET(10)의 제조 방법과 상이하고, 다른 제조 공정은 도 1에 나타낸 JFET(10)의 제조 공정과 동일하다.
이하, 전술한 실시형태와 일부 중복되는 부분도 있지만, 본 발명의 특징적인 구성을 열거한다. 본 발명에 따른 탄화규소 반도체 장치인 JFET(10)는, 기판으로서의 n형 기판(11)과, 제1 반도체층(p형층(2, 12))과, 제2 반도체층(n형층(13))과, 소스 영역(15)과, 드레인 영역(17)과, 게이트 영역(16)을 구비한다. n형 기판(11)은, {0001}면에 대한 오프각이 32° 이상인 주표면(11A)을 가지며, 탄화규소(SiC)로 이루어진다. 제1 반도체층(p형층(2, 12))은, n형 기판(11)의 주표면(11A) 상에 형성되고, 도전형이 제1 도전형(p형)이다. 제2 반도체층(n형층(13))은, 제1 반도체층(p형층(2, 12)) 상에 형성되고, 도전형이 제2 도전형(n형)이다. 소스 영역(15) 및 드레인 영역(17)은, 제2 반도체층(n형층(13))에서 서로 간격을 두고 형성되고, 도전형이 제2 도전형(n형)이다. 게이트 영역(16)은, 제2 반도체층(n형층(13))에서 소스 영역(15)과 드레인 영역(17) 사이의 영역에 형성되고, 도전형이 제1 도전형(p형)이다.
이와 같이 하면, 본 발명에 의한 탄화규소 반도체 장치는 횡형 접합형 전계 효과 트랜지스터이며, 드리프트층(게이트 영역(16)과 드레인 영역(17) 사이의 영역)에서의 전계의 인가 방향이 n형 기판(11)의 주표면(11A)과 평행한 방향(즉 {0001}면에 대한 오프각이 32° 이상으로 되어 있는 면의 방향)으로 되어 있기 때문에, 상기 전계의 인가 방향이 {0001}면에 평행한 방향으로 되어 있는 종래의 탄화규소 반도체 장치보다 내압을 10% 이상 높게 할 수 있다. 또한, 본 발명에 의하면, 탄화규소 반도체 장치에서의 채널층(n형층(13)) 내에서의 전류의 방향이, {0001}면에 대한 오프각이 32° 이상으로 되어 있는 n형 기판(11)의 주표면(11A)과 평행한 방향으로 되어 있기 때문에, 종래의 탄화규소 반도체 장치(채널층에서의 전류의 방향이 {0001}면에 평행한 방향으로 되어 있는 경우)보다 채널층(n형층(13)) 내에서의 전자의 이동도를 높게 할 수 있다. 이 때문에, 종래의 탄화규소 반도체 장치보다 온 저항을 저감시킬 수 있다.
상기 JFET(10)에서는, 적어도 게이트 영역(16)과 드레인 영역(17) 사이에서, 제2 반도체층(n형층(13))의 표면층이 제1 도전형(p형)의 제3 반도체층(p형층(14))으로 되어 있어도 좋다. 이 경우, 게이트 영역(16)과 드레인 영역(17) 사이에서 n형층(13)과 p형층(14)에 의해 소위 RESURF(리서프) 구조가 형성된다. 즉, 게이트 영역(16)과 드레인 영역(17) 사이에서는, 탄화규소 반도체 장치의 오프시에는 n형층(13)과 p형층(14)의 경계부로부터 공핍층이 상하 방향(n형 기판(11)의 주표면(11A)에 대하여 교차하는 방향)으로 신장되기 때문에, 게이트 영역(16)과 드레인 영역(17) 사이의 영역(소위 드리프트 영역) 내에서의 전계 분포가 균일해진다. 이 때문에, 게이트 전극(26) 부근에서의 전계 집중이 완화되기 때문에, 상기 전계 집중에 의한 절연 파괴를 억제할 수 있다. 그 결과, JFET(10)의 내압 특성을 향상시킬 수 있다.
상기 JFET(10)에서는, 제1 반도체층(p형층(2, 12))이, 하부 반도체층(p형층(2))과 상부 반도체층(p형층(12))을 포함하고 있어도 좋다. 하부 반도체층(p형층(2))은, n형 기판(11)의 주표면(11A) 상에 형성되고, 도전형이 제1 도전형(p형)이다. 상부 반도체층(p형층(12))은, p형층(2) 상에 형성되고, p형층(2)의 불순물 농도보다 낮은 불순물 농도를 가지며, 도전형이 제1 도전형(p형)이다. 이 경우, 상부 반도체층을 소위 내압 유지층으로서, 또 하부 반도체층을 소위 전계 완화층으로서 이용할 수 있다.
상기 JFET(10)에서, n형 기판(11)의 주표면(11A)은, {0001}면에 대한 오프각이 38° 이상이어도 좋다. 이 경우, 상기 JFET(10)의 드리프트층에서의 전계의 인가 방향이, 보다 전자의 이동도가 높아지는 방향이 되므로, 종래보다 확실하게 온 저항이 낮은(종래보다 10% 이상 온 저항이 낮은) JFET(10)를 얻을 수 있다.
상기 JFET(10)에서, n형 기판(11)의 주표면(11A)은, {03-38}면에 대한 오프각이 ±5° 이하이어도 좋다. 여기서, {03-38}면에 대한 오프각이 ±5° 이하라는 것은, 예를 들어 상기 주표면(11A)을 구성하는 결정면이 {03-38}면으로 되어 있는 경우, 및 주표면(11A)을 구성하는 결정면에 관해, 특정한 결정 방위(예를 들어 <1-100> 방향)에서의 {03-38}면에 대한 오프각이 -5° 이상 5° 이하의 면으로 되어 있는 경우를 의미한다. 또, 「<1-100> 방향에서의 {03-38}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 뻗는 평면에 대한 상기 단면(端面)의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다. 이 경우, n형 기판(11)의 주표면(11A)이 탄화규소의 자연면인 {03-38}면 또는 상기 {03-38}면으로부터의 오프각이 ±5° 이하(즉, 실질적으로 {03-38}면으로 간주할 수 있는 결정면)로 되어 있기 때문에, 이미 설명한 바와 같이 n형 기판(11)의 주표면(11A)을 따르는 방향에서의 채널층 내에서의 전자의 이동도를 높게 할 수 있고, n형 기판(11)의 주표면(11A) 상에 형성되는 에피택셜층의 표면에 산화막(18) 등의 절연막을 형성한 경우에, 상기 산화막(18)과 에피택셜층의 계면 상태를 양호한 것으로 할 수 있다.
상기 JFET(10)에서, n형 기판(11)의 주표면(11A)은, {11-20}면으로 하는 오프각이 ±5° 이하이어도 좋다. 이 경우, n형 기판(11)의 주표면(11A)이 탄화규소의 자연면인 {11-20}면 또는 상기 {11-20}면으로부터의 오프각이 ±5° 이하(즉 실질적으로 {11-20}면으로 간주할 수 있는 결정면)로 되어 있기 때문에, 이미 설명한 바와 같이 n형 기판(11)의 주표면(11A)을 따르는 방향에서의 채널층 내에서의 전자의 이동도를 높게 할 수 있고, n형 기판(11)의 주표면(11A) 상에 형성되는 에피택셜층의 표면에 산화막(18) 등의 절연막을 형성한 경우에, 상기 산화막(18)과 에피택셜층의 계면 상태를 양호한 것으로 할 수 있다.
상기 JFET(10)에서, n형 기판(11)의 주표면(11A)은, {1-100}면으로 하는 오프각이 ±5° 이하이어도 좋다. 이 경우, n형 기판(11)의 주표면(11A)이 탄화규소의 자연면인 {1-100}면 또는 상기 {1-100}면으로부터의 오프각이 ±5° 이하(즉 실질적으로 {1-100}면으로 간주할 수 있는 결정면)로 되어 있기 때문에, 이미 설명한 바와 같이 n형 기판(11)의 주표면(11A)을 따르는 방향에서의 채널층 내에서의 전자의 이동도를 높게 할 수 있고, n형 기판(11)의 주표면(11A) 상에 형성되는 에피택셜층의 표면에 산화막(18) 등의 절연막을 형성한 경우에, 상기 산화막(18)과 에피택셜층의 계면 상태를 양호한 것으로 할 수 있다.
(실시예 1)
본 발명의 효과를 확인하기 위해 이하와 같은 실험을 했다.
(시료의 준비)
도 2에 나타낸 반도체 장치의 제조 방법을 이용하여, 도 1에 나타낸 구성의 JFET이며, 기판의 주표면의 면방위가 상이한 4종류의 시료를, 시험용 시료로서 준비했다. 우선, 도 2에 나타낸 공정(S10)으로서, 4H-SiC로 이루어진 n형 기판을 4종류 준비했다. 구체적으로는, 본 발명의 실시예의 시료를 작성하기 위해, 주표면이 (03-38)면으로 되어 있는 n형 기판, 주표면이 (11-20)면으로 되어 있는 n형 기판, 주표면이 (1-100)면으로 되어 있는 n형 기판이라는 3종류의 실시예의 기판을 준비했다. 또, 비교예의 시료를 작성하기 위해, 주표면이 (0001)면으로 되어 있는 4H-SiC로 이루어진 n형 기판을 준비했다.
또, (03-38)면은, {0001}면으로부터 <01-10> 방향으로 54.7° 기울어진 면이다. 또한, (11-20)면은, {0001}면으로부터 <11-20> 방향으로 90° 기울어진 면이다. 또한, (1-100)면은, {0001}면으로부터 <1-100> 방향으로 90° 기울어진 면이다. 전술한 모든 면은 소위 자연면이다. 이들 기판의 주표면 상에 SiC의 에피택셜층을 형성한 후, 이들 에피택셜층의 상부 표면도 상기 기판의 주표면과 동일한 결정면(자연면)으로 되어 있어, 상기 자연면 상에 산화막 등의 절연막을 형성한 경우에 절연막과 탄화규소로 이루어진 에피택셜층과의 계면을 부드럽게 할 수 있다. 이 때문에, 신뢰성이 높은 절연막을 얻을 수 있다.
전술한 4종류의 기판을 이용하여, 실시예 1∼3 및 비교예의 시료로서, 도 2∼도 10에 나타낸 제조 방법에 의해 도 1에 나타낸 구조의 JFET를 작성했다. 우선, 도 2의 공정(S20)을 실시했다. 구체적으로는, 상기 기판의 주표면 상에 전계 완화층인 p형층(2)으로서, p형의 불순물 밀도가 5.0×1017 cm-3인 SiC 에피택셜층을 형성했다. p형층(2)의 두께는 0.5 ㎛로 했다. 또, p형 불순물로는 알루미늄(Al)을 이용했다. 다음으로, p형층(2) 상에, 내압 유지층인 p형층(12)으로서, p형의 불순물 밀도가 1.0×1016 cm-3인 SiC 에피택셜층을 형성했다. 상기 p형층(12)의 두께는 10 ㎛로 했다. 또, p형 불순물로는 알루미늄(Al)을 이용했다.
다음으로, p형층(12) 상에, 채널층인 n형층(13)으로서, n형의 불순물 밀도가 2.0×1017 cm-3인 SiC 에피택셜층을 형성했다. n형층(13)의 두께는 0.4 ㎛로 했다. 또, n형 불순물로는 질소(N)를 이용했다. 다음으로, n형층(13) 상에, 리서프층인 p형층(14)으로서, p형의 불순물 밀도가 2.0×1017 cm-3인 SiC 에피택셜층을 형성했다. 상기 p형층(14)의 두께는 0.3 ㎛로 했다. 또, p형 불순물로는 알루미늄(Al)을 이용했다.
다음으로, 도 2의 공정(S30)을 실시했다. 구체적으로는, 깊이가 0.4 ㎛인 홈부(31)를 드라이 에칭에 의해 형성했다. 다음으로, 도 2의 공정(S40)을 실시했다. 구체적으로는, p형 불순물로서 Al을 상기 에피택셜층에 이온 주입함으로써, p형의 게이트 영역(16) 및 전위 유지 영역(23)(베이스 컨택트 영역)을 형성했다. 게이트 영역(16)과 전위 유지 영역(23)의 깊이는 각각 0.5 ㎛로 했다. 다음으로, 도 2의 공정(S50)을 실시했다. 구체적으로는, n형 불순물로서 인(P)을 상기 에피택셜층에 이온 주입함으로써 n형의 소스 영역(15) 및 드레인 영역(17)을 형성했다. 소스 영역(15) 및 드레인 영역(17)의 깊이는 각각 0.5 ㎛로 했다.
다음으로, 도 2의 공정(S60)을 실시했다. 구체적으로는, 전술한 바와 같이 에피택셜층에서 소스 영역(15), 게이트 영역(16), 드레인 영역(17), 전위 유지 영역(23)이 형성된 기판에 대하여, 아르곤(Ar) 분위기 내에서 가열 온도 1700℃, 유지 시간을 30분이라는 조건으로 열처리(활성화 어닐링 처리)를 행했다.
다음으로, 도 2의 공정(S70)을 실시했다. 구체적으로는, 상기 기판에 대하여, 산소 분위기 내에서 가열 온도 1300℃, 유지 시간을 60분이라는 조건으로 열처리함으로써, 도 7에 나타낸 산화막(18)(필드 산화막)을 형성했다. 산화막(18)의 두께는 0.1 ㎛로 했다.
다음으로, 도 2의 공정(S80)을 실시했다. 구체적으로는, 리프트 오프법을 이용하여 소스 영역(15), 게이트 영역(16), 드레인 영역(17), 전위 유지 영역(23)의 상부 표면에 접촉하도록 니켈(Ni)을 형성했다. 그 후, 아르곤 분위기 내에서, 가열 온도 950℃, 유지 시간 2분이라는 조건으로 열처리를 행함으로써, 소스 영역(15), 게이트 영역(16), 드레인 영역(17), 전위 유지 영역(23)의 각각과 오옴 접촉한 컨택트 전극(19)을 형성했다.
다음으로, 도 2의 공정(S90)을 실시했다. 구체적으로는, Al을 증착함으로써 게이트 전극(26)을 형성했다. 다음으로, 도 2의 공정(S100)을 실시했다. 구체적으로는, 플라즈마 CVD법을 이용하여 SiO2로 이루어진 절연 보호막(28)을 형성했다.
다음으로, 도 2의 공정(S110)을 실시했다. 구체적으로는, 절연 보호막(28)의 정해진 위치에 개구부(33, 34)를 형성하고, Al로 이루어진 소스 전극(25), 드레인 전극(27), 소스 전극 패드, 게이트 전극 패드, 드레인 전극 패드를 형성했다.
(실험 방법)
작성한 실시예 1∼3 및 비교예의 시료에 관해, 내압(브레이크다운 전압) 및 온 저항을 측정했다. 내압 및 온 저항의 측정은, 시료를 프로버에 셋팅하여, 소스 전극 패드, 게이트 전극 패드, 드레인 전극 패드의 각각에 접촉시킨 프로브침을 반도체 파라미터 애널라이저에 접속하여 행했다.
(결과)
온 저항에 관해 :
비교예의 시료에서의 온 저항을 기준으로 하면, 실시예 1의 시료에서의 온 저항은 비교예의 0.85배, 실시예 2의 시료에서의 온 저항은 비교예의 0.80배, 실시예 3의 시료에서의 온 저항은 비교예의 0.80배가 되었다.
내압에 관해 :
비교예의 시료에서의 내압을 기준으로 하면, 실시예 1의 시료에서의 내압은 비교예의 1.23배, 실시예 2의 시료에서의 내압은 비교예의 1.33배, 실시예 3의 시료에서의 내압은 비교예의 1.33배가 되었다.
이와 같이, 비교예에 비해 본 발명의 실시예의 시료에서는, 온 저항을 저감시킬 수 있고 내압이 향상되어 있는 것을 알 수 있다.
(실시예 2)
발명자는, 4H-SiC의 파괴 전계 강도와 전자 이동도의 <0001> 방향 및 이것에 직교하는 방향에 대한 측정 데이터로부터, 도 1에 나타낸 JFET를 구성하는 기판의 주표면에 관해, {0001}면으로부터의 경사각(오프각)을 상이하게 한 경우의 드리프트 영역(드리프트부)의 파괴 전계 강도(내압)와 채널에서의 전자 이동도를 산출했다. 그 결과를 도 12에 나타낸다.
도 12를 참조하여, 도 12에 나타낸 그래프의 횡축은 JFET를 구성하는 기판의 주표면에 관한, {0001}면으로부터의 경사각(오프각)을 나타내고 있고, 단위는 (°)이다. 또한, 종축은, JFET의 드리프트부의 파괴 전계 강도(내압) 및 채널층에서의 전자 이동도의 상대값을 나타내고 있다. 또, 내압 및 전자 이동도는, 기판의 주표면에 관한 {0001}면에 대한 오프각이 0°인 경우의 값을 기준으로 하여, 상대값으로 나타나 있다. 도 12에서 알 수 있는 바와 같이, 기판의 주표면에 관한 {0001}면에 대한 오프각이 32° 이상이면, 내압에 관해서는 상기 기준치(기판의 주표면이 {0001}면인 경우의 내압)의 1.1배 이상으로 되어 있다. 또한, 상기 오프각이 38° 이상이면, 또한 채널의 전자 이동도에 관해서도 기준치(기판의 주표면이 {0001}면인 경우의 전자 이동도)의 1.1배 이상으로 되어 있다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기 실시형태 및 실시예가 아니라 청구범위에 의해 표시되며, 청구범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, 탄화규소로 이루어진 기판을 이용한 횡형 접합형 전계 효과 트랜지스터에 대하여 특히 유리하게 적용된다.
2, 12, 14 : p형층 10 : JFET
11 : n형 기판 11A : 주표면
13 : n형층 14A : 상부 표면
15 : 소스 영역 16 : 게이트 영역
17 : 드레인 영역 18 : 산화막
19 : 컨택트 전극 23 : 전위 유지 영역
25 : 소스 전극 26 : 게이트 전극
27 : 드레인 전극 28 : 절연 보호막
31 : 홈부 33, 34 : 개구부

Claims (7)

  1. {0001}면에 대한 오프각이 32° 이상인 주표면(11A)을 가지며, 탄화규소로 이루어진 기판(11)과,
    상기 기판(11)의 주표면(11A) 상에 형성된 제1 도전형의 제1 반도체층(2, 12)과,
    상기 제1 반도체층(2, 12) 상에 형성된 제2 도전형의 제2 반도체층(13)과,
    상기 제2 반도체층(13)에서, 서로 간격을 두고 형성된 제2 도전형의 소스 영역(15) 및 드레인 영역(17)과,
    상기 제2 반도체층(13)에서, 상기 소스 영역(15)과 상기 드레인 영역(17) 사이의 영역에 형성된 제1 도전형의 게이트 영역(16)을 구비하는 탄화규소 반도체 장치.
  2. 제1항에 있어서, 적어도 상기 게이트 영역(16)과 상기 드레인 영역(17) 사이에서, 상기 제2 반도체층(13)의 표면층은 제1 도전형의 제3 반도체층(14)으로 되어 있는 것인 탄화규소 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체층(2, 12)은,
    상기 기판(11)의 주표면(11A) 상에 형성된 제1 도전형의 하부 반도체층(2)과,
    상기 하부 반도체층(2) 상에 형성되고, 상기 하부 반도체층(2)의 불순물 농도보다 낮은 불순물 농도를 갖는 제1 도전형의 상부 반도체층(12)을 포함하는 것인 탄화규소 반도체 장치.
  4. 제1항에 있어서, 상기 기판(11)의 상기 주표면(11A)은, {0001}면에 대한 오프각이 38° 이상인 것인 탄화규소 반도체 장치.
  5. 제1항에 있어서, 상기 기판(11)의 상기 주표면(11A)은, {03-38}면에 대한 오프각이 ±5° 이하인 것인 탄화규소 반도체 장치.
  6. 제1항에 있어서, 상기 기판(11)의 상기 주표면(11A)은, {11-20}면에 대한 오프각이 ±5° 이하인 것인 탄화규소 반도체 장치.
  7. 제1항에 있어서, 상기 기판(11)의 상기 주표면(11A)은, {1-100}면에 대한 오프각이 ±5° 이하인 것인 탄화규소 반도체 장치.
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