DE112009000642B4 - LDMOS Vorrichtungen mit verbesserten Architekturen und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine LDMOS Vorrichtung umfassend: a. ein Substrat (34) eines ersten Leitungstyps; b. eine Epitaxieschicht (36) auf dem Substrat; c. eine vergrabene Wanne (38) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in einem unteren Bereich der Epitaxieschicht, wobei sich die Epitaxieschicht (36) vom ersten Leitungstyp unterhalb der verdeckten Wanne befindet; d. ein zwischen einem Drain (58) und sowohl einem Gate (68) auf einem Gateoxid (64) und einer Source (54) angeordnetes Feldoxid (62), e. einen sattelförmigen vertikalen Dotierungsgradienten des zweiten Leitungstyps in der Epitaxieschicht (36) oberhalb der vergrabenen Wanne (38) derart, dass die Dotierungssubstanzkonzentration in der Epitaxieschicht oberhalb der vergrabenen Wanne und unterhalb eines zentralen Abschnitts des Feldoxids (62) geringer ist als die Dotierungssubstanzkonzentration an den Rändern des nächstgelegenen Drains und des nächstgelegenen Gate, und f. eine in einer Source-Region gelegene P Wanne (46) und eine in einer Drain-Region gelegene N Wanne (56).

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Hochspannungs-, Hochleistungs-MOSFETs und Niederspannungs-, Niedrigleistungs-MOSFETs.
  • Hintergrund der Erfindung
  • Die Verbindung von Hochspannungs-, Hochleistungs-MOSFETs und Niederspannungs-Niedrigleistungs-MOSFETs in einer integrierten Schaltung umfasst generell Verfahrensschritte zur Herstellung der Hochleistungs-MOSFETs, die nicht wirksam bei der Herstellung der Niederleistungs-MOSFETs eingesetzt werden, und andere Herstellungsschritte zur Herstellung der Niederleistungs-MOSFETs, die nicht wirksam bei der Ausbildung der Hochleistungs-MOSFETs genutzt werden können. Da es ein ständiges Ziel ist, bei der Herstellung von integrierten Schaltungen die Anzahl der Verfahrensschritte zu vermindern, ist eine gemeinsame Architektur für beide Arten der Vorrichtungen sehr wünschenswert. US 5 348 895 A offenbart einen vertikalen DMOS-Transistor (VDMOS) sowie einen LDMOS-Transistor. Im Betrieb fließen Elektronen von einer Source durch eine N– Drift-Region in eine verdeckte Wanne, und werden wiederum auf die Oberfläche durch eine tiefe N+ Drain-Diffusions-Region geleitet. Die verdeckte Wanne unter dem VDMOS-Transistor fungiert als Drain-Region. Sie ist stark dotiert und wirkt somit als Kurzschluss, da sie praktisch keinen Widerstand hat. In US 5 583 365 A ist eine Vorrichtung mit einer n-leitenden Epitaxieschicht offenbart, in der eine Raumladungszone vorgesehen ist. Ferner ist im Substrat eine P-Region angeordnet.
  • Zusammenfassung der Erfindung
  • Die Erfindung umfasst in einer ihrer Ausgestaltungen eine LDMOS Vorrichtung mit einem Substrat eines ersten Leitungs- bzw. Leitfähigkeitstyps, eine Ausgangsepitaxieschicht auf dem Substrat, eine vergrabene Wanne (buried well) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in der Ausgangsepitaxieschicht, wobei sich die vergrabene Wanne im obersten Bereich bzw. am oberen Ende der Ausgangsepitaxieschicht vom ersten Leitungstyp befindet, eine in-line Epitaxieschicht, die oben auf die Ausgangsepitaxieschicht aufgebracht ist, und ein Feldoxid, das zwischen einem Drain und sowohl einem Gate auf einem Gateoxid und einer Source vorgesehen ist, und einen vertikalen sattelförmigen Dotierungsgradient des zweiten Leitungstyps in der in-line Epitaxieschicht oberhalb der vergrabenen Wanne derart, dass die Dotierungssubstanzkonzentration in der in-line Epitaxieschicht oberhalb der vergrabenen Wanne und unterhalb eines mittleren Bereichs des Feldoxids geringer ist als die Dotierungssubstanzkonzentration an den Rändern des nächstgelegenen Drain und des nächstgelegenen Gate ist.
  • Die Erfindung umfasst in einer anderen ihrer Ausführungsformen eine LDMOS-Vorrichtung umfassend ein Substrat eines ersten Leitungstyps, eine Ausgangsepitaxieschicht auf dem Substrat, eine vergrabene Wanne eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps im obersten Bereich der Ausgangsepitaxieschicht, wobei sich die vergrabene Wanne im obersten Bereich der Ausgangsepitaxieschicht vom ersten Leitungstyp befindet, eine in-line Epitaxieschicht, die auf der Ausgangsepitaxieschicht ausgebildet ist, und einen vertikalen sattelförmigen Dotierungsgradient des zweiten Leitungstyps in der in-line Epitaxieschicht oberhalb der vergrabenen Wanne, die eine höhere Dotierungssubstanzkonzentration nahe der vergrabenen Wanne und am obersten Ende der in-line Epitaxieschicht als in einem mittleren Abschnitt der in-line Epitaxieschicht hat, und eine Source und einen Drain am obersten Ende der in-line Epitaxieschicht, ein Gateoxid auf der in-line Epitaxieschicht und eine Gate-Elektrode auf dem Gateoxid.
  • Die Erfindung umfasst in einer weiteren ihrer Ausführungsformen eine Vorrichtung, die umfasst ein Hochspannungs-LDMOS mit einem Substrat eines ersten Leitungstyps, einer Ausgangsepitaxieschicht auf dem Substrat, einer vergrabenen Wanne eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in dem oberen Bereich der Ausgangsepitaxieschicht, wobei die Ausgangs- bzw. anfängliche Epitaxieschicht von einem ersten Leitungstyp ist, eine oben auf der Ausgangsepitaxieschicht aufgebrachte in-line Epitaxieschicht, ein Feldoxid, das sich zwischen einem Drain und sowohl eines Gate auf einem Gateoxid und einer Source befindet, und einen vertikalen sattelförmigen Dotierungsgradient des zweiten Leitungstyps in der in-line Epitaxieschicht oberhalb der vergrabenen Wanne derart, dass die Dotierungssubstanzkonzentration in der Epitaxieschicht oberhalb der vergrabenen Quelle und unterhalb eines mittleren Bereichs des Feldoxids geringer als die Dotierungssubstanzkonzentration an den Rändern des Feldoxids nächstgelegen der Drain und nächstgelegen dem Gate ist. Die Vorrichtung weist ferner einen Niederspannungs-LDMOS auf, der umfasst: eine Ausgangsepitaxieschicht auf dem (gleichen) Substrat, eine vergrabene Wanne eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps im oberen Bereich der anfänglichen Epitaxieschicht, wobei die Epitaxieschicht vom ersten Leitungstyp ist, eine oben auf die Ausgangsepitaxieschicht aufgebrachte in-line-Epitaxieschicht und einen vertikalen sattelförmigen Dotierungsgradient vom zweiten Leitungstyp in der in-line Epitaxieschicht oberhalb der vergrabenen Wanne, die eine höhere Dotierungssubstanzkonzentration nahe der vergrabenen Wanne und oben am oberen Ende der Epitaxieschicht hat als in einem mittleren Bereich der Epitaxieschicht, und eine Source und einen Drain im oberen Bereich der in-line Epitaxieschicht, ein Gateoxid auf der in-line Epitaxieschicht und eine Gate-Elektrode auf dem Gateoxid.
  • In einer weiteren Ausführungsform umfasst die Erfindung ein Verfahren zum Herstellen einer LDMOS-Vorrichtung. Das Verfahren umfasst die Schritte des Herstellens einer Ausgangsepitaxieschicht auf einem Substrat von einem ersten Leitungstyp mit einer vergrabenen Wanne im oberen Bereich der Ausgangsepitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, Herstellen einer in-line Epitaxieschicht eines ersten Leitungstyps oben auf der Ausgangsepitaxieschicht des ersten Leitungstyps, Herstellen eines Feldoxids am oberen Rand der in-line Epitaxieschicht in einem aktiven Bereich der Hochspannungs-LDMOS-Vorrichtung, Ausbilden einer ersten, einer zweiten und einer dritten vertikalen Implantierungsschicht in der Epitaxieschicht, bei dem das Feldoxid die Epitaxieschicht gegenüber der dritten Implantierungsschicht abschirmt, und Herstellen einer Source, eines Drain und eines Gate auf einem Gateoxid mit dem Drain auf einer Seite des Feldoxids und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxids.
  • In einer anderen Ausführungsform umfasst die Erfindung ein weiteres Verfahren zum Herstellen einer LDMOS-Vorrichtung. Das Verfahren umfasst die Schritte des Herstellens einer Ausgangsepitaxieschicht auf einem Substrat eines ersten Leitungstyps mit einer vergrabenen Wanne in dem oberen Gereicht der Epitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, des Herstellens einer in-line Epitaxieschicht eines ersten Leitungstyps oben auf der Ausgangsepitaxieschicht eines ersten Leitungstyps, des Ausbilders einer ersten, einer zweiten und einer dritten vertikalen Implantierungsschicht in der Epitaxieschicht, wobei sich die erste Implantierungsschicht in einem Abschnitt der Epitaxieschicht in der Nähe der vergrabenen Wanne befindet, die zweite Implantierungsschicht flacher (seichter) als die erste Implantierungsschicht ist und die dritte Implantierungsschicht flacher (seichter) als die zweite Implantierungsschicht ist, wobei die zweite Implantierungsschicht eine geringere Dotierungssubstanzkonzentration als die erste und die dritte Implantierungsschicht hat, und des Herstellens einer Source, eines Drain und eines Gate auf einem Gateoxid derart, dass sich der Drain auf einer Seite des Feldoxids und das Gate und die Source auf der gegenüberliegenden Seite des Feldoxids befindet.
  • In einer noch anderen Ausführungsform umfasst die Erfindung ein Verfahren zum Herstellen eines Hochspannungs-LDMOS und eines Niederspannungs-LDMOS auf einem Substrat eines ersten Leitungstyps. Das Verfahren zur Herstellung dieses Hochspannungs LDMOS umfasst die Schritte des Herstellens einer Ausgangsepitaxieschicht auf dem Substrat mit einer vergrabenen Wanne in der Ausgangsepitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps und mit einer ersten Dotierungssubstanzkonzentration, des Herstellens einer in-line Epitaxieschicht eines ersten Leitungstyps oben auf der Ausgangsepitaxieschicht des ersten Leitungstyps, des Herstellens eines Feldoxids am oberen Rand der Epitaxieschicht in einem aktiven Bereich des Hochspannungs LDMOS, des Herstellens einer ersten, einer zweiten und einen dritten vertikalen Implantierungsschicht in der Epitaxieschicht, bei dem das Feldoxid die Epitaxieschicht gegenüber der dritten Implantierungsschicht abschirmt, und des Herstellens einer Source, eines Drain und eines Gate, alle jeweils zur gleichen Zeit, für beide Vorrichtungen mit dem Drain auf der einen Seite des Feldoxids und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxid-Hochspannungs-LDMOS. Das Verfahren zum Herstellen des Niederspannungs-LDMOS umfasst die Schritte des Herstellens einer Ausgangsepitaxieschicht auf dem Substrat mit einer vergrabenen Wanne in der Ausgangsepitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps und mit einer ersten Dotierungssubstanzkonzentration, des Herstellens einer in-line Epitaxieschicht eines ersten Leitungstyps oben auf der Ausgangsepitaxieschicht des ersten Leitfähigkeitstyps, des Herstellens eines Feldoxids am oberen Rand der Epitaxieschicht in einem aktiven Bereich des Hochspannungs-LDMOS, des Ausbildens einer ersten, einer zweiten und einer dritten vertikalen Implantierungsschicht in der Epitaxieschicht, bei dem das Feldoxid die Epitaxieschicht gegenüber der dritten Implantierungsschicht abschirmt, und Herstellen einer Source, eines Drain und eines Gate, alle zur gleichen Zeit, in beiden Vorrichtungen mit dem Drain auf der einen Seite des Feldoxids und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxid-Hochspannungs-LDMOS.
  • Kurze Beschreibung der Zeichnungen
  • Die zuvor erläuterten und weitere Merkmale, Eigenschaften und Vorteile der Erfindung im Allgemeinen werden aus der nachfolgenden detaillierteren Beschreibung im Zusammenhang mit den beigefügten Zeichnungen noch besser verständlich, in denen:
  • 1A und 1B einander entsprechende graphische Ansichten eines Hochspannungs-LDMOS und eines Niederspannungs-LDMOS gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
  • 1C eine graphische Ansicht eines Hochspannungs- und eines Niederspannungs-LDMOS, die auf dem gleichen Substrat ausgebildet sind, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 2A und 2B entsprechende graphische Darstellungen eines frühen Herstellungsschritts des Hochspannungs-LDMOS und des Niederspannungs-LDMOS, die in den 1A und 1B dargestellt sind, wiedergeben;
  • 3A und 3B graphische Ansichten eines späteren Verfahrensschritts als des in den 2A und 2B dargestellten Verfahrensschritts für das Hochspannungs LDMOS und den Niederspannungs LDMOS, die in den 1A und 1B dargestellt sind, wiedergeben;
  • 4 eine graphische Ansicht eines späteren Herstellungsschritts als des in den 3A und 3B gezeigten Herstellungsschritts für den in 1A gezeigten Hochspannungs-LDMOS ist;
  • 5A und 5B graphische Ansichten eines späteren Herstellungsschritts als des in den 3A und 3B und 4 gezeigten Herstellungsschritts für den Hochspannungs LDMOS und den Niederspannungs LDMOS, die in den 1A und 1B dargestellt sind, wiedergeben;
  • die 6A und 6B graphische Ansichten eines noch späteren Herstellungsschritts als des in den 5A und 5B gezeigten Herstellungsschritts für den Hochspannungs-LDMOS und den Niederspannungs-LDMOS, der in den 1A und 1B gezeigt ist, wiedergeben;
  • 7A und 7B graphische Ansichten eines späteren Herstellungsschritts als dem in den 6A und 6B gezeigten Herstellungsschritt für den Hochspannungs LDMOS und den Niederspannungs LDMOS, die in den 1A und 1B gezeigt sind, wiedergeben;
  • 8A und 8B graphische Ansichten eines späteren Herstellungsschritts als dem in den 7A und 7B gezeigten Herstellungsschritt für den Hochspannungs-LDMOS und den Niederspannungs-LDMOS, die jeweils in den 1A und 1B gezeigt sind, enthalten;
  • 9A und 9B graphische Ansichten eines späteren Prozessschritts als dem in den 3A und 3B dargestellten Herstellungsschritt für den Hochspannungs-LDMOS und den Niederspannungs-LDMOS, die jeweils in den 1A und 1B gezeigt sind, wiedergeben;
  • 10A und 10B graphische Ansichten eines späteren Herstellungsschritts als dem in den 9A und 9B gezeigten Herstellungsschritt für den Hochspannungs LDMOS und den Niederspannungs LDMOS sind, die jeweils in den 1A und 1B gezeigt sind, wiedergeben;
  • 11 eine graphische Ansicht eines Interface der Source-Bereiche von entweder zwei Hochspannungs-LDMOS-Vorrichtungen, die in 1A gezeigt sind, oder zwei Niederspannungs-LDMOS-Vorrichtungen sind, die in 1B gezeigt sind, wiedergibt;
  • 12A und 12B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und der Sperrspannung und der Stromeigenschaften eines 5 Volt LDMOS gemäß der vorliegenden Erfindung sind;
  • 13A und 13B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und der Sperrspannung und der Stromeigenschaften eines 12 Volt LDMOS gemäß der vorliegenden Erfindung, sind;
  • 14A und 14B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und der Sperrspannung und der Stromeigenschaften eines 20 Volt LDMOS gemäß der vorliegenden Erfindung sind;
  • 15A und 15B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und der Sperrspannung und der Stromeigenschaften eines 40 Volt LDMOS gemäß der vorliegenden Erfindung sind;
  • 16A und 16B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und der Sperrspannung und der Stromeigenschaften eines 60 Volt LDMOS gemäß der vorliegenden Erfindung darstellen und
  • 17A und 17B graphische Darstellungen der Durchlassspannung und der Stromeigenschaften und Sperrspannung und der Stromeigenschaften eines 80 Volt. LDMOS gemäß der vorliegenden Erfindung darstellen.
  • Hingewiesen sei darauf, dass zum Zwecke des besseren Verständlichkeit und, wo es angemessen erscheint, zur Verdeutlichung Bezugszeichen in den Figuren entsprechender Merkmale wiederholt wurden. Auch ist in einigen Fällen die relative Größe verschiedener Objekte zueinander in den Zeichnungen verzerrt, um die Erfindung deutlicher hervortreten zu lassen.
  • Ausführliche Beschreibung
  • Nun zu den Zeichnungen. Die 1A und 1B geben entsprechende graphische Ansichten eines Hochspannungs LDMOS 30 gemäß einer Ausführungsform der vorliegenden Erfindung und eines Niederspannungs LDMOS 32 gemäß einer anderen Ausführungsform der vorliegenden Erfindung wieder. Die Erfindung kann jedoch auch in anderen Ausführungsformen verwirklicht sein und sollte nicht als auf die hier dargestellten Ausbildungsformen beschränkt verstanden werden. Vielmehr sind die Ausführungsformen derart, dass deren Offenbarung ausführlich und vollständig ist und den vollen Umfang der Erfindung den auf dem vorliegenden Gebiet tätigen Fachleuten vermittelt.
  • Der Hochspannungs LDMOS 30 und der Niederspannungs LDMOS 32 haben jeweils ein hochdotiertes Substrat 34 eines ersten Leitfähigkeits- bzw. Leitungstyps. Die Ausdrücke ”erster Leitungstyp” und ”zweiter Leitungstyp” beziehen sich auf entgegengesetzte Leitungstypen wie auf einen N Typ oder auf einen P Typ, jedoch umfasst jede der beschriebenen und dargestellten Ausführungsformen ebenso eine komplementäre Ausführungsform. Bei den hier beschriebenen Ausführungsformen sind der erste Leitungstyp vom P Typ und der zweite Leitfähigkeitstyp vom N Typ. Folglich wird das hochdotierte Substrat 34 hierin zur Erleichterung der Beschreibung der 1A und 1B als ein P+ Substrat beschrieben. Eine Epitaxieschicht bzw. kurz Epischicht wird auf dem Substrat 34 ausgebildet, die eine Ausgangsepitaxieschicht und eine in-line Epitaxieschicht sowie eine vergrabene Wanne 38 vom N Typ im oberen Bereich der Ausgangsepitaxieschicht ausgebildet hat, die den unteren Abschnitt der Epitaxieschicht 36 bildet.
  • Eine in-line Epitaxieschicht ist oben auf der Ausgangsschicht nach der Ausbildung der vergrabenen Wanne von N Typ ausgebildet, gefolgt von einem Feldoxid 62, das oben auf der Driftzone des Hochspannungs-LDMOS 30 hergestellt worden ist. Drei Implantierungsschichten vom N Typ sind in der in-line Epitaxieschicht ausgebildet, das ist der obere Abschnitt der Epitaxieschicht 36 in dem Hochspannungs-LDMOS 30 und dem Niederspannungs-LDMOS 32. Die erste Implantierungsschicht 40 ist der vergrabenen Wanne 38 am nächsten gelegen, die zweite Implantierungsschicht 42 ist flacher bzw. seichter als die erste Implantierungsschicht 40 und die dritte Implantierungsschicht 44 ist flacher bzw. seichter als die zweite Implantierungsschicht 42. Jeder der aktiven Bereiche, die in den 1A und 1B dargestellt sind, liegt im oberen Bereich der Epitaxieschicht 36 und umfasst eine P Wanne 46, die unterhalb der Oberfläche der Epitaxieschicht 36 mit einem P Körper 48 ausgeformt ist, der zwischen der P Wanne 46 und der Oberfläche der Epitaxieschicht 36 ausgebildet ist. Der P Körper 48 ist unter Verwendung einer Implantierungsschicht mit geringem Neigungswinkel von z. B. 7° ausgebildet, ist aber nicht auf einer Implantierungsschicht mit einem geringen Neigungswinkel beschränkt. Angrenzend an die Innenbiegung des P Körpers 48 befindet sich ein N+ Source Abstandshalter 50, der unter Verwendung der gleichen Maske als P Körper 48 durch Dualimplantierungsschichten gebildet ist, einer für den P Körper 48 und der andere für den N+ Source Abstandshalter 50. Ein P+ Bulk bzw. Hauptkörper 52 ist in der P Wanne 46 und dem P Körper 48 ausgebildet und kann an den N+ Source Abstandshalter 50 angrenzen, selbstausgerichtet mit dem Oxid-Abstandshalter 72 oder mit einem Abstand zum Oxid-Abstandshalter. Ein Sourcesilizid 54 ist auf der oberen Fläche der Epitaxieschicht 36 über dem P+ Bulk 52 ausgebildet und steht im Kontakt mit dem P+ Bulk 52 und dem N+ Source Abstandshalter 50.
  • Eine N Wanne 56 ist in einem anderen Abschnitt der Epitaxieschicht 36 ausgebildet, die sich von der oberen Fläche der Epitaxieschicht 36 nach unten hin erstrecken kann. Ein N+ Drain 58 ist in der N Wanne 56 ausgebildet und ist mit einer Drain Silizidschicht 60 abgedeckt.
  • Bei dem Hochspannungs LDMOS 30 ist das Feldoxid 62 in der Oberfläche der Epitaxieschicht 36 oberhalb eines Teils des Bereichs zwischen dem P Körper 48 und der N Wanne 56 ausgebildet und kann sich in einen Bereich der N Wanne 56 hinein erstrecken. Ein abgestuftes Gateoxid 64 liegt auf der oberen Fläche der Epitaxieschicht 36 zwischen dem Sourcesilizid 54 und dem Feldoxid 62. Eine weitere Oxidschicht 66 auf der Oberfläche der Epitaxieschicht 36 erstreckt sich von dem Feldoxid 62 in den Drainsilizid 60 hinein. Ein Gate 68, das eine mit Polysilicium dotierte Gateelektrode 70 enthält, liegt auf einem Abschnitt des abgestuften Gateoxids 64. Die Gateelektrode 70 erstreckt sich oben auf einem Abschnitt des Feldoxids 62 zur Bildung einer Polysiliciumfeldplatte. Die Kombination des abgestuften Gateoxids 64 und der Polysiliciumfeldplatte der Gateelektrode 70 vermindert das elektrische Feld an der Oberfläche im Vergleich zu bekannten LDMOS-Vorrichtungen. Das Gate 68 umfasst ein erstes Gateseitenwandoxid 72 über dem N+ Source Abstandshalter 50 und ein zweites Gateseitenwandoxid 74 über den Feldoxid 62. Das Gate 68 kann eine Gate Silizidschicht 76 in der oberen Fläche der Gateelektrode 70 ausgebildet haben.
  • In dem Niederspannungs-LDMOS 32 liegt ein abgestuftes Gateoxid 80 auf der oberen Fläche der Epitaxieschicht 36 zwischen dem Sourcesilizid 54 und dem Drainsilizid 60. Ein Gate 82, das eine Gateelektrode 84, in die mit Polysiliciumon dotiert sein kann, umfasst, liegt auf einem Teil des abgestuften Gateoxids 80. Das Gate 82 weist ein erstes Gateseitenwandoxid 86 über dem N+ Source Abstandshalter 50 oben auf dem dünnen Gateoxid und ein zweites Gateseitenwandoxid 88 oben auf dem dicken Gateoxid auf. Das Gate 82 kann eine Gate Silizidschicht 90 auf der oberen Fläche der Gateelektrode 84 ausgebildet haben.
  • 1C ist eine graphische Ansicht eines Hochspannungs LDMOS 30 und eines Niederspannungs LDMOS 32, die gemäß einer Ausbildungsform der vorliegenden Erfindung auf dem gleichen Substrat 34 ausgebildet sind.
  • Die 2A und 2B zeigen eine Stufe beim Herstellen des Hochspannungs-LDMOS 30 und des Niederspannungs-LDMOS 32, in der eine dünne P-Ausgangsepitaxieschicht 92 auf dem Substrat 34 ausgebildet worden ist. Die vergrabene Wanne 38 wurde in der P Epitaxieschicht 92 ausgebildet. Die vergrabene Wanne 38 in dem Hochspannungs-LDMOS 30 kann eine Dotierungssubstanzkonzentration im Bereich von 0,5 × 1016 cm–3 bis 5,5 × 1016 cm–3 mit einer bevorzugten Dotierungssubstanzkonzentration von ca. 2,5 × 1016 cm–3 aufweisen und die vergrabene Wanne 38 in dem Niederspannungs-LDMOS 32 kann in einer Ausführungsform aufweisen eine Dotierungssubstanzkonzentration im Bereich von 5,5 × 1016 cm–3 bis 5 × 1018 cm–3 mit einer bevorzugten Dotierungssubstanzkonzentration von 1,0 × 1017 cm–3 und kann in einer anderen Ausführungsform eine Dotierungssubstanzkonzentration im Bereich von 5 × 1018 cm–3 bis 5 × 1019 cm–3 mit einer bevorzugten Dotierungssubstanzkonzentration von etwa 7,0 × 1018 cm–3 des Niederspannungs-LDMOS 32 haben.
  • Die 3A und 3B zeigen den Hochspannungs-LDMOS 30 und den Niederspannungs-LDMOS 32 nach einem weiteren Epitaxieschichtwachstumsvorgang zur Fertigstellung der P Epitaxieschicht 36 mit der vergrabenen Wanne 38 im unteren Abschnitt der P Epitaxieschicht 36.
  • 4 zeigt eine andere Fertigungsstufe beim Herstellen des Hochspannungs-LDMOS 30 nach dem das Feldoxid 62 im oberen Randbereich der Epitaxieschicht 36 ausgebildet worden ist.
  • 5A und 5B zeigen eine weitere Fertigungsstufe beim Herstellen des Hochspannungs LDMOS 30 und des Niederspannungs LDMOS 32 nachdem die drei Implantierungsschichten 40, 42 und 44, die retrograde Implantierungsschichten sein können, hergestellt worden sind. Die erste Implantierungsschichten 40, die sich von der oberen Fläche der Epitaxieschicht 36 in eine vorgegebene Tiefe der vergrabenen Wanne 38 erstreckt, kann mit einer Dotierungssubstanzkonzentration im Bericht von 0,5 × 1016 cm–3 bis 3 × 1017 cm–3 bei einer bevorzugten Dotierungssubstanzkonzentration von etwa 1,2 × 1016 cm–3 dotiert sein. Die zweite Implantierungsschicht 42, die sich von der obersten Oberfläche der Epitaxieschicht 36 zu einer vorgegebenen, weniger tiefen als der Tiefe des ersten Implantats 40 erstreckt, kann eine Dotierungssubstanzkonzentration im Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3 bei einer bevorzugten Dotierungssubstanzkonzentration von etwa 7,0 × 1015 cm–3 haben. Die dritte Implantierungsschicht 44, die sich von der oberen Fläche der Epitaxieschicht 36 bis zu einer vorgegebenen Tiefe, die weniger tief als die Tiefe der zweiten Implantierungsschicht 42 ist, erstreckt, kann eine Dotierungssubstanzkonzentration im Bereich von 3 × 1015 cm–3 bis 2 × 1017 cm–3 bei einer bevorzugten Dotierungssubstanzkonzentration von etwa 1,0 × 1016 cm–3 aufweisen.
  • Bei dem Niederspannungs LDMOS 32 bilden die drei Implantierungsschichten geradlinige Dotierungsbereiche. Bei dem Hochspannungs LDMOS 30 absorbiert jedoch das Feldoxid einen Teil der Energie der implantierten Ionen und haben die Dotierungsschichten eine Sattelform für sich, die flacher im Bereich unterhalb des Feldoxids 62 als in den Bereichen sind, die durch das Feldoxid 62 nicht abgeschirmt sind. Als Folge hiervon erstreckt sich die dritte Implantierungsschicht 44 nicht in die Epitaxieschicht 36 unterhalb des Feldoxids 62 hinein und folglich ist die Epitaxieschicht unterhalb des Feldoxids 62 vom N Typ leichter dotiert als die Oberflächenschicht der Epitaxieschicht 36 in dem Niederspannungs LDMOS 32. Die Driftzone für den Hochspannungs LDMOS 30 ist die querverlaufende Zone, die sich unter dem Feldoxid 62 befindet und die durch die dritte Implantierungsschicht 44 in der Epitaxieschicht 36 am nächsten zum P Körper 48 begrenzt ist, und ist durch entweder die dritte Implantierungsschicht 44 in der Epitaxieschicht 36 nächst gelegen zur N Wanne 56 oder zur N Wanne 56, wenn sich die N Wanne 56 weit genug unter das Feldoxid 62 erstreckt, um irgend eine Seite der dritte Implantierungsschicht 44 auf der Seite der N Wanne 56 des Feldoxids 62 zu umfassen. Als Folge hiervon hat der Hochspannungs LDMOS 30 eine vergleichsweise schwach dotierte Driftzone unter dem Feldoxid 62 im Vergleich zur Oberflächenschicht des Niederspannungs LDMOS 32, was zu Dotierungssubstanzprofilen in den Epitaxieschichten 36 führt, die für einen Hochspannungs LDMOS und einen Niederspannungs LDMOS geeignet sind, und es können unterschiedliche Dotierungsprofile in der Driftzone in beiden Vorrichtungen 30 und 32 im gleichen Verfahrensschritt ausgebildet werden.
  • Auch bilden die sattelförmige erste und zweite Implantierungsschicht 40 und 42 und die vergrabene Wanne 38 in dem Hochspannungs LDMOS 30 in einer Ausführungsform der Erfindung (a) eine Source mit relativ höhere Durchschlagsspannung zum Substrat, wenn auch mit einer dünnen Epitaxieschicht im Vergleich zu bekannten LDMOS-Vorrichtungen, (b) ein relativ niedriges parasitäres NPN Beta im Vergleich zu bekannten LDMOS-Vorrichtungen aufgrund der dünnen Epitaxieschicht und einem p+ Substrat, und (c) eine verbesserte Stromflussverteilung im Vergleich zu bekannten LDMOS-Vorrichtungen aufgrund der retrograden Driftdotierung, einer abgestuften Dotierung des Drain und eines N+ Source Abstandshalters mit einem Stufenkörper, der in den nachfolgenden Zeichnungen gezeigt ist, die zusammen einen größeren sicheren Arbeitsbereich (SOA) im Vergleich zu bekannten LDMOS-Vorrichtungen bilden.
  • Die 6A und 6B zeigen den Hochspannungs LDMOS 30 und den Niederspannungs LDMOS 32 nach der Ausbildung der P Wanne 46 und der N Wanne 56.
  • Die 7A und 7B zeigen das Hinzufügen der abgestuften Gateoxide 64 und 80 und der Gateelektroden 70 und 84 für den Hochspannungs LDMOS 30 und den Niederspannungs LDMOS 32. Die 8A und 8B zeigen den Aufbau der 7A und 7B nachdem der P Körper 48 und der N+ Source Abstandshalter 50 unter Verwendung einer Implantierungsschicht mit einem geringen Neigungswinkel ausgebildet worden sind. Sowohl der P Körper 48 als auch der N+ Source Abstandshalter 50 sind selbstausrichtend gegenüber den Gateelektroden 70 und 84. Der Neigungswinkel der Implantierungsschicht des P Körpers kann 7° betragen, die Energie der Implantierungsschicht kann vergleichsweise gering sein, etwa 60 keV, und die Dotierungssubstanz der Implantierungsschicht kann Bor sein.
  • Daher ist die Implantierungsschicht des P Körpers 48 kompatibel mit einem feinen Verarbeitungscode mit dem Gatepolysilizium und dem dünnen Gateoxid ohne Verschlechterung der Temperatur-, der Feuchtigkeits-, der Gegenspannungs-(THB) und der umgekehrten Gegenspannungs-(HTRB)Eigenschaften aufgrund des Eindringens der Implantierungsschicht aus Bor des P Körpers in das Gateoxid bei hoher Temperatur. Die mit einem geringen Winkel geneigte Implantierungsschicht verringert die Abschirmungswirkung des Gate und des Fotowiderstandsstapels und folglich kann die Maskierungsöffnung des P Körpers und des N+ Source Abstandshalters sehr klein sein, was die Sourcebereiche dieser Vorrichtungen verkleinert. Der N+ Source Abstandshalter 50 unterhalb der Seitenwandoxide 72 und 86, der in dem abgestuften Körper ausgebildet sind, der aus der P Wanne 46 und dem P Körper 48 besteht, vermindert das frühzeitige Durchschlagen und eine Ladungsverminderung in der intrinsischen NPN Basis.
  • In den 9A und 9B sind die Gateoxidseitenwände 72, 74, 86 und 88 bereits ausgebildet. Die 10A und 10B zeigen den Hochspannungs LDMOS 30 und den Niederspannungs LDMOS 32 jeweils nachdem die N+ Drains 58 und P+ Bulkbereiche 52 ausgebildet worden sind. Die P+ Bulkbereiche 52 sind gegenüber den Gateoxidseitenwänden 72 und 86 selbstausrichtend. Daher befindet sich die wirksame N+ Source nur unterhalb des Abstandshalters 86 für die Oxidseitenwand. Bei einer anderen Ausführungsform, die in den Zeichnungen nicht dargestellt ist, in der die Seitenwandoxide zu schmal sein können, um die Dotierungssubstanz des P+ Bulk am Eindringen in die Kanalzone zu hindern, können die P+ Bulkbereiche 52 mit einem Abstand zwischen den P+ Bulkbereichen 52 und den Seitenwandoxiden 72 und 86 ausgebildet werden. Die N+ Drains 58, die ersten, zweiten und dritten Implantierungsschichten 40, 42 und 44 sowie die N Wanne 38 bilden ein gradiertes bzw. abgestuftes Dotierungsprofil des Drain.
  • 11 ist ein Beispiel einer graphischen Darstellung 94 eines Beispiels des Zwischenfläche des Sourcebereichs 96 von entweder zwei Streifen der Hochspannungs LDMOS-Vorrichtung 30 oder zwei Streifen der Niederspannungs LDMOS-Vorrichtung 32. Der gemeinsame selbstausgerichtete P+ Bulk 52 und die P Wanne 46 tragen zu einem minimalen Abstandsmaß (Pitchgröße) bei, das bei einer Ausführungsform im wesentlichen gleich dem Abstandsmaß eines bekannten Niederspannungs-NMOS Sourcebereich, der nur eine N Source und einen minimalen Abstand zwischen den Gateelektroden 84 hat. Die Größe des Abstandsmaß kann für den Niederspannungs LDMOS 32 bei einer Ausführungsform unter Einsatz eines 0,35 μm Verfahrens nur 0,5 μm betragen. Zusätzlich ist das Abstandsmaß für die Source für den Hochspannungs LDMOS 30 bei einer Ausführungsform gleich dem Abstandsmaß für die Source einer bekannten Niederspannungs CMOS-Vorrichtung.
  • Die 12A und 12B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 5 V Niedrigleistungs-LDMOS 32, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source-Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (12A) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (12B) zeigen. Der Niedrigleistungs-LDMOS 32 mit den in den 12A und 12B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 2,34 mm2. Die nachfolgende Tabelle gibt für jede der in 12A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    100 1.0 V
    102 1.5 V
    104 2,0 V
    106 2,5 V
    108 3,0 V
    110 3,5 V
    112 4,0 V
    114 4,5 V
    116 5,0 V
    118 5,5 V
    Wie in 12B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 120 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 11 V erreicht.
  • Die 13A und 13B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 12 V Niedrigleistungs-LDMOS 32, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (13A) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (13B) zeigen. Der Niedrigleistungs-LDMOS 32 mit den in den 13A und 13B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 11,1 mm2. Die nachfolgende Tabelle gibt für jede der in 13A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    122 2 V
    124 3 V
    126 4 V
    128 5 V
    130 6 V
    Wie in 13B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 132 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 23 V erreicht.
  • Die 14A und 14B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 20 V Niedrigleistungs-LDMOS 32, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source-Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (14A) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (14B) zeigen. Der Niedrigleistungs-LDMOS 32 mit den in den 14A und 14B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 22,2 mm2. Die nachfolgende Tabelle gibt für jede der in 14A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    136 1.5 V
    138 2,0 V
    140 2,5 V
    142 3,0 V
    144 3,5 V
    146 4,0 V
    148 4,5 V
    150 5,0 V
    152 5,5 V
    Wie in 14B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 154 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 34 V annimt.
  • Die 15A und 15B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 40 V Hochleistungs-LDMOS 30, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source-Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (15A) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (15B) zeigen. Der Hochleistungs-LDMOS 32 mit den in den 15A und 15B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 53,4 mm2. Die nachfolgende Tabelle gibt für jede der in 15A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    156 1.5 V
    158 2,0 V
    160 2,5 V
    162 3,0 V
    164 3,5 V
    166 4,0 V
    168 4,5 V
    170 5,0 V
    172 5,5 V
    Wie in 15B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 174 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 55 V erreicht.
  • Die 16A und 16B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 60 V Hochleistungs-LDMOS 30, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source-Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (16B) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (16B) zeigen. Der Hochleistungs-LDMOS 30 mit den in den 16A und 16B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 97,3 mm2. Die nachfolgende Tabelle gibt für jede der in 16A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    175 1.5 V
    178 2,0 V
    180 2,5 V
    182 3,0 V
    184 3,5 V
    186 4,0 V
    188 4,5 V
    190 5,0 V
    192 5,5 V
    Wie in 16B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 194 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 77 V annimmt.
  • Die 17A und 17B sind grafische Darstellungen der Ergebnisse eines Ausgangschips für eine Ausführungsform eines 80 V Hochleistungs-LDMOS 30, die die Drain-Stromdichte, Ids (mA/mm), in Abhängigkeit von der Drain-Source-Spannung (Vds) für eine Vielzahl von Gate-Source-Spannungen (17A) und den Drain-Strom (Ids) in Abhängigkeit von der Sperrspannung Vds (17B) zeigen. Der Hochleistungs-LDMOS 30 mit den in den 17A und 17B gezeigten Eigenschaften hat einen (flächenspezifischen Durchlasswiderstand) Rdson·A von 155,6 mm2. Die nachfolgende Tabelle gibt für jede der in 17A gezeigten Kurven die entsprechende Gate-Source Spannung (Vgs) an:
    Bezugszeichen-Nr. Vgs
    196 1.0 V
    198 1.5 V
    200 2,0 V
    202 2,5 V
    204 3,0 V
    206 3,5 V
    208 4,0 V
    210 4,5 V
    212 5,0 V
    214 5,5 V
    Wie in 17B dargestellt, hat die Sperrspannung des Drain-Source-Stroms 216 einen Wert von nahezu 0 bis die Sperrspannung den Wert von etwa 97 V erreicht.

Claims (57)

  1. Eine LDMOS Vorrichtung umfassend: a. ein Substrat (34) eines ersten Leitungstyps; b. eine Epitaxieschicht (36) auf dem Substrat; c. eine vergrabene Wanne (38) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in einem unteren Bereich der Epitaxieschicht, wobei sich die Epitaxieschicht (36) vom ersten Leitungstyp unterhalb der verdeckten Wanne befindet; d. ein zwischen einem Drain (58) und sowohl einem Gate (68) auf einem Gateoxid (64) und einer Source (54) angeordnetes Feldoxid (62), e. einen sattelförmigen vertikalen Dotierungsgradienten des zweiten Leitungstyps in der Epitaxieschicht (36) oberhalb der vergrabenen Wanne (38) derart, dass die Dotierungssubstanzkonzentration in der Epitaxieschicht oberhalb der vergrabenen Wanne und unterhalb eines zentralen Abschnitts des Feldoxids (62) geringer ist als die Dotierungssubstanzkonzentration an den Rändern des nächstgelegenen Drains und des nächstgelegenen Gate, und f. eine in einer Source-Region gelegene P Wanne (46) und eine in einer Drain-Region gelegene N Wanne (56).
  2. Die Vorrichtung nach Anspruch 1, bei der das Gateoxid (64) ein abgestuftes Gateoxid (66) ist.
  3. Die Vorrichtung nach Anspruch 1, bei der die Source (50) ein N+ Source-Abstandshalter ist, der sich unterhalb eines Seitenwandoxids (86, 90) des Gate (68, 82) befindet und gegenüber einem Rand des Gate selbstausgerichtet ist.
  4. Die Vorrichtung nach Anspruch 3, die ferner einen P Körper (68) in Kontakt mit dem N+ Abstandshalter (50) aufweist und gegenüber einem Rand des Gate (68, 82) selbstausgerichtet ist.
  5. Die Vorrichtung nach Anspruch 4, die ferner einen großen P+ Bulk (52) in Kontakt mit dem P Körper und dem N+ Abstandshalter (50) aufweist und gegenüber dem Seitenwandoxid (86, 90) selbstausgerichtet ist.
  6. Die Vorrichtung nach Anspruch 1, wobei das Gate (68, 82) eine Polysiliciumfeldplatte ist.
  7. Die LDMOS Vorrichtung nach Anspruch 1, bei der der Gradient nach oben von der vergrabenen Wanne (38) zu dem Feldoxid (62) hin monoton abnimmt.
  8. Eine LDMOS Vorrichtung umfassend: a. ein Substrat (34) eines ersten Leitungstyps; b. einer Epitaxieschicht (36) auf dem Substrat; c. eine vergrabene Wanne (38) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in einem unteren Bereich der Epitaxieschicht (36), wobei sich die Epitaxieschicht vom ersten Leitungstyp unterhalb der verdeckten Quelle befindet; d. einen vertikalen Dotierungsgradienten vom zweiten Leitungstyp in der Epitaxieschicht (36) oberhalb der vergrabenen Wanne (38), der eine höhere Dotierungssubstanzkonzentration nahe der vergrabenen Wanne und im oberen Abschnitt der Epitaxieschicht als im mittleren Abschnitt der Epitaxieschicht aufweist, e. eine Source (50) und ein Drain (58) im oberen Abschnitt der Epitaxieschicht (36), ein Gateoxid (64) auf der Epitaxieschicht (36) und eine Gatelektrode (70, 84) auf dem Gateoxid, und f. eine in der Source-Region angeordnete P Wanne (46) und eine in der Drain-Region angeordnete N Wanne (56).
  9. Die Vorrichtung nach Anspruch 8, bei der das Gateoxid (64) ein abgestuftes Gateoxid (66) ist.
  10. Die Vorrichtung nach Anspruch 8, bei der die Source (50) ein N+ Source-Abstandshalter ist, der sich unterhalb eines Seitenwandoxids (86, 90) des Gate (68, 82) befindet und gegenüber einem Rand des Gate selbstausgerichtet ist.
  11. Die Vorrichtung nach Anspruch 10, die ferner einen P Körper (68) in Kontakt mit dem N+ Abstandshalter (50) aufweist und gegenüber einem Rand des Gate (68, 82) selbstausgerichtet ist.
  12. Die Vorrichtung nach Anspruch 11, die ferner einen großen P+ Bulk (52) in Kontakt mit dem P Körper und dem N+ Abstandshalter (50) aufweist und gegenüber dem Seitenwandoxid (86, 90) selbstausgerichtet ist.
  13. Eine Halbleitervorrichtung umfassend: a. einen Hochspannungs-LDMOS (30) umfassend: 1. ein Substrat (34) eines ersten Leitungstyps; 2. eine erste Epitaxieschicht (36) auf dem Substrat; 3. eine erste vergrabene Wanne (38) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in einem unteren Abschnitt der ersten Epitaxieschicht, wobei sich die erste Epitaxieschicht (36) des ersten Leitungstyps unterhalb der ersten vergrabenen Wanne befindet; 4. ein Feldoxid (62), das zwischen einem Drain (58) und sowohl einem Gate (68) auf einem Gateoxid (64) und einer Source (50) angeordnet ist; 5. einen sattelförmigen vertikalen Dotierungsgradienten des zweiten Leitungstyps in der ersten Epitaxieschicht (36) oberhalb der ersten vergrabenen Wanne (38) derart, dass die Dotierungssubstanzkonzentration in der ersten Epitaxieschicht oberhalb der ersten vergrabenen Wanne und unterhalb eines zentralen Abschnitts des Feldoxids (62) geringer ist als die Dotierungssubstanzkonzentration an den Rändern des nächstgelegenen Drains und des nächstgelegenen Gate; und 6. eine in einem Source-Bereich gelegene P Wanne (46) und eine in einem Drain-Bereich gelegene N Wanne (56), und b. ein Niederspannungs-LDMOS (32) umfassend: 1. eine zweite Epitaxieschicht (36) auf dem Substrat (34); 2. eine zweite vergrabene Wanne (38) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in einem unteren Abschnitt der zweiten Epitaxieschicht (36), wobei sich die zweite Epitaxieschicht vom ersten Leitungstyp unterhalb der zweiten vergrabenen Wanne befindet; 3. einen vertikalen Dotierungsgradienten vom zweiten Leitungstyp in der zweiten Epitaxieschicht (36) oberhalb der zweiten vergrabenen Wanne (38), die eine höhere Dotierungsmittelkonzentration nahe der zweiten vergrabenen Wanne und im oberen Abschnitt der zweiten Epitaxieschicht als im mittleren Abschnitt der zweiten Epitaxieschicht (36) aufweist, 4. eine Source und ein Drain in einem oberen Abschnitt der zweiten Epitaxieschicht, ein Gateoxid (80) auf der zweiten Epitaxieschicht (36) und eine Gateelektrode (84) auf dem Gateoxid, und 5. eine in dem Source-Bereich angeordnete P Wanne (46) und eine in der Drain-Region angeordnete N Wanne (56).
  14. Die Vorrichtung nach Anspruch 13, bei der das Gateoxid (64, 80) ein abgestuftes Gateoxid (66) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) ist.
  15. Die Vorrichtung nach Anspruch 13, bei der die Source (50) ein N+ Source-Abstandshalter ist, der sich unterhalb eines Seitenwandoxids (72, 74; 86, 88) des Gate (68, 82) befindet und gegenüber einem Rand des Gate (68, 82) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtet ist.
  16. Die Vorrichtung nach Anspruch 15, die ferner einen P Körper (48) in Kontakt mit dem N+ Abstandshalter (50) aufweist und gegenüber dem Rand des Gate (68, 82) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtet ist.
  17. Die Vorrichtung nach Anspruch 16, die ferner einen P+ Bulk (52) in Kontakt mit dem P Körper und dem N+ Abstandshalter (50) aufweist und gegenüber dem Seitenwandoxid (86, 90) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtet ist.
  18. Die Vorrichtung nach Anspruch 13, wobei das Gate (68) als eine Polysiliciumfeldplatte in dem Hochspannungs-LDMOS (30) ausgebildet ist.
  19. Die Vorrichtung nach Anspruch 13, bei der der Gradient nach oben von der ersten vergrabenen Wanne (38) am oberen Ende der ersten Exitaxieschicht unter dem Feldoxid (62) in dem Hochspannungs-LDMOS (30) hin monoton abnimmt.
  20. Ein Verfahren zum Herstellen einer LDMOS-Vorrichtung umfassend die Schritte: a) Herstellen einer Epitaxieschicht (36) auf einem Substrat (34) eines ersten Leitungstyps mit einer vergrabenen Wanne in der Epitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps; b) Herstellen eines Feldoxids (62) am oberen Rand der Epitaxieschicht (36) in einem aktiven Bereich der Hochspannungs-LDMOS Vorrichtung; c) Ausbilden einer ersten, zweiten und dritten vertikalen Implantierungsschicht (40, 42, 44) in der Epitaxieschicht (36), wobei das Feldoxid (62) die Epitaxieschicht gegenüber der dritten Implantierungsschicht (44) abschirmt; d) Herstellen einer P Wanne (46) in einem Source-Bereich Bereich einer N Wanne (56) in einem Drain-Bereich, und e) Herstellen einer Source, eines Drain und eines Gate auf einem Gateoxid (64), mit dem Drain auf einer Seite des Feldoxids (62) und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxids.
  21. Das Verfahren nach Anspruch 20, bei dem das Gateoxid (64) als ein abgestuftes Gateoxid (66, 80) ausgebildet wird.
  22. Das Verfahren nach Anspruch 20, bei dem die Source als ein N+ Source-Abstandshalter (50) ausgebildet wird, der unter einem auf einer Seite des Gate ausgebildeten Seitenwandoxid angeordnet ist und der eine mit einem Rand des Gate selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  23. Das Verfahren nach Anspruch 22, das ferner das Herstellen eines P Körpers umfasst, der in Kontakt mit dem N+ Abstandshalter (50) steht, und der eine mit dem Rand des Gate selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  24. Das Verfahren nach Anspruch 23, das ferner das Herstellen eines P+ Bulk (52) in Kontakt mit dem P Körper (48) und dem N+ Abstandshalter (55) umfasst, der eine mit dem Gate-Seitenwandoxid selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  25. Das Verfahren nach Anspruch 20, bei dem das Gate (68) aus einer Polysiliciumfeldplatte gebildet wird.
  26. Das Verfahren nach Anspruch 20, bei dem die Dotierungssubstanzkonzentration der Summe der Dotierungssubstanzkonzentration in der ersten und der zweiten vertikalen Implantierungsschicht (40, 42) geringer als die Dotierungssubstanzkonzentration in der vergrabenen Wanne (38) ist.
  27. Das Verfahren nach Anspruch 20, bei dem der Gradient nach oben von der vergrabenen Wanne (38) zu dem Feldoxid (62) hin monoton abnimmt.
  28. Das Verfahren nach Anspruch 20, bei dem der Schritt des Herstellens einer Epitaxieschicht die Schritte umfasst: a) Ausbilden einer ersten Epitaxieschicht auf dem Substrat; b) Herstellen der vergrabenen Wanne (38) in einem oberen Bereich der ersten Epitaxieschicht; und c) Ausbilden einer zweiten Epitaxieschicht über der ersten vergrabenen Wanne.
  29. Das Verfahren nach Anspruch 22, bei dem der N+ Abstandshalter (50) durch Ionenimplantation unter einem geringen Neigungswinkel hergestellt wird.
  30. Das Verfahren nach Anspruch 23, bei dem der P Körper (48) durch Ionenimplantation unter einem geringen Neigungswinkel hergestellt wird.
  31. Das Verfahren nach Anspruch 20, bei dem die erste, zweite und dritte Implantierungsschicht (40, 42, 44) retrograde Implantierungsschichten sind.
  32. Ein Verfahren zum Herstellen einer LDMOS Vorrichtung umfassend die Schritte: a. Herstellen einer Epitaxieschicht (36) auf einem Substrat (34) eines ersten Leitungstyps mit einer vergrabenen Wanne (38) in der Epitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps; b. Ausbilden einer ersten, zweiten und dritten vertikalen Implantierungsschicht (40, 42, 44) in der Epitaxieschicht (36), wobei die erste Implantierungsschicht (40) in einem Abschnitt der Epitaxieschicht (36) nahe der vergrabenen Wanne (38) ausgebildet wird, die zweite Implantierungsschicht flacher als die erste Implantierungsschicht (42) und die dritte Implantierungsschicht (44) flacher als die zweite Implantierungsschicht und wobei die zweite Implantierungsschicht eine geringere Dotierungssubstanzkonzentration als die erste und die dritte Implantierungsschicht hat, und c. Herstellen einer Source, eines Drain und eines Gate auf einem Gateoxid (64) mit dem Drain auf der einen Seite des Feldoxids (62) und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxids.
  33. Das Verfahren nach Anspruch 32, bei dem das Gateoxid (64) als ein abgestuftes Gateoxid (66, 80) ausgebildet wird.
  34. Das Verfahren nach Anspruch 32, bei dem die Source als ein N+ Source-Abstandshalter (50) ausgebildet wird, der unter einem auf einer Seite des Gate ausgebildeten Seitenwandoxid angeordnet ist und der eine mit einem Rand des Gate selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  35. Das Verfahren nach Anspruch 34, das ferner das Herstellen eines P Körpers umfasst, der in Kontakt mit dem N+ Abstandshalter (50) steht, und der eine mit einem Rand des Gate selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  36. Das Verfahren nach Anspruch 35, das ferner das Herstellen eines P+ Bulk (52) in Kontakt mit dem P Körper (48) und dem N+ Abstandshalter (55) umfasst, und der eine mit dem Gate-Seitenwandoxid selbstausrichtende Implantierungsschicht (40, 42, 44) ist.
  37. Das Verfahren nach Anspruch 32, bei dem die Dotierungssubstanzkonzentration der Summe der Dotierungssubstanzkonzentration in der ersten und der zweiten vertikalen Implantierungsschicht (40, 42) geringer als die Dotierungssubstanzkonzentration in der vergrabenen Wanne (38) ist.
  38. Das Verfahren nach Anspruch 32, bei dem der Schritt des Herstellens einer Epitaxieschicht die Schritte umfasst: a) Ausbilden einer ersten Epitaxieschicht auf dem Substrat; b) Herstellen der vergrabenen Wanne (38) in einem oberen Bereich der ersten Epitaxieschicht; und c) Ausbilden einer zweiten Epitaxieschicht über der ersten vergrabenen Wanne.
  39. Das Verfahren nach Anspruch 34, bei dem der N+ Abstandshalter (50) durch Ionenimplantation unter einem geringen Neigungswinkel hergestellt wird.
  40. Das Verfahren nach Anspruch 35, bei dem der P Körper (48) durch Ionenimplantation unter einem geringen Neigungswinkel hergestellt wird.
  41. Das Verfahren nach Anspruch 32, bei dem die erste, zweite und dritte Implantierungsschicht (40, 42, 44) retrograde Implantierungsschichten sind.
  42. Ein Verfahren zum Herstellen eines Hochspannungs-LDMOS (30) und eines Niederspannungs-LDMOS (32) auf einem Substrat eines ersten Leitungstyps, das die Schritte umfasst: a. Herstellen eines Hochspannungs-LDMOS (30), mit den Schritten: 1) Herstellen einer ersten Epitaxieschicht (36) auf einem Substrat (34) mit einer vergrabenen Wanne (38) in der Epitaxieschicht eines zweiten, zu dem ersten Leitungstyp entgegengesetzten Leitungstyps und mit einer ersten Dotierungssubstanzkonzentration; 2) Herstellen eines Feldoxids (62) im obersten Abschnitt der Epitaxieschicht (36) in einem aktiven Bereich des Hochspannungs-LDMOS; 3) Ausbilden einer ersten, zweiten und einer dritten vertikalen Implantierungsschicht (40, 42, 44) in der Epitaxieschicht (36), wobei das Feldoxid (62) die Epitaxieschicht gegenüber der dritten Implantierungsschicht (44) abschirmt; 4) Herstellen einer P Wanne (46) in einem Source-Bereich und einer N Wanne (56) in einer Drain-Bereich, und 5) Herstellen einer Source, eines Drain und eines Gate, alle zur gleichen Zeit, für die beiden Vorrichtungen (30, 32) mit der Drain auf der einen Seite des Feldoxid (62) und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxids des Hochspannungs-LDMOS; b. Herstellen eines Niederspannungs-LDMOS (32), mit den Schritten: 1) Herstellen einer zweiten Epitaxieschicht (36) auf dem Substrat (34) mit einer zweiten vergrabenen Wanne (38) in der ersten Epitaxieschicht eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps und mit einer ersten Dotierungssubstanzkonzentration; 2) Herstellen eines Feldoxids (62) am oberen Rand der Epitaxieschicht (36) in einem aktiven Bereich des Hochspannungs-LDMOS; 3) Ausbilden einer ersten, einer zweiten und einer dritten Implantierungsschicht (40, 42, 44) in der Epitaxieschicht (36), wobei das Feldoxid (62) die Epitaxieschicht gegenüber der dritten Implantierungsschicht (44) abschirmt; 4) Herstellen einer P Wanne (46) in einem Source-Bereich und einer N Wanne (56) in einer Drain-Region, und 5) Herstellen einer Source, eines Drain und eines Gate, alle zur gleichen Zeit, für die beiden Vorrichtungen (30, 32) mit dem Drain auf der einen Seite des Feldoxids (62) und dem Gate und der Source auf der gegenüberliegenden Seite des Feldoxids des Hochspannungs-LDMOS (30).
  43. Das Verfahren nach Anspruch 42, bei der das Gateoxid (64, 80) als ein abgestuftes Gateoxid (66) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) gebildet wird.
  44. Das Verfahren nach Anspruch 42, bei dem die Source (50) als ein N+ Source-Abstandshalter gebildet wird, die sich unterhalb eines Seitenwandoxids (72, 74; 86, 88) des Gate (68, 82) befindet und welche eine gegenüber einem Rand des Gate (68, 82) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtete Implantierungsschicht ist.
  45. Das Verfahren nach Anspruch 44, bei dem ferner ein P Körper (48) gebildet wird, der in Kontakt mit dem N+ Abstandshalter (50) ist und welcher eine gegenüber dem Rand des Gate (68, 82) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtete Implantierungsschicht ist.
  46. Das Verfahren nach Anspruch 45, bei dem ferner ein P+ Bulk (52) gebildet wird, der in Kontakt mit dem P Körper und dem N+ Abstandshalter (50) steht und welcher eine gegenüber dem Seitenwandoxid (86, 90) in dem Hochspannungs-LDMOS (30) und in dem Niederspannungs-LDMOS (32) selbstausgerichtete Implantierungsschicht ist.
  47. Das Verfahren nach Anspruch 46, weiter umfassend einen P+ Bulk und einen N+ Abstandshalter, die beide innerhalb eines Stufenkörpers bestehend aus einem P Körper und einer P Wanne ausgebildet sind, und in dem Sourcebereich in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS angeordnet sind.
  48. Das Verfahren nach Anspruch 42, bei dem der N+ Drain, die N Wanne und die erste, zweite und dritte Implantierungsschicht ein abgestuftes Dotierungsprofil des Drain in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS bilden.
  49. Das Verfahren nach Anspruch 42, bei dem das Gate aus einer Polysiliciumfeldplatte in dem Hochspannungs-LDMOS gebildet wird.
  50. Das Verfahren nach Anspruch 42, bei dem die Dotierungssubstanzkonzentration der Summe der Dotierungssubstanzkonzentration in der ersten und der zweiten vertikalen Implantierungsschicht geringer als die Dotierungssubstanzkonzentration in der vergrabenen Wanne in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS ist.
  51. Das Verfahren nach Anspruch 42, bei dem der Gradient nach oben von der vergrabenen Wanne (38) zu dem Feldoxid (62) in dem Hochspannungs-LDMOS hin monoton abnimmt.
  52. Das Verfahren nach Anspruch 42, bei dem der Schritt des Herstellens einer Epitaxieschicht in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS die Schritte umfasst: a) Ausbilden einer ersten Epitaxieschicht auf dem Substrat; b) Herstellen der vergrabenen Wanne (38) in einem oberen Bereich der ersten Epitaxieschicht; und c) Ausbilden einer zweiten Epitaxieschicht über der ersten vergrabenen Wanne.
  53. Das Verfahren nach Anspruch 44, bei dem der N+ Abstandshalter (50) durch Ionenimplantation unter einem geringen Neigungswinkel in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS hergestellt wird.
  54. Das Verfahren nach Anspruch 45, bei dem der P Körper (48) durch Ionenimplantation unter einem geringen Neigungswinkel in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS hergestellt wird.
  55. Das Verfahren nach Anspruch 42, bei dem die erste, zweite und dritte Implantierungsschicht (40, 42, 44) retrograde Implantierungsschichten in dem Hochspannungs-LDMOS und in dem Niederspannungs-LDMOS sind.
  56. Das Verfahren nach Anspruch 42, bei dem die erste und zweite Epitaxieschichten zur gleichen Zeit als einzelne Epitaxieschicht gebildet werden.
  57. Das Verfahren nach Anspruch 42, bei dem die erste und zweite vergrabene Wanne zur gleichen Zeit als einzelne vergrabenen Wanne gebildet werden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999315B2 (en) * 2009-03-02 2011-08-16 Fairchild Semiconductor Corporation Quasi-Resurf LDMOS
CN102130163B (zh) * 2010-01-18 2013-01-09 上海华虹Nec电子有限公司 Esd高压dmos器件及其制造方法
KR20120005341A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 패키지
US8269277B2 (en) 2010-08-11 2012-09-18 Fairchild Semiconductor Corporation RESURF device including increased breakdown voltage
US20120319202A1 (en) * 2011-06-15 2012-12-20 Richtek Technology Corporation, R.O. C. High Voltage Device and Manufacturing Method Thereof
KR101883010B1 (ko) * 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US9490322B2 (en) 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
US9209298B2 (en) * 2013-03-08 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer
US9041127B2 (en) 2013-05-14 2015-05-26 International Business Machines Corporation FinFET device technology with LDMOS structures for high voltage operations
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US9012988B2 (en) * 2013-08-15 2015-04-21 Vanguard International Semiconductor Corporation Semiconductor device with a step gate dielectric structure
KR101467703B1 (ko) 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
CN104979390B (zh) * 2014-04-04 2020-07-07 联华电子股份有限公司 高压金属氧化物半导体晶体管及其制造方法
JP6346777B2 (ja) * 2014-04-10 2018-06-20 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP6300638B2 (ja) * 2014-05-26 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6455023B2 (ja) * 2014-08-27 2019-01-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US9281379B1 (en) 2014-11-19 2016-03-08 International Business Machines Corporation Gate-all-around fin device
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
US10050115B2 (en) * 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
US9978848B2 (en) * 2015-07-17 2018-05-22 Avago Technologies General Ip (Singapore) Pte. Ltd. UTBB FDSOI split gate devices
US9583612B1 (en) * 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
US9871135B2 (en) 2016-06-02 2018-01-16 Nxp Usa, Inc. Semiconductor device and method of making
US9905687B1 (en) 2017-02-17 2018-02-27 Nxp Usa, Inc. Semiconductor device and method of making
US10651274B2 (en) * 2017-12-29 2020-05-12 Texas Instruments Incorporated High-voltage drain extended MOS transistor
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
US11398552B2 (en) * 2020-08-26 2022-07-26 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method of forming the same
CN114256323A (zh) 2020-09-21 2022-03-29 联华电子股份有限公司 高电压晶体管结构及其制造方法
US11522053B2 (en) * 2020-12-04 2022-12-06 Amplexia, Llc LDMOS with self-aligned body and hybrid source
CN114914298A (zh) * 2021-02-09 2022-08-16 联华电子股份有限公司 半导体装置
TW202238994A (zh) 2021-03-29 2022-10-01 聯華電子股份有限公司 半導體裝置
CN115706163A (zh) 2021-08-05 2023-02-17 联华电子股份有限公司 高压晶体管结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5348895A (en) * 1992-03-25 1994-09-20 Texas Instruments Incorporated LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5583365A (en) * 1993-02-24 1996-12-10 Sgs-Thomson Microelectronics, S.R.L. Fully depleted lateral transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548158A (en) * 1994-09-02 1996-08-20 National Semiconductor Corporation Structure of bipolar transistors with improved output current-voltage characteristics
EP1220323A3 (de) * 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS mit verbessertem Sicher-Funktionsbereich
KR100867574B1 (ko) * 2002-05-09 2008-11-10 페어차일드코리아반도체 주식회사 고전압 디바이스 및 그 제조방법
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7019377B2 (en) * 2002-12-17 2006-03-28 Micrel, Inc. Integrated circuit including high voltage devices and low voltage devices
US6995428B2 (en) * 2004-02-24 2006-02-07 System General Corp. High voltage LDMOS transistor having an isolated structure
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
US7544558B2 (en) * 2006-03-13 2009-06-09 Bcd Semiconductor Manufacturing Limited Method for integrating DMOS into sub-micron CMOS process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5348895A (en) * 1992-03-25 1994-09-20 Texas Instruments Incorporated LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5583365A (en) * 1993-02-24 1996-12-10 Sgs-Thomson Microelectronics, S.R.L. Fully depleted lateral transistor

Also Published As

Publication number Publication date
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