WO2024013868A1 - 半導体装置、および、電力変換装置 - Google Patents

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WO2024013868A1
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region
trench
semiconductor device
folded
plan
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PCT/JP2022/027513
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彬文 飯島
雄一 永久
洸太朗 川原
史郎 日野
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三菱電機株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the technology disclosed in this specification relates to a semiconductor device.
  • a vertical metal-oxide-semiconductor field-effect transistor (MOSFET) using silicon carbide may include a unipolar diode as a freewheeling diode.
  • Patent Document 1 proposes a method of incorporating and utilizing a Schottky barrier diode (SBD) as a unipolar diode in a MOSFET unit cell.
  • SBD Schottky barrier diode
  • the diffusion potential of the unipolar diode that is, the voltage at which current conduction starts, is connected to the PN junction (hereinafter referred to as By designing the voltage to be lower than the voltage at which the conduction operation of the body diode (sometimes referred to as a body diode) starts, forward current and defect expansion in the body diode can be suppressed.
  • the width or length, that is, the area, of the SBD is designed to be large, the maximum unipolar current density increases and the current flowing to the body diode can be suppressed.
  • the transistor when the transistor is in the OFF state, the electric field tends to concentrate on the PN diode formed around the SBD, and leakage current flows and generates heat, which may destroy the element or circuit.
  • the technology disclosed in this specification was developed in view of the problems described above, and is intended to increase the maximum unipolar current density while alleviating the electric field applied to the body diode in the transistor's off state. It's technology.
  • a semiconductor device that is a first aspect of the technology disclosed in the present specification includes a first conductivity type drift layer provided on an upper surface of a first conductivity type semiconductor substrate, and a surface layer of the drift layer spaced apart from each other. a plurality of well regions of a second conductivity type provided as a plurality of well regions, a source region of a first conductivity type provided in a surface layer of the well region, and a plurality of well regions in the surface layer of the drift layer; a region between a first separated region of a first conductivity type, which is a region, and a plurality of the well regions in the surface layer of the drift layer, and a region different from the first separated region; a second separated region of a first conductivity type; a gate insulating film provided in contact with the well region sandwiched between the source region and the drift layer; and a gate electrode provided in contact with the gate insulating film.
  • a Schottky electrode provided on the top surface of the first separation region and making a Schottky contact with the first separation region; an ohmic electrode provided on the top surface of the source region; and the Schottky electrode and the ohmic electrode.
  • a source electrode provided in contact with the source electrode, the first spaced apart region extending toward the first direction in plan view and a second direction that is a direction different from the first direction;
  • the first separated region has at least one first folded region that is folded back in the second direction, and the second separated region extends at least in the first direction in a plan view, and the second separated region has at least one first folded region folded back in the second direction.
  • the width of the separation area in the second direction is greater than or equal to the width of the first separation area in the first direction or the second direction.
  • the maximum unipolar current density can be increased by providing the first folded region in the first spaced apart region.
  • the width of the first separation region narrower than the width of the second separation region, it is possible to reduce the electric field applied to the PN junction formed by the first separation region and the well region. .
  • FIG. 2 is a plan view of a MOSFET with a built-in SBD, which is a semiconductor device according to an embodiment.
  • 2 is a schematic cross-sectional view taken along the line A-A' in FIG. 1.
  • FIG. 2 is a schematic diagram showing a structure in which the plan view shown in FIG. 1 is repeatedly and continuously arranged in directions X and Y.
  • FIG. 2 is a plan view of a terminal end of an active region of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to an embodiment.
  • FIG. 7 is a plan view showing a modification of the SBD built-in MOSFET, which is a semiconductor device according to the embodiment.
  • FIG. 7 is a plan view showing a modification of the SBD built-in MOSFET, which is a semiconductor device according to the embodiment.
  • 1 is a plan view of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to an embodiment;
  • FIG. 7 is a plan view of a modification of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to the present embodiment.
  • FIG. 2 is a schematic diagram showing an example of cell arrangement in a lattice type.
  • FIG. 1 is a block diagram showing the configuration of a power conversion system to which a power conversion device according to an embodiment is applied.
  • FIG. 2 is a plan view showing an example of the configuration of an active region of a trench MOSFET with a built-in SBD, which is a semiconductor device according to an embodiment.
  • 13 is a schematic cross-sectional view taken along the cross-section A-A' in FIG. 12.
  • ordinal numbers such as “first” or “second” are sometimes used in the description of the present specification, these terms will not be used to facilitate understanding of the content of the embodiments. These ordinal numbers are used for convenience and the content of the embodiments is not limited to the order that can occur based on these ordinal numbers.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • n ⁇ indicates that the impurity concentration is lower than n
  • n + indicates that the impurity concentration is higher than n.
  • p ⁇ indicates that the impurity concentration is lower than p
  • p + indicates that the impurity concentration is higher than p.
  • FIG. 1 is a plan view of a MOSFET with a built-in SBD, which is a semiconductor device according to this embodiment.
  • the plan view is a plan view of the semiconductor substrate from above, with the source electrode, gate wiring layer, insulating film, and the like omitted.
  • FIG. 2 is a schematic cross-sectional view taken along the cross-section AA' in FIG.
  • a separation region 21 which has a folded region 221 that extends in direction X and direction Y and is folded back in direction Y. Although a plurality of folding regions 221 are provided in FIG. 1, a single folding region 221 may be provided.
  • an n-type drift layer 20 is formed on the upper surface of a low-resistance, n-type semiconductor substrate 10. Further, a plurality of p-type well regions 30 are provided in the surface layer portion of the drift layer 20.
  • An n-type source region 40 is formed in the surface layer of each well region 30 at a position a predetermined distance from the outer periphery of the well region 30 .
  • a low resistance p-type contact region 35 is formed on the side of the source region 40 in the surface layer portion of each well region 30. Further, an n-type separation region 21 is formed between the well regions 30 which are spaced apart from each other in the surface layer portion of the drift layer 20 .
  • the n-type impurity concentration of the separation region 21 may be the same as the n-type impurity concentration of the drift layer 20, or may be higher or lower than the n-type impurity concentration of the drift layer 20.
  • a Schottky electrode 71 that makes a Schottky connection with the spacing region 21 is formed on the top surface of the spacing region 21 .
  • the Schottky electrode 71 be formed so as to cover at least the separation region 21 in plan view, that is, the area of the Schottky electrode 71 is larger than the area of the separation region 21.
  • a region between the well regions 30 that are separated from each other in the surface layer portion of the drift layer 20, which is different from the separation region 21, is an n-type separation region 22.
  • the spacing region 22 has a width that is the same as the width of the spacing region 21 or wider than the width of the spacing region 21 .
  • the separation area 21 has the same width as the separation area 22 or a width narrower than the width of the separation area 22.
  • the n-type impurity concentration of the separation region 22 may be the same as the n-type impurity concentration of the drift layer 20, or may be higher or lower than the n-type impurity concentration of the drift layer 20.
  • a gate insulating film 50 is formed on the upper surface of the well region 30, the upper surface of the separation region 22 between the well regions 30, and the upper surface of the source region 40 in each well region 30. Gate insulating film 50 is provided in contact with well region 30 sandwiched between source region 40 and drift layer 20 .
  • a gate electrode 60 is formed on the upper surface of the gate insulating film 50 in a range that overlaps with the source region 40 and the well region 30 in plan view.
  • the surface layer portion of the well region 30 that is below the location where the gate electrode 60 is formed and that faces the well region 30 with the gate insulating film 50 interposed therebetween is called a channel region.
  • An ohmic electrode 70 is formed on a portion of the upper surface of the source region 40 and a portion of the upper surface of the contact region 35.
  • a source electrode 80 is formed covering the ohmic electrode 70 and the Schottky electrode 71.
  • the source region 40 can easily exchange electrons via the ohmic electrode 70.
  • the well region 30 can easily exchange holes through the low-resistance contact region 35 and the ohmic electrode 70.
  • the ohmic electrode 70 is not in contact with the separation region 21. This is to prevent the Schottky junction formed between the separation region 21 and the source electrode 80 from being bypassed by ohmic contact. Specifically, the separation region 21 and the ohmic electrode 70 are electrically separated by the contact region 35 and the well region 30.
  • the interlayer insulating film 55 is formed to cover the gate electrode 60.
  • a source electrode 80 is then formed on the upper surface of the ohmic electrode 70, the upper surface of the Schottky electrode 71, and the upper surface of the contact region 35 through the contact hole 90 formed through the interlayer insulating film 55 and the gate insulating film 50. are in contact.
  • a drain electrode 84 is formed on the lower surface of the semiconductor substrate 10.
  • the well region 30, the contact region 35, and the spacing region 22 extend along the direction X and are formed in a stripe shape. Further, the gate electrode 60 in FIG. 2 is also formed extending along the direction X.
  • the separation region 21 extends along the direction X and the direction Y, which is a direction different from the direction X, and is arranged while repeatedly folding back and forth between the well regions 30 (the folding occurs in the folding region 221). This is defined as being arranged in a meandering shape (zigzag shape).
  • the width of the spacing regions 21 is made to be the same as the width of the spacing regions 22 or narrower than the width of the spacing regions 22.
  • the electric field strength applied to the Schottky interface or the PN junction increases when the transistor is in the off state.
  • the spacing region 21 is arranged in a meandering manner as in this embodiment, the n-type concentration in the spacing region 21 is not increased, and the width of the spacing region 21 is not widened.
  • the amount of electrons can be increased and the maximum unipolar current density can be increased.
  • the meandering period of the separation region 21 is made smaller, the amount of electrons flowing through the SBD can be increased, so that the maximum unipolar current density can be further increased.
  • the width of the separation region 21 and the separation region are It is conceivable to narrow the widths of 22 and 22, respectively. If the width of the separation region 21 and the width of the separation region 22 are made narrower, potential fluctuations in the separation region 21 and the separation region 22 in the OFF state of the transistor become smaller. Therefore, electric field concentration on the PN junction formed between the separation region 21 and the well region 30 and the PN junction formed between the separation region 22 and the well region 30 can be alleviated.
  • a gate insulating film 50 is formed on the upper surface of the separation region 22, and the gate insulating film 50 shares the voltage applied to the entire device by applying a reverse voltage when the transistor is in the off state.
  • the electric field applied to the PN junction formed between the spacing region 22 and the well region 30 is reduced. Therefore, a strong electric field tends to concentrate in the PN junction formed by the separation region 21 and the well region 30, where there is no layer on the upper surface that shares the electric field.
  • the width of the separation region 21 narrower than the width of the separation region 22, the electric field applied to the PN junction formed by the separation region 21 and the well region 30 can be reduced. Therefore, destruction of the element when the transistor is in the off state can be suppressed.
  • the spacing region 21 when the spacing region 21 is arranged in a meandering manner, by making the width of the spacing region 21 the same as or narrower than the width of the spacing region 22, the spacing region in the off state of the transistor can be improved. By suppressing electric field concentration on the body diode formed by the well region 21 and the well region 30, destruction of the element can be prevented.
  • the semiconductor device by suppressing the operation of the body diode during freewheeling operation, the maximum unipolar current density is increased and the destruction of the element when the transistor is in the off state is suppressed. It is possible to improve the trade-off relationship between the two.
  • a semiconductor substrate 10 made of n-type, low-resistance silicon carbide whose first principal surface is a (0001) plane with an off-angle, and which has a 4H polytype.
  • an impurity concentration of, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and a thickness of 5 ⁇ m or more and 50 ⁇ m or less, for example, by chemical vapor deposition (CVD method).
  • An n-type drift layer 20 made of silicon carbide is epitaxially grown.
  • an implantation mask is formed using photoresist or the like in a predetermined region of the upper surface of the drift layer 20, and further, Al (aluminum), which is a p-type impurity, is ion-implanted.
  • Al aluminum
  • the depth of Al ion implantation is set not to exceed the thickness of the drift layer 20, for example, 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the impurity concentration of the ion-implanted Al has a maximum value at a depth far from the top surface of the drift layer 20, and the concentration is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and higher than the impurity concentration of the drift layer 20.
  • the impurity concentration of the implanted Al is reduced, and the concentration is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the implant mask is then removed. The region into which Al ions are implanted in this step becomes the well region 30.
  • an implantation mask is formed using photoresist or the like on the upper surface of the drift layer 20, and Al having a p-type impurity concentration is ion-implanted.
  • the depth of Al ion implantation is set not to exceed the thickness of the drift layer 20, for example, 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the implantation depth of the Al ion implantation is made shallower than the well region 30 so that implanted defects with a high concentration remain inside the well region 30 .
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, which is higher than the impurity concentration of the drift layer 20 and the well region 30
  • the impurity concentration shall be lower than that of The implant mask is then removed.
  • the region into which Al ions are implanted in this step becomes the contact region 35.
  • an implantation mask is formed using a photoresist or the like so that a predetermined location on the upper surface of the drift layer 20 is opened inside the well region 30 in plan view.
  • N nitrogen
  • the depth of N ion implantation is shallower than the thickness of the well region 30.
  • the impurity concentration of N to be ion-implanted is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and exceeds the p-type impurity concentration of the well region 30 .
  • the impurity concentration of N is preferably greater than 1 ⁇ 10 19 cm ⁇ 3 .
  • the region exhibiting n-type conductivity becomes the source region 40.
  • the heat treatment is performed at a temperature of, for example, 1300° C. or more and 1900° C. or less for 30 seconds or more and 1 hour.
  • the annealing process is performed in less than 1 hour. This annealing process electrically activates the ion-implanted N and Al.
  • a gate oxide film with a film thickness is formed on the upper surface of the drift layer 20 in a region other than the active region (that is, a region substantially corresponding to the region where the well region 30 is formed).
  • a field insulating film (not shown here) made of silicon oxide is formed to have a thickness greater than that of, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the upper surface of the drift layer 20 that is not covered with the field insulating film is thermally oxidized to form a silicon oxide film, which is the gate insulating film 50, with a desired thickness.
  • a conductive polycrystalline silicon film is formed on the upper surface of the gate insulating film 50 and the upper surface of the field insulating film by a low pressure CVD method, and is further patterned to form the gate electrode 60.
  • an interlayer insulating film 55 made of silicon oxide is formed by low pressure CVD. Subsequently, a contact hole 90 is formed that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the contact region 35 and source region 40 in the active region.
  • heat treatment is performed at a temperature of, for example, 600°C or higher and 1100°C or lower to remove the metal film mainly composed of Ni and the inside of the contact hole 90.
  • the silicon carbide layer is reacted with the silicon carbide layer to form silicide between the silicon carbide layer and the metal film.
  • the remaining metal film other than the silicide formed by the above reaction is removed by wet etching. As a result, the ohmic electrode 70 is formed.
  • a metal film containing Ni as a main component is formed on the lower surface (second main surface) of the semiconductor substrate 10 and further heat-treated to form a back ohmic electrode (not shown here) on the lower surface side of the semiconductor substrate 10. ) to form.
  • the interlayer insulating film 55 and gate insulating film 50 on the upper surface of the separation region 21 are removed by patterning with photoresist or the like.
  • the removal method is wet etching that does not damage the surface of the silicon carbide layer that will become the Schottky interface. After wet etching, if photoresist is used, it is removed.
  • a metal film that will become a Schottky electrode is deposited by sputtering or the like, and a Schottky electrode 71 is formed on the upper surface of the spaced region 21 in the contact hole 90 by patterning with a photoresist or the like.
  • the material of the Schottky electrode 71 may be, for example, Ti, Mo, or the like.
  • a wiring metal such as Al is formed on the upper surface of the drift layer 20 on which the Schottky electrode 71 is formed by sputtering or vapor deposition. Then, by processing it into a predetermined shape using photolithography technology, the ohmic electrode 70 on the source side, the source electrode 80 in contact with the Schottky electrode 71, the gate pad (not shown here) in contact with the gate electrode 60, and A gate wiring (not shown here) is formed.
  • drain electrode 84 which is a metal film, on the lower surface of the back ohmic electrode (not shown here) formed on the lower surface of the semiconductor substrate 10, the semiconductor device shown in FIGS. 1 and 2 is completed.
  • each ion implantation is performed in a predetermined order, but the order of ion implantation may be changed as appropriate. Further, the order in which the back ohmic electrode on the lower surface of the semiconductor substrate 10 and the ohmic electrode 70 and Schottky electrode 71 on the upper surface of the semiconductor substrate 10 are formed may be changed as appropriate.
  • the Schottky electrode 71 is formed only on the upper surface of the separation region 21 and the upper surface of the well region 30, but the Schottky electrode 71 is formed only on the upper surface of the ohmic electrode 70 or on the upper surface of the well region 30. It may be formed on the upper surface of the interlayer insulating film 55.
  • the channel or Schottky electrode 71 is formed parallel to the main surface of the semiconductor substrate 10 is assumed, but the channel or Schottky electrode 71 is formed obliquely to the main surface of the semiconductor substrate 10.
  • it may be of a trench type formed vertically. That is, a trench may be provided that penetrates the well region 30 and reaches the drift layer 20, and has a trench gate in which the gate insulating film 50 and the gate electrode 60 are formed inside the trench.
  • FIG. 12 is a plan view showing an example of the configuration of an active region of a SiC-MOSFET with a built-in trench type SBD, which is a semiconductor device according to this embodiment. Further, FIG. 13 is a schematic cross-sectional view taken along the cross-section A-A' in FIG. 12.
  • a drift layer 20 made of n-type silicon carbide is formed on the upper surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide.
  • a well region 30 made of p-type silicon carbide is formed in the surface layer of the drift layer 20 .
  • a source region 40 made of n-type silicon carbide is formed in a part of the surface layer of the well region 30.
  • a low resistance p-type contact region 35 is formed in a region adjacent to the source region 40 in the surface layer portion of the well region 30 .
  • a gate trench 302 is formed that penetrates the source region 40 and the well region 30 and reaches the drift layer 20.
  • a Schottky trench 303 is formed that penetrates the source region 40 and the well region 30 and reaches the drift layer 20 at a location different from the location where the gate trench 302 is formed.
  • the gate trenches 302 and Schottky trenches 303 are arranged alternately and extending parallel to each other. Moreover, the gate trench 302 and the Schottky trench 303 may be formed with the same width, or may have different widths.
  • a gate electrode 60A is formed within the gate trench 302 and surrounded by a gate insulating film 50A made of silicon oxide.
  • the gate electrode 60A is made of low resistance polycrystalline silicon with a high impurity concentration.
  • An interlayer insulating film 55 made of silicon oxide is formed on the upper surface of the gate electrode 60A.
  • a source electrode 80 is formed in the Schottky trench 303 and surrounded by the Schottky electrode 71A.
  • the Schottky electrode 71A is formed in contact with the drift layer 20 and makes a Schottky connection with the drift layer 20.
  • a p-type protection region 32 is formed within the drift layer 20 in contact with the bottom surface of the gate trench 302 .
  • a p-type protection region 33 is formed within the drift layer 20 in contact with the bottom surface of the Schottky trench 303.
  • the depths of the protected area 32 and the protected area 33 may be the same or different. Further, the impurity concentrations of the protection region 32 and the protection region 33 may be the same or different.
  • An ohmic electrode 70 is formed on a portion of the upper surface of the source region 40 and a portion of the upper surface of the contact region 35.
  • a source electrode 80 is formed covering the ohmic electrode 70 and the Schottky electrode 71A.
  • a drain electrode 84 is formed on the lower surface of the semiconductor substrate 10.
  • the n-type concentration of the spacing region 34 can be increased or the depth of the spacing region 34 can be increased (i.e., to reduce the resistance of the spacing region 34). It is effective to increase the depth of the gate trench 302 and the Schottky trench 303.
  • the electric field strength applied to the Schottky interface or PN junction increases when the transistor is in the off state.
  • the separation region 34 is also arranged in a meandering manner.
  • a region where the Schottky trench 303 that meanders in a zigzag shape is folded back in the direction Y is defined as a folded region 304 .
  • a plurality of folding regions 304 are provided at regular intervals, but the intervals at which the folding regions 304 are provided may not be constant.
  • the amount of electrons flowing through the SBD can be increased and the maximum unipolar current density can be increased.
  • the depth of the separation region 34 is made shallow. It is conceivable to reduce the depth of the gate trench 302 and the Schottky trench 303 (that is, to reduce the depth of each of the gate trench 302 and the Schottky trench 303). When the depths of the gate trench 302 and the Schottky trench 303 are made shallow, potential fluctuations in the separation region 34 in the off-state of the transistor are reduced. Therefore, electric field concentration on the PN junction formed by the protective region 32 and the drift layer 20 and the PN junction formed between the protective region 33 and the drift layer 20 can be alleviated.
  • a gate insulating film 50A is formed above the protection region 32, and the gate insulating film 50A shares the voltage applied to the entire device by applying a reverse voltage when the transistor is in the off state.
  • the electric field applied to the PN junction formed by the protection region 32 and the drift layer 20 is reduced. Therefore, a strong electric field tends to concentrate at the PN junction formed by the protective region 33 and the drift layer 20, where there is no layer above to share the electric field.
  • the depth of the Schottky trench 303 the same as or shallower than the depth of the gate trench 302
  • the electric field applied to the PN junction formed between the protection region 33 and the drift layer 20 can be reduced. . Therefore, destruction of the element when the transistor is in the off state can be suppressed.
  • the electric field applied to the Schottky electrode 71 can also be reduced. Therefore, leakage current when the transistor is in an off state can be reduced.
  • the depth of the Schottky trenches 303 is formed to be the same as or shallower than the depth of the gate trench 302, so that the transistor can be turned off. It is possible to suppress electric field concentration on the body diode formed by the protective region 33 and the drift layer 20 in the structure, thereby preventing destruction of the element. In addition, the electric field applied to the Schottky electrode 71 can be reduced to suppress leakage current.
  • the semiconductor device by suppressing the operation of the body diode during freewheeling operation, the maximum unipolar current density is increased and the destruction of the element when the transistor is in the off state is suppressed. be able to. Furthermore, leakage current can also be reduced, and the trade-off relationship between the two can be improved.
  • the separation region 21 is covered with a photoresist or the like and the ion implantation is performed, but the photoresist may fall down at this time. As the width of the spacing region 21 becomes narrower, the dimensions of the photoresist used also become thinner, which makes the photoresist more likely to fall.
  • the photoresist used during Al ion implantation is also formed in a meandering manner.
  • the photoresist is less likely to fall than when the photoresist is formed in a straight line, and pattern defects can be suppressed.
  • FIG. 3 is a schematic diagram showing a structure when the plan view shown in FIG. 1 is repeatedly and continuously arranged in the direction X and the direction Y.
  • the spacing region 21, the well region 30, and the spacing region 22 are shown for convenience.
  • the structure of the planar type SiC-MOSFET with a built-in SBD is mainly assumed below, it can be applied as appropriate in place of the trench-type SiC-MOSFET with a built-in SBD shown in FIGS. 12 and 13 above.
  • the meandering separation region 21 can be read as a Schottky trench 303 as appropriate.
  • Bands extending in the direction X of the well regions 30 sandwiching the separation region 21 are repeatedly arranged in a stripe pattern in the direction Y. This type of arrangement is called a "stripe type.”
  • a striped well region extending in the direction X is formed. 30 may be formed parallel to the ⁇ 11-20> direction (ie, off direction), or may be formed parallel to a direction orthogonal to the off direction.
  • the meandering period may be changed as appropriate depending on the formation position of the active region within the semiconductor chip.
  • FIG. 4 is a plan view of the end portion of the active region of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to the present embodiment.
  • an active region C is a region in which the spacing region 21 meanders at a constant period
  • a region D near the end of the active region is a region in which the spacing region 21 meanders at an irregular period
  • a terminal end of the active region Part B (active region end) is shown.
  • a region D near the end of the active region is arranged to surround the active region C.
  • the end portion B of the active region is arranged so as to surround a region D near the end of the active region.
  • the current density of the SBD tends to decrease.
  • the period in which the separation region 21 meanders is constant, but in the region D near the end of the active region, the number of meandering periods of the separation region 21 is increased (i.e., the meandering period is constant).
  • the current density of the SBD in the region D near the edge of the active region can be increased. Therefore, it is possible to suppress a decrease in the maximum unipolar current that may occur at the terminal end B of the active region during the reflux operation, and improve the performance of the element.
  • the separation region 21 meanders by including a folding region 221 having a portion extending along the direction X and a portion extending along the direction Y perpendicular to the folded region 221. .
  • the separation region 21 only needs to have a component extending along the direction X and a component extending along the direction Y.
  • the separation area 21A may be provided with a folded area 221A having portions extending in two directions inclined to the direction X, so that the separated area 21A may be repeatedly bent and arranged. Furthermore, there is no restriction on the direction in which the separation region extends, and it may extend in three or more directions. Note that FIG. 5 is a plan view showing a modification of the SBD built-in MOSFET, which is a semiconductor device related to this embodiment.
  • FIG. 6 is a plan view showing a modification of the SBD built-in MOSFET, which is the semiconductor device according to this embodiment.
  • the separation region 21B When the separation region 21B is bent, it may be curved in the folded region 221B, as shown in FIG.
  • the width of the separation area 21B changes during the bending (i.e., the width in the direction Y, the width in the direction inclined to the direction X and the direction Y, and the width in the direction X). (change in ) becomes smaller. Therefore, electric field concentration on the PN junction formed by the separation region 21B and the well region 30 when the transistor is off is easily alleviated.
  • the separation area 21B curves in a curved manner, there is no limit to its curvature, and as long as the width is equal to or less than the width of the separation area 22, the width does not need to be constant.
  • the width of the separation region 21B is constant, local electric field concentration is less likely to occur when the transistor is off, and the element is less likely to be destroyed.
  • the corner portion becomes a curved portion, and the electric field concentration in the area is alleviated.
  • FIG. 7 is a plan view of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to this embodiment.
  • SBD Schottky diode
  • the separation region 21C is provided with a folded region 221C having a portion extending in two directions inclined to the direction X (direction inclined to the direction Y), and is arranged while repeatedly bending in a zigzag pattern between the well regions 30. Note that in the separated region 21C, unlike the separated region 21A, there is no portion that is a component only in the direction Y (that is, a portion between the folded regions 221A).
  • the pattern of the separation region 21C in this embodiment is simple, pattern collapse is less likely to occur when forming the pattern with resist.
  • the period of zigzag bending of the spaced regions 21C or the width of the spaced regions 21 does not need to be constant, and may be applied to either a stripe type or a lattice type (an arrangement in which the spaced areas 22 are arranged in a lattice shape in a plan view). Can be applied.
  • the separation region 21C when the separation region 21C is bent, it may be bent in a curved line. Furthermore, there is no limit to the number of times that the separation region 21C is bent.
  • FIG. 8 is a plan view of a modified example of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to this embodiment.
  • SBD Schottky diode
  • a folded region 222C has portions extending in two directions inclined to the direction By having this, it can be placed while repeatedly bending.
  • the shapes of the well region 30C, contact region 35C, and source region 40C in plan view are also changed.
  • the separation area 22C is bent in a zigzag pattern so that the bending period of the separation area 22C (that is, the period in which the folded area 222C is provided) matches the bending period of the separation area 21C (that is, the period in which the folded area 221C is provided).
  • the spacing region 21C and the spacing region 22C extend in parallel in the direction X, and the cell pitch in the direction Y in FIG. 8 can be narrowed. Therefore, it is possible to downsize the semiconductor chip.
  • the period at which the separation region 22C bends in a zigzag manner or its width does not need to be constant. Moreover, when the separation area 21C and the separation area 22C are bent, they may be bent in a curved line. Moreover, there is no limit to the number of times that the separation region 21C is bent.
  • FIG. 9 is a plan view of a MOSFET with a built-in Schottky diode (SBD), which is a semiconductor device according to this embodiment.
  • the spaced apart regions 21 arranged so as to be bent are repeatedly arranged in one direction (direction Y) in a plan view, but in the present embodiment , grid-like cells including spaced regions 21 are repeatedly arranged at a distance from each other in each of the X direction and the Y direction.
  • This type of structure is called a "lattice type.”
  • a separation region 21D arranged so as to be bent by providing a folding region 221D having a portion extending along the direction X and a portion extending perpendicularly thereto along the direction Y is shown in the direction They are repeatedly arranged spaced apart from each other.
  • the well regions 30D are repeatedly arranged while being spaced apart from each other in the direction X and the direction Y, sandwiching the separation region 21D.
  • contact regions 35D are repeatedly arranged while surrounding the well region 30D and being spaced apart from each other in the X direction and the Y direction.
  • source regions 40D are repeatedly arranged while being spaced apart from each other in the direction X and the direction Y while surrounding the contact region 35D.
  • well regions 30D are repeatedly arranged while surrounding source regions 40D and being spaced apart from each other in direction X and direction Y. Further, the spaced regions 22D are arranged to extend in the X direction and the Y direction while partitioning the well region 30D into a grid pattern.
  • FIG. 10 is a schematic diagram showing an example of cell arrangement in a lattice type. In FIG. 10, only the separation region 21D, well region 30D, and separation region 22D are shown.
  • a unit cell region consisting of an n-type spaced region 21D that roughly corresponds to the SBD and a p-type well region 30D that roughly corresponds to the MOSFET is divided into spaced regions 22D, and It is arranged repeatedly in the direction Y.
  • the separation area 21D is repeatedly bent and arranged as in the first embodiment and the second embodiment.
  • the well region 30D is arranged to surround the separation region 21D. There is no limit to the number of bends of the separation region 21D in the unit cell region, and it may be bent any number of times. Further, depending on the formation position within the semiconductor chip, the period or number of bending of the spaced region 21D in each unit cell region may be changed as appropriate.
  • the semiconductor device according to the first embodiment, the second embodiment, and the third embodiment is applied to a power conversion device.
  • the present technology is not limited to a specific power conversion device, a case will be described below as a fourth embodiment in which the present technology is applied to a three-phase inverter.
  • FIG. 11 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system includes a power source 100, a power conversion device 200, and a load 300.
  • Power supply 100 is a DC power supply and supplies DC power to power conversion device 200.
  • the power source 100 can be composed of various things, for example, it can be composed of a DC system, a solar battery, or a storage battery, or it can be composed of a rectifier circuit or an AC/DC converter connected to an AC system. Good too.
  • the power supply 100 may be configured with a DC/DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs the same, and outputs a drive signal that drives each switching element of the main conversion circuit 201. It includes a drive circuit 202 and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, but is a motor installed in various electrical devices, such as a motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner. .
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown here), and when the switching element switches, it converts DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300. do.
  • the main conversion circuit 201 according to the present embodiment is a two-level, three-phase full bridge circuit, and has six switching elements and each switching element has an opposite configuration. It can be constructed from six freewheeling diodes connected in parallel.
  • a semiconductor device according to any one of the first embodiment, the second embodiment, and the third embodiment is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series every two switching elements to form an upper and lower arm, and each upper and lower arm forms a respective phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the respective upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the drive circuit 202 generates a drive signal to drive the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, according to a control signal from a control circuit 203, which will be described later, a drive signal that turns the switching element on and a drive signal that turns the switching element off are output to the control electrodes of each switching element.
  • the drive signal is a voltage signal (on signal) that is higher than the threshold voltage of the switching element, and when keeping the switching element in the off state, the drive signal is the threshold voltage of the switching element. It becomes a voltage signal (off signal) below the voltage.
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the on state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an on signal is output to the switching element that should be in the on state at each time, and an off signal is output to the switching element that is to be in the off state. In accordance with this control signal, the drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element.
  • the semiconductor devices according to the first embodiment, the second embodiment, and the third embodiment are applied as the switching elements of the main conversion circuit 201, thereby achieving low loss.
  • the present technology is not limited to this and can be applied to various power conversion devices.
  • the power conversion device 200 is a two-level power conversion device in this embodiment, it may be a three-level or multi-level power conversion device, and when supplying power to a single-phase load, the present technology may be applied to a single-phase inverter. may be applied. Furthermore, when power is supplied to a DC load or the like, the present technology can also be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which this technology is applied is not limited to cases where the above-mentioned load is an electric motor; for example, the power converter is a power source for an electrical discharge machine, a laser processing machine, an induction heating cooker, or a non-contact device power supply system. It can also be used as a device, and furthermore, it can be used as a power conditioner for a solar power generation system or a power storage system.
  • the replacement may be performed across multiple embodiments. That is, the respective configurations shown as examples in different embodiments may be combined to produce similar effects.
  • the semiconductor device includes a first conductivity type (n type) drift layer 20 and a plurality of second conductivity type (p type) well regions 30 (or well regions 30). region 30C, well region 30D), n-type source region 40 (or source region 40, source region 40D), n-type first separation region, n-type second separation region, and gate insulation. It includes a film 50, a gate electrode 60, a Schottky electrode 71, an ohmic electrode 70, and a source electrode 80.
  • the first separation area corresponds to at least one of separation area 21, separation area 21A, separation area 21B, separation area 21C, separation area 21D, etc., for example.
  • the second separation area corresponds to, for example, at least one of the separation area 22, the separation area 22C, the separation area 22D, and the like.
  • Drift layer 20 is provided on the upper surface of n-type semiconductor substrate 10 .
  • the well regions 30 are provided in the surface layer of the drift layer 20 so as to be spaced apart from each other.
  • Source region 40 is provided in the surface layer of well region 30.
  • the separation region 21 is a region between the plurality of well regions in the surface layer of the drift layer 20.
  • the spacing region 22 is a region between the plurality of well regions in the surface layer of the drift layer 20, and is a region different from the spacing region 21.
  • Gate insulating film 50 is provided in contact with well region 30 sandwiched between source region 40 and drift layer 20 .
  • Gate electrode 60 is provided in contact with gate insulating film 50 .
  • the Schottky electrode 71 is provided on the upper surface of the spaced region 21 and forms a Schottky junction with the spaced region 21 .
  • Ohmic electrode 70 is provided on the upper surface of source region 40 .
  • Source electrode 80 is provided in contact with Schottky electrode 71 and ohmic electrode 70 .
  • the separation region 21 extends in a first direction and a second direction that is different from the first direction in plan view.
  • the first direction corresponds to, for example, the direction X.
  • the second direction corresponds to, for example, the direction Y.
  • the separation area 21 has at least one first folding area that is folded back in the Y direction.
  • the first folding area corresponds to at least one of the folding area 221, the folding area 221A, the folding area 221B, the folding area 221C, the folding area 221D, etc., for example.
  • the separation region 22 extends at least in the direction X in plan view. Further, the width of the separation region 22 in the direction Y is greater than or equal to the width of the separation region 21 in the direction X or the direction Y.
  • the n-type concentration in the separation region 21 is not increased or the width of the separation region 21 is not widened, and the n-type gas flows through the SBD.
  • the amount of electrons can be increased and the maximum unipolar current density can be increased.
  • the width of the separation region 21 narrower than the width of the separation region 22, the electric field applied to the PN junction formed between the separation region 21 and the well region 30 can be reduced. Therefore, the maximum unipolar current density can be increased while relaxing the electric field applied to the body diode when the transistor is in the off state.
  • a plurality of folding regions 221 of the separation region 21 are provided. According to such a configuration, the folded regions 221 are repeatedly provided, thereby making it possible to form the separation region 21 into a meandering shape. Therefore, the amount of electrons flowing through the SBD can be increased without increasing the n-type concentration of the separation region 21 or increasing the width of the separation region 21, and the maximum unipolar current density can be increased. can.
  • the folding regions 221 of the separation region 21 are provided at constant distance intervals. According to such a configuration, by making the cycle (distance interval) of the meandering of the spaced region 21 constant, the maximum unipolar current density in the active region in the semiconductor chip becomes uniform, improving the performance of the element. be able to. Furthermore, various calculations have confirmed that the structure improves the maximum unipolar current density.
  • the separation area 21 has a zigzag shape in plan view. According to such a configuration, the separation area 21 can be formed into a zigzag shape by the repeatedly provided folding areas 221. Therefore, the amount of electrons flowing through the SBD can be increased without increasing the n-type concentration of the separation region 21 or increasing the width of the separation region 21, and the maximum unipolar current density can be increased. can. Moreover, since the separation regions 21 are arranged in a meandering zigzag shape, the photoresist used in the Al ion implantation is also formed in a meandering manner. In this case, the photoresist is less likely to fall than when the photoresist is formed in a straight line, and pattern defects can be suppressed.
  • the separation region 22C extends in the direction Y in plan view.
  • the separation area 22C has at least one second folding area that is folded back in the Y direction.
  • the second folding area corresponds to, for example, the folding area 222C.
  • the direction X is orthogonal to the direction Y.
  • the well region 30 (or the well region 30C) and the gate electrode 60 have a stripe shape extending in the direction X in a plan view. According to such a configuration, since the meandering spaced regions 21 can be arranged continuously in the direction Cheap. Moreover, according to such a configuration, since the meandering shapes extend in directions orthogonal to each other, layout is easy.
  • the folded region 221B has a curved shape in plan view. According to such a configuration, a change in the width of the separation area 21B when the separation area 21B bends becomes small. Therefore, electric field concentration on the PN junction formed by the separation region 21B and the well region 30 when the transistor is off is easily alleviated.
  • the semiconductor device includes a trench that penetrates the well region 30 and reaches the drift layer 20. Then, the gate insulating film 50 is formed in the trench to cover the side surface of the well region 30 sandwiched between the source region 40 and the drift layer 20. Further, the gate electrode 60 is formed in the trench surrounded by the gate insulating film 50. According to such a configuration, the technique described in the above embodiment can be applied not only to a planar gate type MOSFET but also to a trench gate type MOSFET.
  • the power conversion device includes the above-described semiconductor device, and includes a main conversion circuit 201 that converts and outputs input power, and a main conversion circuit 201 that drives the semiconductor device.
  • the semiconductor device includes a drive circuit 202 that outputs a drive signal for controlling the drive circuit 202 to the semiconductor device, and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the material may contain other additives, such as This includes alloys, etc.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in this specification, a case where one component consists of a plurality of structures This includes a case where one component corresponds to a part of a certain structure, and a case where a plurality of components are included in one structure.
  • each component in the embodiments described above includes structures having other structures or shapes as long as they exhibit the same function.

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Abstract

トランジスタのオフ状態においてボディダイオードにかかる電界を緩和しつつ、最大ユニポーラ電流密度を高める。半導体装置は、第１の離間領域と、第２の離間領域とを備え、第１の離間領域が、平面視で第１の方向および第２の方向に向かって延び、第１の離間領域が、第２の方向において折り返す少なくとも１つの第１の折り返し領域を有し、第２の離間領域が、平面視で少なくとも第１の方向に延び、第２の離間領域の第２の方向における幅が、第１の離間領域の第１の方向または第２の方向における幅以上である。

Description

半導体装置、および、電力変換装置
　本願明細書に開示される技術は、半導体装置に関するものである。
　炭化珪素を用いる縦型金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）では、ユニポーラ型のダイオードを還流ダイオードとして内蔵することがある。
　たとえば、特許文献１では、ユニポーラ型のダイオードとしてショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ、すなわち、ＳＢＤ）をＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。
　このような、活性領域にユニポーラ型、すなわち、多数キャリアのみで通電するダイオードを内蔵するユニポーラ型トランジスタでは、ユニポーラ型ダイオードの拡散電位、すなわち、通電動作が始まる電圧を、ＭＯＳ構造におけるＰＮ接合（以下、ボディダイオードと呼ぶ場合がある）の通電動作が始まる電圧よりも低く設計することで、ボディダイオードにおける順方向電流および欠陥拡張を抑制することができる。
特開２０１８－０４９９５１号公報
　ＳＢＤが内蔵されたＭＯＳＦＥＴにおいて、特定の電流密度の電流をＳＢＤに通流するとボディダイオードの通電が始まる。この特定の電流密度を最大ユニポーラ電流密度と定義する。
　ＳＢＤの幅または長さ、つまり面積を大きく設計すると、最大ユニポーラ電流密度が増大してボディダイオードに流れる電流を抑制することができる。その一方で、トランジスタのオフ状態時にＳＢＤ周囲に形成されるＰＮダイオードに電界が集中しやすく、漏れ電流が流れて発熱することで素子または回路が破壊されてしまう場合がある。
　以上のことから、最大ユニポーラ電流密度を高めるためにＳＢＤ面積を大きく設計したいという事情と、逆にトランジスタがオフの状態時に素子の破壊を防ぐために、ＳＢＤ面積を狭く設計したいという事情が存在する。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、トランジスタのオフ状態においてボディダイオードにかかる電界を緩和しつつ、最大ユニポーラ電流密度を高めるための技術である。
　本願明細書に開示される技術の第１の態様である半導体装置は、第１の導電型の半導体基板の上面に設けられる第１の導電型のドリフト層と、前記ドリフト層の表層に互いに離隔して設けられる複数の第２の導電型のウェル領域と、前記ウェル領域の表層に設けられる第１の導電型のソース領域と、前記ドリフト層の前記表層における、複数の前記ウェル領域の間の領域である第１の導電型の第１の離間領域と、前記ドリフト層の前記表層における複数の前記ウェル領域の間の領域であり、かつ、前記第１の離間領域とは異なる領域である、第１の導電型の第２の離間領域と、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、前記ゲート絶縁膜に接触して設けられるゲート電極と、前記第１の離間領域の上面に設けられ、前記第１の離間領域とショットキー接合するショットキー電極と、前記ソース領域の上面に設けられるオーミック電極と、前記ショットキー電極と前記オーミック電極とに接触して設けられるソース電極とを備え、前記第１の離間領域が、平面視で第１の方向および前記第１の方向とは異なる方向である第２の方向に向かって延び、前記第１の離間領域が、前記第２の方向において折り返す少なくとも１つの第１の折り返し領域を有し、前記第２の離間領域が、平面視で少なくとも前記第１の方向に延び、前記第２の離間領域の前記第２の方向における幅が、前記第１の離間領域の前記第１の方向または前記第２の方向における幅以上である。
　本願明細書に開示される技術の少なくとも第１の態様によれば、第１の離間領域に第１の折り返し領域を設けることによって、最大ユニポーラ電流密度を高めることができる。一方で、第１の離間領域の幅を第２の離間領域の幅よりも狭くすることで、第１の離間領域とウェル領域とで形成されるＰＮ接合部にかかる電界を軽減することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの平面図である。 図１中の断面Ａ－Ａ’における断面模式図である。 図１に示された平面図を方向Ｘおよび方向Ｙに繰り返し連続して配置した場合の構造を示す概略図である。 実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの、活性領域の終端部の平面図である。 実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの変形例を示す平面図である。 実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの変形例を示す平面図である。 実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの平面図である。 実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの変形例の平面図である。 本実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの平面図である。 格子型におけるセルの配置の例を示す概略図である。 実施の形態に関する電力変換装置を適用した電力変換システムの構成を示すブロック図である。 実施の形態に関する半導体装置であるＳＢＤ内蔵トレンチＭＯＳＦＥＴの活性領域の構成の例を示す平面図である。 図１２中の断面Ａ－Ａ’における断面模式図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるために、それらのすべてが必ずしも必須の特徴ではない。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化などが図面においてなされる。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、本願明細書に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
　また、本願明細書に記載される説明において、「第１の」または「第２の」などの序数が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態の内容はこれらの序数によって生じ得る順序などに限定されるものではない。
　また、本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しないものである。
　また、本願明細書に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体または下面自体に加えて、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「Ａの上面に設けられるＢ」と記載される場合、ＡとＢとの間に別の構成要素「Ｃ」が介在することを妨げるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置について説明する。
　本明細書においては、第１の導電型をｎ型、第２の導電型をｐ型として説明するが、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの平面図である。当該平面図は、ソース電極、ゲート配線層または絶縁膜などを省略して、半導体基板を上方から平面視した場合の図である。図２は、図１中の断面Ａ－Ａ’における断面模式図である。
　図１において、方向Ｘおよび方向Ｙに向かって延び、方向Ｙにおいて折り返す折り返し領域２２１を有する離間領域２１が設けられている。なお、図１においては、折り返し領域２２１は複数設けられているが、折り返し領域２２１が１つ設けられている場合であってもよい。
　図２において、低抵抗でｎ型の半導体基板１０の上面に、ｎ型のドリフト層２０が形成されている。また、ドリフト層２０の表層部に、ｐ型のウェル領域３０が複数設けられている。
　ウェル領域３０のそれぞれの表層部には、ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型のソース領域４０が形成されている。
　それぞれのウェル領域３０の表層部におけるソース領域４０の側方には、低抵抗でｐ型のコンタクト領域３５が形成されている。また、ドリフト層２０の表層部の互いに離隔するウェル領域３０の間には、ｎ型の離間領域２１が形成されている。
　離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度よりも高くても低くてもよい。
　離間領域２１の上面には、離間領域２１とショットキー接続するショットキー電極７１が形成されている。ここで、ショットキー電極７１は、平面視で、少なくとも離間領域２１を覆うように形成されていること、つまり、ショットキー電極７１の面積が離間領域２１の面積よりも大きいことが望ましい。
　離間領域２１とは異なる、ドリフト層２０の表層部の互いに離隔するウェル領域３０の間の領域は、ｎ型の離間領域２２となっている。離間領域２２は、離間領域２１の幅と同じ幅、または、離間領域２１の幅よりも広い幅を有する。換言すると、離間領域２１は、離間領域２２の幅と同じ幅、または、離間領域２２の幅よりも狭い幅を有する。
　離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度よりも高くても低くてもよい。
　ウェル領域３０の上面、ウェル領域３０間の離間領域２２の上面、および、それぞれのウェル領域３０内のソース領域４０の上面には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０は、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０に接触して設けられる。
　ゲート絶縁膜５０の上面のうち、平面視でソース領域４０およびウェル領域３０と重なる範囲には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下方で、ゲート絶縁膜５０を介して対向するウェル領域３０の表層部を、チャネル領域と呼ぶ。
　ソース領域４０の上面の一部およびコンタクト領域３５の上面の一部には、オーミック電極７０が形成されている。そして、オーミック電極７０およびショットキー電極７１を覆って、ソース電極８０が形成されている。
　ソース領域４０は、オーミック電極７０を介して電子の授受を容易に行うことができる。ウェル領域３０は、低抵抗のコンタクト領域３５およびオーミック電極７０を介して、正孔の授受を容易に行うことができる。
　ただし、オーミック電極７０は、離間領域２１とは接触していない。これは、離間領域２１とソース電極８０との間に形成されるショットキー接合を、オーミック接触でバイパスさせないためである。具体的には、離間領域２１とオーミック電極７０とは、コンタクト領域３５とウェル領域３０とで電気的に隔てられている。
　層間絶縁膜５５は、ゲート電極６０を覆って形成される。そして、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成されたコンタクトホール９０を介して、オーミック電極７０の上面、ショットキー電極７１の上面、および、コンタクト領域３５の上面に、ソース電極８０が接触している。
　一方で、半導体基板１０の下面には、ドレイン電極８４が形成されている。
　図１に示されるように、ウェル領域３０、コンタクト領域３５および離間領域２２は、方向Ｘに沿って延びてストライプ形状に形成される。また、図２におけるゲート電極６０も、方向Ｘに沿って延びて形成される。
　離間領域２１は、方向Ｘと、方向Ｘとは異なる方向である方向Ｙとに沿って延び、ウェル領域３０の間を繰り返し折り返しながら配置される（当該折り返しは、折り返し領域２２１において生じる）。これを蛇行状（ジグザグ形状）に配置されると定義する。
　離間領域２１を蛇行状に配置する際、離間領域２１の幅は離間領域２２の幅と同じ幅か、または、離間領域２２の幅よりも狭い幅となるようにする。
　図１では、方向Ｘは、ウェル領域３０、コンタクト領域３５および離間領域２２が延びる方向と平行な方向であり、方向Ｙは、方向Ｘと直交する方向である。
　＜半導体装置の動作について＞
　次に、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作について説明する。以下、半導体材料が４Ｈ型の炭化珪素である炭化珪素半導体装置を例として説明する。この場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。
　まず、還流動作の場合について説明する。
　還流動作では、ソース電極８０からドレイン電極８４に電流が流れようとする。特にゲート電極６０にオフ電圧が印加されている場合、チャネルを通る電流経路が存在しない。
　このとき、ウェル領域３０とドリフト層２０とからなるボディダイオードよりも低電圧でオンする、離間領域２１とショットキー電極７１との間のＳＢＤが形成されているので、電流密度が低い場合には還流電流がすべてＳＢＤに流れ、ボディダイオードには流れない。
　しかしながら、電流密度が高まると、ショットキー界面および離間領域２１で生じる電圧降下として、約２Ｖを超える電圧が発生し、それが並列するＰＮ接合に印加され、ボディダイオードの通流が開始する。
　このときの電流密度、すなわち、最大ユニポーラ電流密度を高めるには、離間領域２１の抵抗を下げるために、離間領域２１のｎ型濃度を高めるか、離間領域２１の幅を広げるのが有効である。しかしながら、いずれの方法においても、トランジスタのオフ状態においてショットキー界面またはＰＮ接合部に印加される電界強度が増大してしまう。
　ここで、本実施の形態のように離間領域２１を蛇行して配置すると、離間領域２１のｎ型濃度を高めずに、また、離間領域２１の幅を広げずに、ＳＢＤを介して流通する電子の量を増大させることができ、最大ユニポーラ電流密度を高めることができる。
　また、離間領域２１の蛇行の周期を小さくするほど、ＳＢＤを介して流通する電子の量を増大することができるため、最大ユニポーラ電流密度をさらに高めることができる。
　次に、トランジスタがオフの場合について説明する。
　トランジスタがオフの状態では、離間領域２１とウェル領域３０とで形成されるＰＮ接合部と、離間領域２２とウェル領域３０とで形成されるＰＮ接合部とに電界が集中しやすい。
　離間領域２１とウェル領域３０とで形成されるＰＮ接合部と、離間領域２２とウェル領域３０とで形成されるＰＮ接合部とにおける電界集中を緩和する方法として、離間領域２１の幅と離間領域２２の幅とをそれぞれ狭くすることが考えられる。離間領域２１の幅と離間領域２２の幅とを狭くすると、トランジスタのオフ状態における離間領域２１と離間領域２２とにおける電位変動がそれぞれ小さくなる。そのため、離間領域２１とウェル領域３０とで形成されるＰＮ接合部と、離間領域２２とウェル領域３０とで形成されるＰＮ接合部への電界集中を、それぞれ緩和することができる。
　図２に示されるように離間領域２２の上面にはゲート絶縁膜５０が形成されており、トランジスタのオフ状態における逆方向電圧の印加によって、デバイス全体にかかる電圧をゲート絶縁膜５０が分担する。そうすることで、離間領域２２とウェル領域３０とで形成されるＰＮ接合部にかかる電界が軽減される。このため、上面に電界を分担する層が存在しない、離間領域２１とウェル領域３０とで形成されるＰＮ接合部では、強い電界が集中しやすい。
　そこで、離間領域２１の幅を離間領域２２の幅よりも狭くすると、離間領域２１とウェル領域３０とで形成されるＰＮ接合部にかかる電界を軽減することができる。そのため、トランジスタのオフ状態時における素子の破壊を抑制することができる。
　以上の理由によって、離間領域２１を蛇行して配置する際に、離間領域２１の幅を離間領域２２の幅と同じかそれよりも狭くなるようにすることで、トランジスタがオフの状態における離間領域２１とウェル領域３０とで形成されるボディダイオードへの電界集中を抑制して、素子の破壊を防ぐことができる。
　以上のように、本実施の形態に関する半導体装置によれば、還流動作時のボディダイオードの動作を抑制することで、最大ユニポーラ電流密度を高めるとともに、トランジスタのオフ状態時における素子の破壊を抑制することができ、両者のトレードオフ関係を改善することができる。
　＜半導体装置の製造方法について＞
　次に、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。以下では、半導体材料が４Ｈ型の炭化珪素の炭化珪素半導体装置を例として説明する。
　まず、第１の主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上面に、化学気相堆積法（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によって、たとえば、１×１０１５ｃｍ－３以上、かつ、１×１０１７ｃｍ－３以下の不純物濃度で、たとえば、５μｍ以上、かつ、５０μｍ以下の厚さの炭化珪素からなるｎ型のドリフト層２０をエピタキシャル成長させる。
　次に、ドリフト層２０の上面の所定の領域にフォトレジストなどによって注入マスクを形成し、さらに、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、ドリフト層２０の上面から離れた深さで最大値を有し、その濃度が、たとえば１×１０１７ｃｍ－３以上、かつ、１×１０１９ｃｍ－３以下であり、ドリフト層２０の不純物濃度よりも高くする。これに対し、ドリフト層２０の上面では、注入されたＡｌの不純物濃度が薄くなっており、その濃度が、たとえば１×１０１５ｃｍ－３以上、かつ、１×１０１８ｃｍ－３以下である。その後、注入マスクを除去する。本工程においてＡｌイオン注入された領域が、ウェル領域３０となる。
　次に、ドリフト層２０の上面にフォトレジストなどによって注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えない、たとえば０．５μｍ以上、かつ、３μｍ以下とする。望ましくは、高濃度な注入欠陥がウェル領域３０の内側にとどまるよう、Ａｌのイオン注入の注入深さはウェル領域３０よりも浅くする。また、イオン注入されたＡｌの不純物濃度は、たとえば１×１０１９ｃｍ－３以上、かつ、１×１０２１ｃｍ－３以下であり、ドリフト層２０の不純物濃度よりも高く、かつ、ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によってＡｌがイオン注入された領域が、コンタクト領域３５となる。
　次に、ドリフト層２０の上面のうち、平面視でウェル領域３０の内側の所定の箇所が開口するようにフォトレジストなどによって注入マスクを形成する。そして、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは、ウェル領域３０の厚さよりも浅いものとする。また、イオン注入されるＮの不純物濃度は、１×１０１８ｃｍ－３以上、かつ、１×１０２１ｃｍ－３以下であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。シート抵抗またはオーミック電極７０との接触抵抗を減らすために、Ｎの不純物濃度は１×１０１９ｃｍ－３を超える濃度であることが好ましい。本工程でＮが注入された領域のうち、ｎ型の導電型を示す領域がソース領域４０となる。
　次に、熱処理装置（ここでは図示せず）によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、たとえば１３００℃以上、かつ、１９００℃以下の温度で、たとえば３０秒以上、かつ、１時間以下の時間でアニール処理を行う。このアニール処理によって、イオン注入されたＮおよびＡｌを電気的に活性化させる。
　次に、ＣＶＤ法またはフォトリソグラフィー技術などを用いて、活性領域（すなわち、ウェル領域３０が形成された領域にほぼ対応する領域）以外の領域のドリフト層２０の上面に、膜厚がゲート酸化膜の膜厚よりも厚い、たとえば０．５μｍ以上、かつ、２μｍ以下である、酸化珪素からなるフィールド絶縁膜（ここでは図示しない）を形成する。
　次に、フィールド絶縁膜に覆われていないドリフト層２０の上面を熱酸化して、所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。続いて、ゲート絶縁膜５０の上面およびフィールド絶縁膜の上面に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法によって形成し、さらに、これをパターニングすることによってゲート電極６０を形成する。
　次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法によって形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達するコンタクトホール９０を形成する。
　次に、スパッタ法などによってＮｉを主成分とする金属膜を形成した後、たとえば６００℃以上、かつ、１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜とコンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。
　続いて、上記の反応で形成されたシリサイド以外の残留している金属膜をウェットエッチングによって除去する。これによって、オーミック電極７０が形成される。
　続いて、半導体基板１０の下面（第２の主面）にＮｉを主成分とする金属膜を形成し、さらに熱処理することによって、半導体基板１０の下面側に裏面オーミック電極（ここでは、図示しない）を形成する。
　次に、フォトレジストなどによるパターニングを用いて、離間領域２１の上面における層間絶縁膜５５とゲート絶縁膜５０とを除去する。除去する方法としては、ショットキー界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。ウェットエッチングの後、フォトレジストを用いた場合にはそれを除去する。
　続いて、スパッタ法などによって、ショットキー電極となる金属膜を堆積し、フォトレジストなどによるパターニングを用いて、コンタクトホール９０内の離間領域２１の上面にショットキー電極７１を形成する。ショットキー電極７１の材料は、たとえばＴｉ、Ｍｏなどであればよい。
　次に、上記のショットキー電極７１までが形成されたドリフト層２０の上面に、スパッタ法または蒸着法によってＡｌなどの配線金属を形成する。そして、フォトリソグラフィー技術によって所定の形状に加工することで、ソース側のオーミック電極７０と、ショットキー電極７１に接触するソース電極８０と、ゲート電極６０に接触するゲートパッド（ここでは図示しない）およびゲート配線（ここでは図示しない）とを形成する。
　さらに、半導体基板１０の下面に形成された裏面オーミック電極（ここでは図示しない）の下面に金属膜であるドレイン電極８４を形成すれば、図１および図２に示された半導体装置が完成する。
　なお、本実施の形態においては、それぞれのイオン注入を所定の順序で行う例が示されたが、イオン注入の順序は、適宜変更されてもよい。また、半導体基板１０の下面における裏面オーミック電極、半導体基板１０の上面におけるオーミック電極７０およびショットキー電極７１の形成順序は、適宜変更されてもよい。
　また、本実施の形態においては、ショットキー電極７１は、離間領域２１の上面およびウェル領域３０の上面のみに形成される例が示されたが、ショットキー電極７１は、オーミック電極７０の上面または層間絶縁膜５５の上面に形成されていてもよい。
　また、本実施の形態では、チャネルまたはショットキー電極７１が半導体基板１０の主面と平行に形成されるプレーナ型が想定されたが、チャネルまたはショットキー電極７１が半導体基板１０の主面と斜めまたは垂直に形成されるトレンチ型であってもよい。つまり、ウェル領域３０を貫通してドリフト層２０まで達するトレンチを設け、トレンチの内側に、ゲート絶縁膜５０およびゲート電極６０が形成される、トレンチゲートを有していてもよい。
　図１２は、本実施の形態に関する半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの活性領域の構成の例を示す平面図である。また、図１３は、図１２中の断面Ａ－Ａ’における断面模式図である。
　図１２および図１３において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の上面に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の表層部には、ｐ型の炭化珪素で構成されるウェル領域３０が形成されている。
　ウェル領域３０の一部の表層部には、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。ウェル領域３０の表層部におけるソース領域４０と隣接する領域には、低抵抗のｐ型のコンタクト領域３５が形成されている。
　また、活性領域において、ソース領域４０とウェル領域３０とを貫通してドリフト層２０に達する、ゲートトレンチ３０２が形成されている。
　また、ゲートトレンチ３０２が形成される箇所とは異なる箇所において、ソース領域４０とウェル領域３０とを貫通してドリフト層２０に達する、ショットキートレンチ３０３が形成されている。
　ゲートトレンチ３０２とショットキートレンチ３０３とは、交互に、かつ、互いに平行に延びて配置されている。また、ゲートトレンチ３０２とショットキートレンチ３０３とは、同じ幅で形成されていてもよいし、両者の幅が異なっていてもよい。
　ゲートトレンチ３０２内には、酸化珪素からなるゲート絶縁膜５０Ａに周囲を囲まれてゲート電極６０Ａが形成されている。ゲート電極６０Ａは、不純物濃度が高い低抵抗の多結晶珪素で構成されている。ゲート電極６０Ａの上面には、酸化珪素からなる層間絶縁膜５５が形成されている。
　ショットキートレンチ３０３内には、ショットキー電極７１Ａに周囲を囲まれてソース電極８０が形成されている。ショットキー電極７１Ａは、ドリフト層２０に接触して形成され、ドリフト層２０とショットキー接続する。また、ゲートトレンチ３０２の底面と接触するドリフト層２０内には、ｐ型の保護領域３２が形成されている。また、ショットキートレンチ３０３の底面と接触するドリフト層２０内には、ｐ型の保護領域３３が形成されている。保護領域３２と保護領域３３との深さは同じであっても異なっていてもよい。また、保護領域３２と保護領域３３との不純物濃度は同じであっても異なっていてもよい。
　ソース領域４０の上面の一部およびコンタクト領域３５の上面の一部には、オーミック電極７０が形成されている。そして、オーミック電極７０およびショットキー電極７１Ａを覆って、ソース電極８０が形成されている。
　一方で、半導体基板１０の下面には、ドレイン電極８４が形成されている。
　本実施の形態に関する半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作について、以下説明する。
　まず、還流動作の場合について説明する。
　還流動作は、プレーナ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの場合と同様に、電流密度が低い場合には、還流電流はすべてＳＢＤに流れ、ボディ電流には流れない。一方で、電流密度が高い場合には、ショットキー界面およびショットキートレンチ３０３とゲートトレンチ３０２とで挟まれた領域である離間領域３４で生じる電圧降下として、約２Ｖを超える電圧が発生し、それが並列するＰＮ接合に印加され、ボディダイオードの通流が開始される。
　この場合の電流密度、すなわち、最大ユニポーラ電流密度を高めるには、離間領域３４の抵抗を下げるために、離間領域３４のｎ型濃度を高めるか、離間領域３４の深さを深くする（すなわち、ゲートトレンチ３０２およびショットキートレンチ３０３の深さを深くする）ことが有効である。
　しかしながら、いずれの方法においても、トランジスタのオフ状態においてショットキー界面またはＰＮ接合部に印加される電界強度が増大してしまう。
　ここで、本実施の形態におけるようにショットキートレンチ３０３を蛇行して配置するとそれに伴って離間領域３４も蛇行して配置される。ここで、ジグザグ形状に蛇行するショットキートレンチ３０３が方向Ｙにおいて折り返す領域を折り返し領域３０４とする。図１２においては、折り返し領域３０４は一定の間隔で複数設けられるが、折り返し領域３０４が設けられる間隔は一定でなくてもよい。
　このような場合には、離間領域３４のｎ型濃度を高めずに、また、離間領域３４の深さを深くせずに（すなわち、ゲートトレンチ３０２およびショットキートレンチ３０３の深さを深くせずに）、ＳＢＤを介して流通する電子の量を増大させることができ、最大ユニポーラ電流密度を高めることができる。
　次に、トランジスタがオフの場合について説明する。
　トランジスタがオフの状態では、保護領域３２とドリフト層２０とで形成されるＰＮ接合部と、保護領域３３とドリフト層２０とで形成されるＰＮ接合部とに電界が集中しやすい。
　保護領域３２とドリフト層２０とで形成されるＰＮ接合部と、保護領域３３とドリフト層２０とで形成されるＰＮ接合部とにおける電界集中を緩和する方法として、離間領域３４の深さを浅くする（すなわち、ゲートトレンチ３０２およびショットキートレンチ３０３の深さをそれぞれ浅くする）ことが考えられる。ゲートトレンチ３０２およびショットキートレンチ３０３の深さを浅くすると、トランジスタのオフ状態における離間領域３４における電位変動が小さくなる。そのため、保護領域３２とドリフト層２０とで形成されるＰＮ接合部と、保護領域３３とドリフト層２０とで形成されるＰＮ接合部への電界集中を、それぞれ緩和することができる。
　図１３に示されるように保護領域３２の上部にはゲート絶縁膜５０Ａが形成されており、トランジスタのオフ状態における逆方向電圧の印加によって、デバイス全体にかかる電圧をゲート絶縁膜５０Ａが分担する。そうすることで、保護領域３２とドリフト層２０とで形成されるＰＮ接合部にかかる電界が軽減される。このため、上部に電界を分担する層が存在しない、保護領域３３とドリフト層２０とで形成されるＰＮ接合部では、強い電界が集中しやすい。
　そこで、ショットキートレンチ３０３の深さをゲートトレンチ３０２の深さと同じかそれよりも浅くすることで、保護領域３３とドリフト層２０とで形成されるＰＮ接合部にかかる電界を軽減することができる。そのため、トランジスタのオフ状態の場合における素子の破壊を抑制することができる。
　加えて、ショットキートレンチ３０３の深さをゲートトレンチ３０２の深さと同じかそれよりも浅くすると、ショットキー電極７１にかかる電界も軽減することができる。そのため、トランジスタのオフ状態の場合におけるリーク電流を低減することができる。
　以上の理由によって、ショットキートレンチ３０３を蛇行して配置する際に、ショットキートレンチ３０３の深さをゲートトレンチ３０２の深さと同じかそれよりも浅くなるように形成することで、トランジスタのオフ状態における保護領域３３とドリフト層２０とで形成されるボディダイオードへの電界集中を抑制して、素子の破壊を防ぐことができる。加えて、ショットキー電極７１にかかる電界を低減してリーク電流を抑制することができる。
　以上のように、本実施の形態に関する半導体装置によれば、還流動作時のボディダイオードの動作を抑制することで、最大ユニポーラ電流密度を高めるとともに、トランジスタのオフ状態時における素子の破壊を抑制することができる。さらに、リーク電流を低減することもでき、両者のトレードオフ関係を改善することができる。
　なお、Ａｌイオンを注入してウェル領域３０を形成する際に、離間領域２１の部分はフォトレジストなどで覆ってイオン注入が行われるが、この際に当該フォトレジストが倒れてしまうことがある。離間領域２１の幅が狭くなるほど、用いられるフォトレジストの寸法も細くなるため、フォトレジストが倒れやすくなる。
　一方で本実施の形態では、離間領域２１が蛇行して配置されているため、Ａｌイオン注入の際に用いられるフォトレジストも蛇行して形成することとなる。この場合、直線状にフォトレジストを形成する場合よりもフォトレジストが倒れにくくなり、パターン欠陥の発生を抑制することができる。
　図３は、図１に示された平面図を方向Ｘおよび方向Ｙに繰り返し連続して配置した場合の構造を示す概略図である。図３においては、便宜上、離間領域２１、ウェル領域３０および離間領域２２のみが示されている。なお、以下においては主にプレーナ型のＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの構造が想定されるが、上記の図１２および図１３に示されたトレンチ型のＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴに置き換えて適宜適用可能である。その場合には、蛇行する離間領域２１がショットキートレンチ３０３に適宜読み替えられる。
　図３では、平面視でＳＢＤにほぼ対応するｎ型の離間領域２１を方向Ｙにおいて挟んで、平面視でＭＯＳＦＥＴにほぼ対応するｐ型のウェル領域３０が形成されている。そして、離間領域２１を挟むウェル領域３０の方向Ｘに延びる帯が、方向Ｙにおいてストライプ状に繰り返し配置されている。このような配置を「ストライプ型」と呼ぶ。
　上記のストライプ型において、半導体基板１０の上面（第１の主面）の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面である場合、方向Ｘに延びるストライプ状のウェル領域３０を＜１１－２０＞方向（すなわち、オフ方向）に平行に形成してもよいし、オフ方向の直交方向に平行に形成してもよい。
　また、図３に例が示されるようなＳＢＤ内蔵ＭＯＳＦＥＴが形成された領域を活性領域と呼ぶと、離間領域２１が方向Ｘおよび方向Ｙに向かって延びる周期が一定である場合、すなわち、蛇行の周期が一定である場合、半導体チップ内の活性領域における最大ユニポーラ電流密度が一様となり、素子の性能を高めることができる。ただし、半導体チップ内の活性領域の形成位置によって、蛇行の周期は適宜変更されてもよい。
　図４は、本実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの、活性領域の終端部の平面図である。図４においては、離間領域２１が蛇行する周期が一定の領域である活性領域Ｃと、離間領域２１が蛇行する周期が一定ではない領域である活性領域端の近傍領域Ｄと、活性領域の終端部Ｂ（活性領域端）とが示されている。活性領域端の近傍領域Ｄは、活性領域Ｃを囲むように配置されている。また、活性領域の終端部Ｂは、活性領域端の近傍領域Ｄを囲むように配置されている。
　活性領域の終端部Ｂでは、ＳＢＤの電流密度が小さくなる傾向がある。このため、図４に例が示されるように、活性領域Ｃでは離間領域２１が蛇行する周期は一定であるが、活性領域端の近傍領域Ｄでは離間領域２１の蛇行回数を増やす（すなわち、蛇行する周期を短くする）ことで、活性領域端の近傍領域ＤにおけるＳＢＤの電流密度を高めることができる。そのため、還流動作時に活性領域の終端部Ｂで発生しうる最大ユニポーラ電流の低下を抑制し、素子の性能を高めることができる。
　なお、図１では、離間領域２１は、方向Ｘに沿って延びる部分とそれとは直交して方向Ｙに沿って延びる部分とを有する折り返し領域２２１を備えることで、蛇行する例が示されている。しかしながら、離間領域２１は、方向Ｘに沿って延びる成分と、方向Ｙに沿って延びる成分とをそれぞれ有していればよい。
　つまり、図５に例が示されるように、離間領域２１Ａが、方向Ｘと傾斜する２方向に向かって延びる部分を有する折り返し領域２２１Ａを備えることで、繰り返し折れ曲がりながら配置されてもよい。また、離間領域が延びる方向に制限はなく、３方向以上に延びてもよい。なお、図５は、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの変形例を示す平面図である。
　＜変形例について＞
　図６は、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの変形例を示す平面図である。離間領域２１Ｂが折れ曲がる際、図６に例が示されるように折り返し領域２２１Ｂにおいて曲線的に曲がってもよい。離間領域２１Ｂが平面視で曲線的に曲がる場合、曲がる際の離間領域２１Ｂの幅の変化（すなわち、方向Ｙにおける幅、方向Ｘと方向Ｙとに傾斜する方向における幅、および、方向Ｘにおける幅における変化）が小さくなる。そのため、トランジスタがオフの状態での離間領域２１Ｂとウェル領域３０とで形成されるＰＮ接合部への電界集中が緩和されやすくなる。
　また、離間領域２１Ｂが曲線的に曲がる場合、その曲率に制限はなく、その幅が離間領域２２の幅以下であれば、その幅は一定である必要はない。離間領域２１Ｂの幅が一定である場合には、トランジスタがオフの状態における局所的な電界集中が発生しにくくなるので、素子が破壊されにくくなる。
　また、離間領域２１Ｂが曲がる領域が曲線状に形成されると、角部が曲線部になり、当該領域における電界集中が緩和される。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図７は、本実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの平面図である。
　離間領域２１Ｃは、方向Ｘと傾斜する２方向（方向Ｙと傾斜する方向）に向かって延びる部分を有する折り返し領域２２１Ｃを備えることで、ウェル領域３０の間を繰り返しジグザグに折れ曲がりながら配置される。なお、離間領域２１Ｃでは、離間領域２１Ａとは異なり、方向Ｙのみの成分となる部分（すなわち、折り返し領域２２１Ａ同士の間の部分）が存在しない。
　本実施の形態における離間領域２１Ｃのパターンは単純であるため、レジストによってパターンを形成する際にパターン崩れが発生しにくい。
　また、離間領域２１Ｃがジグザグに折れ曲がる周期が小さくなるほどＳＢＤの面積が増加するので、ＳＢＤの通電能力は向上し、最大ユニポーラ電流密度は高くなる。
　また、離間領域２１Ｃがジグザグに折れ曲がる周期、または、離間領域２１の幅は一定である必要はなく、ストライプ型にも格子型（離間領域２２が平面視で格子状に配置される配置）にも適用することができる。
　なお、離間領域２１Ｃが折れ曲がる際、曲線的に折れ曲がってもよい。また、離間領域２１Ｃが折れ曲がる回数にも制限はない。
　＜変形例について＞
　図８は、本実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの変形例の平面図である。
　図８では、離間領域２２Ｃが、離間領域２１Ｃがジグザグに折れ曲がる周期（すなわち、折り返し領域２２１Ｃが設けられる周期）と同じ周期で、方向Ｘと傾斜する２方向に向かって延びる部分を有する折り返し領域２２２Ｃを備えることで、繰り返し折れ曲がりながら配置される。これらに合わせて、ウェル領域３０Ｃ、コンタクト領域３５Ｃ、ソース領域４０Ｃの平面視での形状も変更される。
　離間領域２２Ｃの折れ曲がる周期（すなわち、折り返し領域２２２Ｃが設けられる周期）が離間領域２１Ｃの折れ曲がる周期（すなわち、折り返し領域２２１Ｃが設けられる周期）と一致するように、離間領域２２Ｃをジグザグに折り曲げて配置することで、離間領域２１Ｃと離間領域２２Ｃとが並行して方向Ｘに延び、図８における方向Ｙにおけるセルのピッチを狭くすることができる。よって、半導体チップの小型化が可能となる。
　なお、離間領域２２Ｃがジグザグに折れ曲がる周期またはその幅は一定である必要はない。また、離間領域２１Ｃおよび離間領域２２Ｃが折れ曲がる際、曲線的に折れ曲がってもよい。また、離間領域２１Ｃが折れ曲がる回数に制限はない。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　セル構造は、ストライプ型に限定されるものではなく、たとえば、格子型であってもよい。図９は、本実施の形態に関する半導体装置であるショットキーダイオード（ＳＢＤ）内蔵ＭＯＳＦＥＴの平面図である。第１の実施の形態および第２の実施の形態においては、折れ曲がるように配置された離間領域２１が平面視で一方向（方向Ｙ）に繰り返して並んで設けられるが、本実施の形態においては、離間領域２１を含む格子状のセルが、方向Ｘおよび方向Ｙのそれぞれにおいて互いに離間して繰り返し配置される。このような構造を「格子型」と呼ぶ。
　図９において、方向Ｘに沿って延びる部分とそれとは直交して方向Ｙに沿って延びる部分とを有する折り返し領域２２１Ｄを備えることで折れ曲がるように配置された離間領域２１Ｄが、方向Ｘおよび方向Ｙにおいて互いに離間しつつ繰り返し配置されている。そして、ウェル領域３０Ｄが、離間領域２１Ｄを挟みつつ、方向Ｘおよび方向Ｙにおいて互いに離間しつつ繰り返し配置されている。さらに、コンタクト領域３５Ｄが、ウェル領域３０Ｄを囲みつつ、方向Ｘおよび方向Ｙにおいて互いに離間しつつ繰り返し配置されている。さらに、ソース領域４０Ｄが、コンタクト領域３５Ｄを囲みつつ、方向Ｘおよび方向Ｙにおいて互いに離間しつつ繰り返し配置されている。さらに、ウェル領域３０Ｄが、ソース領域４０Ｄを囲みつつ、方向Ｘおよび方向Ｙにおいて互いに離間しつつ繰り返し配置されている。さらに、離間領域２２Ｄが、ウェル領域３０Ｄを格子状に区切りつつ、方向Ｘおよび方向Ｙに延びて配置されている。
　図１０は、格子型におけるセルの配置の例を示す概略図である。図１０においては、離間領域２１Ｄ、ウェル領域３０Ｄおよび離間領域２２Ｄのみを示す。
　格子型では、ＳＢＤにほぼ対応するｎ型の離間領域２１Ｄと、ＭＯＳＦＥＴにほぼ対応するｐ型のウェル領域３０Ｄとからなる単位セル領域が、離間領域２２Ｄに区切られて、平面視で方向Ｘおよび方向Ｙに繰り返し配置される。
　離間領域２１Ｄは、第１の実施の形態および第２の実施の形態のように繰り返し折り曲げて配置されている。そして、ウェル領域３０Ｄが、離間領域２１Ｄを取り囲むように配置されている。単位セル領域における離間領域２１Ｄの折れ曲がりの回数に制限はなく、何回折れ曲がってもよい。また、半導体チップ内の形成位置によって、それぞれの単位セル領域における離間領域２１Ｄの折れ曲がる周期または回数は適宜変更されてもよい。
　＜第４の実施の形態＞
　本実施の形態に関する電力変換装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜電力変換装置の構成について＞
　本実施の形態は、第１の実施の形態、第２の実施の形態および第３の実施の形態に関する半導体装置を電力変換装置に適用したものである。本技術は特定の電力変換装置に限定されるものではないが、以下、第４の実施の形態として、三相のインバータに本技術を適用した場合について説明する。
　図１１は、本実施の形態に関する電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図１１に例が示される電力変換システムは、電源１００と、電力変換装置２００と、負荷３００とを備える。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１１に例が示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１のそれぞれのスイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベータ、または、空調機器向けの電動機などとして用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（ここでは、図示しない）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１のそれぞれのスイッチング素子には、第１の実施の形態、第２の実施の形態および第３の実施の形態のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、それぞれの上下アームはフルブリッジ回路のそれぞれの相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、それぞれの上下アームの出力端子、すなわち、主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号にしたがい、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１のそれぞれのスイッチング素子がオン状態となるべき時間（オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号にしたがい、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に関する電力変換装置２００では、主変換回路２０１のスイッチング素子として第１の実施の形態、第２の実施の形態および第３の実施の形態に関する半導体装置を適用することによって、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置２００を実現することができる。
　本実施の形態では、２レベルの三相インバータに本技術を適用する例が説明されたが、本技術は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置２００としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本技術を適用しても構わない。また、直流負荷などに電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本技術を適用することも可能である。
　また、本技術を適用した電力変換装置は、上記の負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システムなどのパワーコンディショナーとして用いることも可能である。
　＜以上に記載された複数の実施の形態によって生じる効果について＞
　次に、以上に記載された複数の実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された複数の実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、第１の導電型（ｎ型）のドリフト層２０と、複数の第２の導電型（ｐ型）のウェル領域３０（または、ウェル領域３０Ｃ、ウェル領域３０Ｄ）と、ｎ型のソース領域４０（または、ソース領域４０、ソース領域４０Ｄ）と、ｎ型の第１の離間領域と、ｎ型の第２の離間領域と、ゲート絶縁膜５０と、ゲート電極６０と、ショットキー電極７１と、オーミック電極７０と、ソース電極８０とを備える。ここで、第１の離間領域は、たとえば、離間領域２１、離間領域２１Ａ、離間領域２１Ｂ、離間領域２１Ｃ、離間領域２１Ｄなどのうちの少なくとも１つに対応するものである。また、第２の離間領域は、たとえば、離間領域２２、離間領域２２Ｃ、離間領域２２Ｄなどのうちの少なくとも１つに対応するものである。ドリフト層２０は、ｎ型の半導体基板１０の上面に設けられる。ウェル領域３０は、ドリフト層２０の表層に互いに離隔して設けられる。ソース領域４０は、ウェル領域３０の表層に設けられる。離間領域２１は、ドリフト層２０の表層における、複数のウェル領域の間の領域である。離間領域２２は、ドリフト層２０の表層における複数のウェル領域の間の領域であり、かつ、離間領域２１とは異なる領域である。ゲート絶縁膜５０は、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０に接触して設けられる。ゲート電極６０は、ゲート絶縁膜５０に接触して設けられる。ショットキー電極７１は、離間領域２１の上面に設けられ、離間領域２１とショットキー接合する。オーミック電極７０は、ソース領域４０の上面に設けられる。ソース電極８０は、ショットキー電極７１とオーミック電極７０とに接触して設けられる。そして、離間領域２１は、平面視で第１の方向および第１の方向とは異なる方向である第２の方向に向かって延びる。ここで、第１の方向は、たとえば、方向Ｘなどに対応するものである。また、第２の方向は、たとえば、方向Ｙなどに対応するものである。また、離間領域２１は、方向Ｙにおいて折り返す少なくとも１つの第１の折り返し領域を有する。ここで、第１の折り返し領域は、たとえば、折り返し領域２２１、折り返し領域２２１Ａ、折り返し領域２２１Ｂ、折り返し領域２２１Ｃ、折り返し領域２２１Ｄなどのうちの少なくとも１つに対応するものである。また、離間領域２２は、平面視で少なくとも方向Ｘに延びる。また、離間領域２２の方向Ｙにおける幅は、離間領域２１の方向Ｘまたは方向Ｙにおける幅以上である。
　このような構成によれば、離間領域２１に折り返し領域２２１を設けることによって、離間領域２１のｎ型濃度を高めずに、また、離間領域２１の幅を広げずに、ＳＢＤを介して流通する電子の量を増大させることができ、最大ユニポーラ電流密度を高めることができる。一方で、離間領域２１の幅を離間領域２２の幅よりも狭くすることで、離間領域２１とウェル領域３０とで形成されるＰＮ接合部にかかる電界を軽減することができる。よって、トランジスタのオフ状態においてボディダイオードにかかる電界を緩和しつつ、最大ユニポーラ電流密度を高めることができる。
　なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、離間領域２１の折り返し領域２２１は、複数設けられる。このような構成によれば、折り返し領域２２１が繰り返し設けられることで離間領域２１を蛇行形状とすることができる。よって、離間領域２１のｎ型濃度を高めずに、また、離間領域２１の幅を広げずに、ＳＢＤを介して流通する電子の量を増大させることができ、最大ユニポーラ電流密度を高めることができる。
　また、以上に記載された実施の形態によれば、離間領域２１の折り返し領域２２１は、一定の距離間隔で設けられる。このような構成によれば、離間領域２１が蛇行する際の周期（距離の間隔）を一定とすることで、半導体チップ内の活性領域における最大ユニポーラ電流密度が一様となり、素子の性能を高めることができる。また、種々計算によって、当該構造によって、最大ユニポーラ電流密度が向上する効果が確かめられた。
　また、以上に記載された実施の形態によれば、離間領域２１は、平面視でジグザグ形状である。このような構成によれば、繰り返し設けられる折り返し領域２２１によって、離間領域２１をジグザグ形状とすることができる。よって、離間領域２１のｎ型濃度を高めずに、また、離間領域２１の幅を広げずに、ＳＢＤを介して流通する電子の量を増大させることができ、最大ユニポーラ電流密度を高めることができる。また、離間領域２１がジグザグ形状に蛇行して配置されているため、Ａｌイオン注入の際に用いられるフォトレジストも蛇行して形成することとなる。この場合、直線状にフォトレジストを形成する場合よりもフォトレジストが倒れにくくなり、パターン欠陥の発生を抑制することができる。
　また、以上に記載された実施の形態によれば、離間領域２２Ｃが、平面視で方向Ｙに延びる。そして、離間領域２２Ｃは、方向Ｙにおいて折り返す少なくとも１つの第２の折り返し領域を有する。ここで、第２の折り返し領域は、たとえば、折り返し領域２２２Ｃなどに対応するものである。折り返し領域２２１Ｃと折り返し領域２２２Ｃとが対応して設けられることによって、離間領域２１Ｃと離間領域２２Ｃとが並行して方向Ｘに延びる。このような構成によれば、離間領域２１Ｃと離間領域２２Ｃとが並行して方向Ｘに延び、図８における方向Ｙにおけるセルのピッチを狭くすることができる。よって、半導体チップの小型化が可能となる。
　また、以上に記載された実施の形態によれば、方向Ｘが、方向Ｙと直交する。そして、ウェル領域３０（または、ウェル領域３０Ｃ）およびゲート電極６０が、平面視で方向Ｘに延びるストライプ形状である。このような構成によれば、蛇行する離間領域２１を方向Ｘにおいて連続して配置することができるため、方向Ｘにおいて間欠的に配置する場合に比べて、半導体チップ内のＳＢＤ電流密度を均一化しやすい。また、このような構成によれば、蛇行形状が互いに直交する方向に延びるものであるため、レイアウトがしやすい。
　また、以上に記載された実施の形態によれば、折り返し領域２２１Ｂが、平面視で曲線形状である。このような構成によれば、離間領域２１Ｂが曲がる際の離間領域２１Ｂの幅の変化が小さくなる。そのため、トランジスタがオフの状態での離間領域２１Ｂとウェル領域３０とで形成されるＰＮ接合部への電界集中が緩和されやすくなる。
　また、以上に記載された実施の形態によれば、半導体装置は、ウェル領域３０を貫通してドリフト層２０まで達するトレンチを備える。そして、ゲート絶縁膜５０は、トレンチ内において、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０の側面を覆って形成される。また、ゲート電極６０は、トレンチ内において、ゲート絶縁膜５０に囲まれて形成される。このような構成によれば、プレーナゲート型だけでなく、トレンチゲート型のＭＯＳＦＥＴにも上記の実施の形態に記載された技術を適用することができる。
　また、以上に記載された実施の形態によれば、電力変換装置は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する主変換回路２０１と、半導体装置を駆動するための駆動信号を半導体装置に出力する駆動回路２０２と、駆動回路２０２を制御するための制御信号を駆動回路２０２に出力する制御回路２０３とを備える。このような構成によれば、上記の半導体装置を用いるため、トランジスタのオフ状態においてボディダイオードにかかる電界を緩和しつつ、最大ユニポーラ電流密度を高めることができる。
　＜以上に記載された複数の実施の形態の変形例について＞
　以上に記載された複数の実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではない。
　したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された少なくとも１つの実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよい。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　１０　半導体基板、２０　ドリフト層、２１　離間領域、２１Ａ　離間領域、２１Ｂ　離間領域、２１Ｃ　離間領域、２１Ｄ　離間領域、２２　離間領域、２２Ｃ　離間領域、２２Ｄ　離間領域、３０　ウェル領域、３０Ｃ　ウェル領域、３０Ｄ　ウェル領域、３２　保護領域、３３　保護領域、３４　離間領域、４０　ソース領域、４０Ｃ　ソース領域、４０Ｄ　ソース領域、５０　ゲート絶縁膜、５０Ａ　ゲート絶縁膜、６０　ゲート電極、６０Ａ　ゲート電極、７０　オーミック電極、７１　ショットキー電極、７１Ａ　ショットキー電極、８０　ソース電極、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、２２１　折り返し領域、２２１Ａ　折り返し領域、２２１Ｂ　折り返し領域、２２１Ｃ　折り返し領域、２２１Ｄ　折り返し領域、２２２Ｃ　折り返し領域、３０２　ゲートトレンチ、３０３　ショットキートレンチ、３０４　折り返し領域。

Claims (13)

  1. 　第１の導電型の半導体基板の上面に設けられる第１の導電型のドリフト層と、
    　前記ドリフト層の表層に互いに離隔して設けられる複数の第２の導電型のウェル領域と、
    　前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
    　前記ドリフト層の前記表層における、複数の前記ウェル領域の間の領域である第１の導電型の第１の離間領域と、
    　前記ドリフト層の前記表層における複数の前記ウェル領域の間の領域であり、かつ、前記第１の離間領域とは異なる領域である、第１の導電型の第２の離間領域と、
    　前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、
    　前記ゲート絶縁膜に接触して設けられるゲート電極と、
    　前記第１の離間領域の上面に設けられ、前記第１の離間領域とショットキー接合するショットキー電極と、
    　前記ソース領域の上面に設けられるオーミック電極と、
    　前記ショットキー電極と前記オーミック電極とに接触して設けられるソース電極とを備え、
    　前記第１の離間領域が、平面視で第１の方向および前記第１の方向とは異なる方向である第２の方向に向かって延び、
    　前記第１の離間領域が、前記第２の方向において折り返す少なくとも１つの第１の折り返し領域を有し、
    　前記第２の離間領域が、平面視で少なくとも前記第１の方向に延び、
    　前記第２の離間領域の前記第２の方向における幅が、前記第１の離間領域の前記第１の方向または前記第２の方向における幅以上である、
    　半導体装置。
  2. 　請求項１に記載の半導体装置であり、
    　前記第１の離間領域の前記第１の折り返し領域が、複数設けられる、
    　半導体装置。
  3. 　請求項２に記載の半導体装置であり、
    　前記第１の離間領域の前記第１の折り返し領域が、一定の間隔で設けられる、
    　半導体装置。
  4. 　請求項２または３に記載の半導体装置であり、
    　前記第１の離間領域が、平面視でジグザグ形状である、
    　半導体装置。
  5. 　請求項１から４のうちのいずれか１つに記載の半導体装置であり、
    　前記第２の離間領域が、平面視で前記第２の方向に延び、
    　前記第２の離間領域が、前記第２の方向において折り返す少なくとも１つの第２の折り返し領域を有し、
    　前記第１の折り返し領域と前記第２の折り返し領域とが対応して設けられることによって、前記第１の離間領域と前記第２の離間領域とが並行して第１の方向に延びる、
    　半導体装置。
  6. 　第１の導電型の半導体基板の上面に設けられる第１の導電型のドリフト層と、
    　前記ドリフト層の表層に互いに離隔して設けられる複数の第２の導電型のウェル領域と、
    　前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
    　前記ウェル領域の上面から前記ドリフト層内に達して設けられる第１のトレンチと、
    　前記ウェル領域の上面から前記ドリフト層内に達し、かつ、前記第１のトレンチとは異なる位置に設けられる第２のトレンチと、
    　前記第１のトレンチと前記第２のトレンチとに挟まれる離間領域と、
    　前記第２のトレンチ内において、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域の側面を覆うゲート絶縁膜と、
    　前記第２のトレンチ内において、前記ゲート絶縁膜に囲まれて形成されるゲート電極と、
    　前記第１のトレンチ内において、前記離間領域とショットキー接合するショットキー電極と、
    　前記ソース領域の上面に設けられるオーミック電極と、
    　前記ショットキー電極と前記オーミック電極とに接触して設けられるソース電極とを備え、
    　前記第１のトレンチが、平面視で第１の方向および前記第１の方向とは異なる方向である第２の方向に向かって延び、
    　前記第１のトレンチが、前記第２の方向において折り返す少なくとも１つの第１の折り返し領域を有し、
    　前記第２のトレンチが、平面視で少なくとも前記第１の方向に延び、
    　前記第２のトレンチの前記ウェル領域の上面からの深さが、前記第１のトレンチの前記ウェル領域の上面からの深さ以上である、
    　半導体装置。
  7. 　請求項６に記載の半導体装置であり、
    　前記第１のトレンチの前記第１の折り返し領域が、複数設けられる、
    　半導体装置。
  8. 　請求項７に記載の半導体装置であり、
    　前記第１のトレンチの前記第１の折り返し領域が、一定の間隔で設けられる、
    　半導体装置。
  9. 　請求項７または８に記載の半導体装置であり、
    　前記第１のトレンチが、平面視でジグザグ形状である、
    　半導体装置。
  10. 　請求項６から９のうちのいずれか１つに記載の半導体装置であり、
    　前記第２のトレンチが、平面視で前記第２の方向に延び、
    　前記第２のトレンチが、前記第２の方向において折り返す少なくとも１つの第２の折り返し領域を有し、
    　前記第１の折り返し領域と前記第２の折り返し領域とが対応して設けられることによって、前記第１のトレンチと前記第２のトレンチとが並行して第１の方向に延びる、
    　半導体装置。
  11. 　請求項１から１０のうちのいずれか１つに記載の半導体装置であり、
    　前記第１の方向が、前記第２の方向と直交し、
    　前記ウェル領域および前記ゲート電極が、平面視で前記第１の方向に延びるストライプ形状である、
    　半導体装置。
  12. 　請求項１から１０のうちのいずれか１つに記載の半導体装置であり、
    　前記第１の折り返し領域が、平面視で曲線形状である、
    　半導体装置。
  13. 　請求項１から請求項１２のうちのいずれか１つに記載の半導体装置を有し、かつ、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える、
    　電力変換装置。
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